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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1362163
審判番号 不服2019-8119  
総通号数 246 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-06-26 
種別 拒絶査定不服の審決 
審判請求日 2019-06-18 
確定日 2020-05-26 
事件の表示 特願2018- 32266「エピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハ」拒絶査定不服審判事件〔令和 1年 9月 5日出願公開、特開2019-149416、請求項の数(6)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成30年2月26日の出願であって,平成31年1月9日付けで拒絶理由通知がされ,同年2月25日付けで意見書と手続補正書が提出され,同年4月26日付けで拒絶査定(原査定)がされ,これに対し,令和元年6月18日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。

第2 原査定の概要
原査定(平成31年4月26日付け拒絶査定)の概要は次のとおりである。

本願請求項1ないし6に係る発明は,以下の引用文献1ないし3に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.国際公開第2011/007678号
2.特開2014-011293号公報
3.特開2008-108925号公報

第3 本願発明
本願請求項1ないし6に係る発明(以下,それぞれ「本願発明1」ないし「本願発明6」という。)は,令和元年6月18日付けの手続補正で補正された特許請求の範囲の請求項1ないし6に記載された事項により特定される以下のとおりの発明である。

「【請求項1】
n型ドーパントのドーパント濃度が1.0×10^(19)atoms/cm^(3)以上のシリコンウェーハを準備する,シリコンウェーハ準備工程と,
前記シリコンウェーハ準備工程に次いで,該シリコンウェーハで準備した前記シリコンウェーハを,Arガス雰囲気下にて,900?1300℃の熱処理温度で,1?300secの熱処理時間で熱処理を行う,急速熱アニーリング工程と,
前記急速熱アニーリング工程を行った後の,裏面にポリシリコンが形成されていない前記シリコンウェーハ上に,該シリコンウェーハの研磨を行うことなく,エピタキシャル層を成長させる,エピタキシャル成長工程と,を含み,
前記エピタキシャル層のドーパント濃度は,1.0×10^(19)atoms/cm^(3)未満であることを特徴とする,エピタキシャルシリコンウェーハの製造方法。
【請求項2】
前記n型ドーパントは,P,As,Sbのうち,いずれか1種以上のドーパントである,請求項1に記載のエピタキシャルシリコンウェーハの製造方法。
【請求項3】
前記n型ドーパントは,Pである,請求項1又は2に記載のエピタキシャルウェーハの製造方法。
【請求項4】
前記エピタキシャル層が有するドーパントは,n型ドーパントである,請求項1?3のいずれか一項に記載のエピタキシャルウェーハの製造方法。
【請求項5】
前記急速熱アニーリング工程において,Arガス雰囲気における,該Arガスの純度は99.999体積%以上である,請求項1?4のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。
【請求項6】
前記エピタキシャル成長工程により成長された前記エピタキシャル層の厚さは,1?150μmである,請求項1?5のいずれか一項に記載のエピタキシャルシリコンウェーハの製造方法。」

第4 引用文献,引用発明等
1 引用文献1について
(1)原査定の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は,当審で付加した。以下,同じ。)
「[0001]本発明は,半導体回路に供されるエピタキシャルシリコンウェーハとその製造方法に関し,電気抵抗率調整用のn型ドーパントとしてリンがドープされ,かつゲルマニウムをドープしたシリコン結晶基板の裏面側にポリシリコン層を形成し,シリコン結晶基板の表面に,シリコンエピタキシャル層を形成したエピタキシャルシリコンウェーハとその製造方法に関する。」

「[0012]特許文献1で示されるように,シリコン結晶育成時に高濃度のリンとゲルマニウムをドープしたシリコン結晶基板上にCVD(Chemical Vapor Deposition)法によりシリコンエピタキシャル層を成長させた場合,上記のミスフィット転位は防止されるものの,本発明者らの実験によれば,別の副作用が新たに生じることが判明した。その副作用とは,積層欠陥(スタッキングフォルト,以下SFという。)がシリコンエピタキシャル層に発生し,そのSFが段差としてウェーハ表面に現れて,ウェーハ表面のLPD(Light Point Defect:ライト・ポイント・デフェクト)レベルが悪化することである。特に,ポリバックシールをシリコン結晶基板の裏面側に施した後,シリコンエピタキシャル層を成長させた場合には,ウェーハ表面のLPDレベルが悪く,SFによるLPDの総数が非常に多いことが判明した。例えば,直径200mmのエピタキシャルシリコンウェーハにおいて,SF(Stacking Fault)によるLPDの総数は数千個程度或いはそれ以上となることもあり,実用に供することができない場合がある。このSFの発生原因は今のところ明確になっていないが,リンとゲルマニウムが高濃度にドープされたシリコン結晶基板にシリコンエピタキシャル層を形成する際の特有の問題である。
[0013]本発明は,上記課題に鑑みなされたものであり,その目的は,電気抵抗率調整用のn型ドーパントとしてリン(P)がドープされ,かつゲルマニウム(Ge)がドープされたシリコン結晶基板をベースにし,シリコン結晶基板の裏面側にポリシリコン層が形成されたエピタキシャルシリコンウェーハにおける,ミスフィット転位発生とスタッキングフォルト(SF)発生の双方を抑制することにある。」

「[0032]図1は,本発明の一実施形態に係るエピタキシャルシリコンウェーハの製造方法を示す図である。
[0033]先ず,シリコン結晶育成時にリンとゲルマニウムが一緒に高濃度にドープされたシリコン結晶基板を用意する(ステップS1)。その典型的な方法の一つは,リンとゲルマニウムが高濃度にドープされた溶融シリコンから,チョクラルスキー法を用いて,リンとゲルマニウムが高濃度にドープされたシリコン単結晶インゴットを引き上げ,そして,そのシリコン単結晶インゴットから公知の加工技術(切断,研削,研磨,洗浄,エッチング)によりシリコン結晶基板を製作する,という方法である。
[0034]ここで,シリコン結晶基板のリンの濃度は4.7×10^( 19) ?9.47×10^( 19) atoms/cm^( 3 )の範囲内であり,ゲルマニウムの濃度が7.0×10 ^(19) ?1.0×10^( 20 )atoms/cm^( 3) の範囲内であることが好ましい。シリコン結晶基板の素材であるシリコンインゴットの引き上げプロセスにおいて,インゴットが引き上げられる元の溶融シリコンにリンとゲルマニウムを同時にドープするときのそれぞれの濃度を調整することにより,上記のような範囲内で高濃度のリンとゲルマニウムを含んだシリコン結晶基板を得ることができる。上記のような範囲内の高濃度のリンとゲルマニウムとがドープされたシリコン結晶基板の電気抵抗率は0.8×10^( -3) ?1.5×10^( -3 )Ω・cmの範囲内であり,この電気抵抗率は,パワーMOSトランジスタ用のウェーハに要求される抵抗率条件を満たすものである。リンとともにドープされたゲルマニウムの作用で,シリコンエピタキシャル層を成長させたときのミスフィット転位の発生が抑止される。
[0035]次に,切り出したシリコン結晶基板に対して,ラッピング又は平面研削処理を行うことによって,シリコン結晶基板を定寸に加工し(ステップS2),シリコン結晶基板の面取り処理を行う(ステップS3)。なお,面取り処理後に,面取りを行なった部分(面取り部)を鏡面研磨してもよく,ステップS2の前後でステップS3を実施するようにしてもよい。
[0036]次に,シリコン結晶基板の機械的加工のダメージを除去するためエッチング処理を行う(ステップS4)。この後,シリコン結晶基板の表面(片面又は両面)を鏡面研磨加工してもよい。
[0037]次に,シリコン結晶基板の裏面(本実施形態では,後の工程でシリコンエピタキシャル層を成長させない側の面)側に対して,ポリシリコン層を形成するPBS形成工程が行われる(ステップS5)。PBS形成工程は,例えば,通常の縦型反応炉を用いて減圧化学気相成長法により行うことができる。PBS形成工程においては,例えば,原料ガスをSiH_( 4) とし,圧力26.66paとし,生成する膜厚としては,0.1μm以上としている。なお,生産性の観点から生成する膜厚は,2μm以下が好ましい。本実施形態では,PBS形成工程において,シリコン結晶基板(ウェーハ)の全面にポリシリコン層を形成し,研磨処理・エッチング処理などを行って,ウェーハの表面やウェーハの面取り部に形成されたポリシリコン層を除去することにより,ウェーハの裏面にポリシリコン層が形成されたウェーハを形成している。
[0038]次いで,シリコン結晶基板の表面(片面又は両面)を鏡面研磨加工する(ステップS6)。
[0039]次に,シリコン結晶基板の表層に微小ピットを形成することを目的に,シリコン結晶基板に対して高温・短時間の熱処理(ベーク)が行われる(ステップS7)。ここで実施するベーク処理条件としては,シリコン結晶基板の表層に微小ピットを形成可能な熱処理であればよく,例えば,水素ガス,又はアルゴンのような不活性ガスの雰囲気中で,1110?1200℃の温度範囲で,30秒?300秒の熱処理条件が挙げられる。熱処理温度が低く,熱処理時間が短い場合には,微小ピットの発生が不十分となり,研磨処理を施して発生させた微小ピットを減少させるようにしても,その後に行うエピタキシャル成長処理前のベーク処理(ステップS9)時に新たな微小ピットが形成される恐れがある。
[0040]このベーク処理の後に,研磨処理を実行して,シリコン結晶基板の表層に発生させた微小ピットを減少させる(ステップS8)。なお,より多く,できれば全ての微小ピットを除去することが好ましい。
シリコン結晶基板を研磨する研磨量(研磨厚さ:研磨取代)としては,ベーク処理により,シリコン結晶基板に顕在化したピットの数を低減することができればよく,例えば,顕在化したピットの深さ(又は顕在化すると想定されるピットの深さ)よりも厚いほうが好ましい。具体的には,研磨量としては,ピットの深さと想定される5nm以上とすることが好ましい。本実施形態では,研磨量として1μm以上10μm以下としている。なお,研磨量を10μmよりも増やしても構わないが,研磨量を増やしすぎると,研磨時間が長くなるとともに,LPDの低減の効果が落ちてしまう。LPDの低減効果が落ちる理由としては,恐らく,ベーク処理によってリンやゲルマニウムが外方拡散されたシリコン結晶基板の層の多く又は全てが除去されてしまうためであると考えられる。
[0041]次に,シリコン結晶基板表面の清浄化(基板表面に付着する自然酸化膜,パーティクルの除去)を目的に,シリコン結晶基板に対して高温・短時間の熱処理(ベーク)が行われる(ステップS9)。ここで,望ましくは,ベーク処理は,1150?1200℃の水素ガス,又はアルゴンのような不活性ガス,の雰囲気中で行われ,ベーク時間は35秒以上(例えば最短の35秒)である。
[0042]ここで,既に行なわれたベーク処理(ステップS7)および研磨処理(ステップS8)により,一旦,強制的に発生させた微小ピットを減少させることで,その後のベーク処理(ステップS9)においては,新たな微小ピットが形成されることが効果的に抑制される。
[0043]ベーク処理の後に,CVD法によりシリコン結晶基板上にシリコンエピタキシャル層を成長させる処理工程(エピタキシャル成長工程)が実行される(ステップS10)。ここで,エピタキシャル成長工程のプロセス温度は,1000?1090℃の範囲内が望ましく,より望ましくは,1050?1080℃の範囲内である。尚,プロセス温度の1000℃以下の範囲は実用的でない。そのようなプロセス温度では,シリコンエピタキシャル層の成長速度が遅くなるとともに品質が劣化するからである。
[0044]以上の製造プロセスにより,シリコン結晶基板の電気抵抗率が0.8×10^( -3) ?1.5×10^( -3) Ω・cmの範囲内で非常に低く,かつ,シリコンエピタキシャル層のミスフィット転位が極めて少なく,かつ,SF(スタッキングフォルト)に起因するLPDの個数が少ないエピタキシャルシリコンウェーハを製造することができる。例えば,KLA-Tencor社製SP-1のDCNモードで粒径0.13μmサイズ以上のLPDを測定した場合,ウェーハ表面(シリコンエピタキシャル層の表面)における面積100cm^( 2 )当たり32個以下(直径200mmウェーハの表面(314cm^( 2) )において,100個以下),好ましくはウェーハ表面の表面積100cm^( 2) 当たり0?3個程度(直径200mmウェーハの表面において,10個以下),という,パワーMOSトランジスタ用として利用できるエピタキシャルシリコンウェーハが製造される。
[0045]このようにシリコン結晶基板の電気抵抗率が非常に低く,かつ,SF(スタッキングフォルト)に起因するLPDも非常に少ない高品質のエピタキシャルシリコンウェーハは,従来の製造方法では製造不可能であり,上述した本発明に従う製造方法によって製造可能となった新規なものである。
[0046]図2は,ベーク処理後の研磨処理において研磨取代と,その後にエピタキシャル成長処理を行った場合におけるウェーハの表面上のLPD個数との関係を示す図である。同図において,横軸は,ベーク処理後の研磨処理における研磨取代を示し,縦軸は,ウェーハ1枚当りのLPD個数を示している。
[0047]ここで,縦軸に示されたウェーハ1枚当りのウェーハ表面のLPD個数は,パーティクルカウンターであるKLA-Tencor社製SP-1のDCNモードで測定したものであり,0.13μmサイズ以上であるLPDを検出して計数した結果の個数を示している。
[0048]図2からわかるように,研磨取代が0μm,すなわち研磨処理を行っていない場合には,エピタキシャル成長処理後のウェーハに発生するLPDの数は,1000個以上であるが,研磨取代を1μmとすると,ウェーハに発生するLPDの数を40個以下に低減することができ,また,研磨取代を10μmとすると,ウェーハに発生するLPDの数を100個以下(ウェーハ表面(シリコンエピタキシャル層の表面)における面積100cm^( 2) 当たり32個以下)に低減することができる。
[0049]図3は,本発明の一実施形態に係るエピタキシャル成長工程のプロセス温度と,ウェーハの表面上のLPD個数との関係を示す図であり,エピタキシャル成長工程のプロセス温度(エピタキシャル成長実温度)を変えて実験した場合における,エピタキシャル成長工程のプロセス温度と,SFに起因してウェーハ表面に出現するLPDの個数との関係を示している。横軸は,エピタキシャル成長工程のプロセス温度を示し,縦軸は,ウェーハ1枚当りのウェーハ表面のLPD個数を示している。
[0050]ここで,縦軸に示されたウェーハ1枚当りのLPD個数は,KLA-Tencor社製SP-1のDCNモードで測定し,0.13μmサイズ以上であるLPDを検出して計数した結果の個数を示している。
[0051]また,本実験では,シリコン結晶育成時に上述した濃度範囲でリンとゲルマニウムが一緒にドープされた直径200mmのシリコン結晶基板を用いた。また,ベーク処理後の研磨処理(ステップS8)における研磨取代を1μmとした。また,プロセス温度毎に25枚のシリコン結晶基板上にシリコンエピタキシャル層の形成を行った。図3に示される各プロセス温度でのLPD個数は,それらの25枚のウェーハのLPD個数の平均値である。
[0052]図3から分かるように,プロセス温度の範囲は,1110℃以上の範囲と,1110?1090℃の範囲と,1090℃以下(但し,1000℃以上)の範囲に大別できる。1110℃以上の範囲では,LPD個数は一万個以上と非常に多い。プロセス温度を下げていくと,1110?1090℃の範囲でLPD個数は急激に低下する。1100℃?1090℃の範囲では,LPD個数は多めに見ても略100個以下(ウェーハ表面の面積100cm^( 2 )当たり32個以下)と少ない。更に,1090℃以下(但し,1000℃以上)の範囲では,LPD個数は多めに見ても30個以下(ウェーハ表面の面積100cm^( 2) 当たり10個以下)と非常に少ない。従って,エピタキシャル成長時のプロセス温度は,1100℃以下が好ましく,1000℃?1090℃の範囲内がより好ましい。特に,1050℃?1080℃の範囲は,LPD個数が数個以下(ウェーハの表面の面積100cm^( 2) 当たり2?0個程度)と極めて少なく,かつ,プロセス温度が1000℃以下の場合における上記の問題も少ないので,最適なプロセス温度範囲といえる。
[0053]以上,本発明の好適な実施形態を説明したが,これは本発明の説明のための例示であり,本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は,その要旨を逸脱しない範囲で,上記実施形態とは異なる種々の態様で実施することができる。」

(2)したがって,上記引用文献1には,次の発明(以下「引用発明」という。)と,技術的事項が記載されていると認められる。
<引用発明>
「(ステップS1)先ず,シリコン結晶育成時にリンとゲルマニウムが一緒に高濃度にドープされたシリコン結晶基板を用意する行程であって,
シリコン結晶基板のリンの濃度は4.7×10^( 19) ?9.47×10^( 19) atoms/cm^( 3 )の範囲内であり,ゲルマニウムの濃度が7.0×10 ^(19) ?1.0×10^( 20 )atoms/cm^( 3) の範囲内であることが好ましい行程と,
(ステップS2)次に,切り出したシリコン結晶基板に対して,ラッピング又は平面研削処理を行うことによって,シリコン結晶基板を定寸に加工する行程と,
(ステップS3)シリコン結晶基板の面取り処理を行う行程と,
(ステップS4)次に,シリコン結晶基板の機械的加工のダメージを除去するためエッチング処理を行う行程と,
(ステップS5)次に,シリコン結晶基板の裏面(後の工程でシリコンエピタキシャル層を成長させない側の面)側に対して,ポリシリコン層を形成するPBS形成工程と,
(ステップS7)次に,シリコン結晶基板の表層に微小ピットを形成することを目的に,シリコン結晶基板に対して高温・短時間の熱処理(ベーク)が行われる行程であって,
ここで実施するベーク処理条件としては,シリコン結晶基板の表層に微小ピットを形成可能な熱処理であればよく,例えば,水素ガス,又はアルゴンのような不活性ガスの雰囲気中で,1110?1200℃の温度範囲で,30秒?300秒の熱処理条件が挙げられる行程と,
(ステップS8)このベーク処理の後に,研磨処理を実行して,シリコン結晶基板の表層に発生させた微小ピットを減少させる行程であって,より多く,できれば全ての微小ピットを除去することが好ましく,具体的には,研磨量としては,ピットの深さと想定される5nm以上とすることが好ましい行程と,
(ステップS9)次に,シリコン結晶基板表面の清浄化(基板表面に付着する自然酸化膜,パーティクルの除去)を目的に,シリコン結晶基板に対して高温・短時間の熱処理(ベーク)が行われる行程であって,
ここで,望ましくは,ベーク処理は,1150?1200℃の水素ガス,又はアルゴンのような不活性ガス,の雰囲気中で行われ,ベーク時間は35秒以上(例えば最短の35秒)である行程であり,
既に行なわれたベーク処理(ステップS7)および研磨処理(ステップS8)により,一旦,強制的に発生させた微小ピットを減少させることで,その後のベーク処理(ステップS9)においては,新たな微小ピットが形成されることが効果的に抑制される行程と,
(ステップS10)ベーク処理の後に,CVD法によりシリコン結晶基板上にシリコンエピタキシャル層を成長させる処理工程(エピタキシャル成長工程)が実行される行程と,を含む,
電気抵抗率調整用のn型ドーパントとしてリン(P)がドープされ,かつゲルマニウム(Ge)がドープされたシリコン結晶基板をベースにし,シリコン結晶基板の裏面側にポリシリコン層が形成されたエピタキシャルシリコンウェーハにおける,ミスフィット転位発生とスタッキングフォルト(SF)発生の双方を抑制したエピタキシャルシリコンウェーハの製造方法。」

<技術的事項>
・積層欠陥(スタッキングフォルト,以下SFという。)がシリコンエピタキシャル層に発生した場合には,そのSFが段差としてウェーハ表面に現れて,ウェーハ表面のLPD(Light Point Defect:ライト・ポイント・デフェクト)レベルが悪化すること。

・直径200mmのエピタキシャルシリコンウェーハにおいて,SF(Stacking Fault)によるLPDの総数が数千個程度或いはそれ以上となり,実用に供することができない場合があること。

・研磨取代が0μm,すなわち研磨処理を行っていない場合には,エピタキシャル成長処理後のウェーハに発生するLPDの数は,1000個以上であるが,研磨取代を1μmとすると,ウェーハに発生するLPDの数を40個以下に低減することができ,また,研磨取代を10μmとすると,ウェーハに発生するLPDの数を100個以下(ウェーハ表面(シリコンエピタキシャル層の表面)における面積100cm^( 2) 当たり32個以下)に低減することができること。

2 引用文献2について
(1)原査定の拒絶の理由に引用された引用文献2には,次の事項が記載されている。
「【請求項1】
抵抗率が0.9mΩ・cm以下となるようにリンが添加されたシリコンウェーハの表面にエピタキシャル膜が設けられたエピタキシャルシリコンウェーハの製造方法であって,
CZ法により製造された単結晶インゴットから切り出されたシリコンウェーハの裏面に酸化膜を形成する裏面酸化膜形成工程と,
前記シリコンウェーハの外周部に存在する前記酸化膜を除去する裏面酸化膜除去工程と,
前記裏面酸化膜除去工程後の前記シリコンウェーハに対し,アルゴンガス雰囲気下において1200℃以上1220℃以下の温度で60分以上120分以下の熱処理を行うアルゴンアニール工程と,
前記アルゴンアニール工程後の前記シリコンウェーハの表面にエピタキシャル膜を形成するエピタキシャル膜形成工程とを有することを特徴とするエピタキシャルシリコンウェーハの製造方法。」

「【技術分野】
【0001】
本発明は,エピタキシャルシリコンウェーハの製造方法,および,エピタキシャルシリコンウェーハに関する。
【背景技術】
【0002】
例えば,パワーMOSトランジスタ用のエピタキシャルシリコンウェーハには,そのシリコンウェーハの基板抵抗率が非常に低いことが要求される。シリコンウェーハの基板抵抗率を十分に低くするために,シリコンウェーハの素材である単結晶のインゴット(以下,単結晶インゴットという)の引き上げ工程で(すなわち,シリコン結晶の育成時に),溶融シリコンに抵抗率調整用のn型ドーパントとして砒素(As)やアンチモン(Sb)をドープする技術が知られている。しかし,これらのドーパントは非常に蒸発しやすいので,シリコン結晶中のドーパント濃度を十分に高くすることが難しく,要求される程度に低い抵抗率をもつシリコンウェーハを製造することが難しい。
そこで,砒素(As)やアンチモン(Sb)より比較的揮発性の低い性質をもつn型ドーパントとしてリン(P)を高濃度にドープした基板抵抗率が非常に低いシリコンウェーハが使用されつつある(例えば,特許文献1参照)。
【0003】
この特許文献1には,単結晶インゴット育成時に高濃度のリンとゲルマニウム(Ge)を一緒にドープしたシリコンウェーハに,エピタキシャル膜を成長させると,積層欠陥(スタッキングフォルト,以下,SFという)がエピタキシャル膜に多数発生し,このSFが段差としてシリコンウェーハの表面に現れて,シリコンウェーハの表面のLPD(Light Point Defect:ライト・ポイント・デフェクト)レベルが大きく悪化することが記載されている。
このような不具合を解消するために,特許文献1には,シリコンウェーハに対して水素ガス雰囲気下でプレベーク処理を行った後,CVD法により1000℃?1090℃の低い温度でエピタキシャル膜を成長させることが開示されている。
【0004】
一方,エピタキシャルシリコンウェーハは,高温でエピタキシャル成長が行なわれるために,単結晶インゴットの育成段階で結晶内に形成された酸素析出物(BMD)や酸素析出核などが高温熱処理によって消滅してしまい,ゲッタリング能力が低いという問題がある。
ゲッタリング不足を解消するための対策としては,ポリバックシール(PBS)法をエピタキシャル成長処理前に行う技術が知られている。ポリバックシール法とは,シリコンウェーハの裏面にポリシリコン膜を形成して,シリコンウェーハとの界面などにできる歪み場や格子不整合を利用するEG(External Gettering)法の一例である。
【0005】
特許文献2では,ゲッタリング能力の向上を目的に,単結晶インゴット育成時にリンとゲルマニウムをドープしたシリコンウェーハにエピタキシャル膜を成長させる際,エピタキシャル膜を成長させる前にある特定のPBS条件でポリシリコン膜をシリコンウェーハの裏面に形成させることが開示されている。
具体的には,ポリシリコン膜をシリコンウェーハの裏面に形成した場合にも,SFがエピタキシャル膜に多数発生し,そのSFが段差としてシリコンウェーハの表面に現れて,シリコンウェーハの表面のLPDレベルが大きく悪化するという不具合があるため,シリコンウェーハの裏面に,600℃未満の温度でポリシリコン膜を形成することで,SFの発生を効果的に抑制できることが開示されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2010-153631号公報
【特許文献2】特開2011-9613号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
ところで,近年,基板抵抗率が0.9mΩ・cm以下のn型のシリコンウェーハのニーズが生じている。このようなニーズに対応するためには,単結晶インゴット育成時に赤リンが高濃度にドープされたシリコンウェーハ上に,エピタキシャル膜を形成したエピタキシャルシリコンウェーハが必要となる。
そこで,このようなエピタキシャルシリコンウェーハを製造する際に,特許文献1,2に記載のような方法を適用することが考えられる。
【0008】
しかしながら,本発明者らの実験によれば,上述のように0.9mΩ・cm以下という基板抵抗率が非常に低い場合には,特許文献1,2に記載の方法を適用しても,SFの発生が抑制できず,高品質のエピタキシャルシリコンウェーハを製造できないという問題があることが明らかとなった。また,基板抵抗率が低くなることに伴い,エピタキシャル膜の成長時に赤リンがシリコンウェーハから飛び出して,成長したエピタキシャル膜に取り込まれる現象(オートドープ)が発生し,エピタキシャル膜面内の抵抗率にばらつきが生じるという問題があることが明らかとなった。
【0009】
本発明の目的は,抵抗率が極めて低いシリコンウェーハを用いる場合でも,エピタキシャル膜へのSFの発生低減とエピタキシャル膜面内の抵抗率の均一化を図れるエピタキシャルシリコンウェーハを製造可能なエピタキシャルシリコンウェーハの製造方法,および,エピタキシャルシリコンウェーハを提供することにある。」

「【発明を実施するための形態】
【0045】
以下,本発明の実施形態を図面を参照して説明する。
図20に示すように,エピタキシャルシリコンウェーハの製造方法では,単結晶インゴット製造工程を行う(ステップS1)。
この単結晶インゴット製造工程では,図示しない引き上げ装置を用いたCZ法(チョクラルスキー法)にて,n型ドーパントとして赤リンを添加したシリコン融液から,図21(A)に示すような単結晶インゴット1を製造する。この単結晶インゴット1は,直径が200mmであり,肩部11と,直胴部12と,テール部13とを備える。
ここで,単結晶インゴット1から切り出されたシリコンウェーハの抵抗率が0.6mΩ・cm以上0.9mΩ・cm以下となるように,以下の条件で単結晶インゴット1を製造した。
赤リン濃度:8.29×10^(19)atoms/cm^(3)以上1.32×10^(20)atoms/cm^(3)以下
酸素濃度:7×10^(17)atoms/cm^(3)以上12×10^(17)atoms/cm^(3)以下
なお,ミスフィット転移を抑制するために,3.70×10^(19)atoms/cm^(3)以上2.93×10^(20)atoms/cm^(3)以下の濃度のゲルマニウムを添加してもよい。
【0046】
この後,図20に示すように,ステップS1で製造した単結晶インゴット1から,図21(B)に示す評価用のシリコンウェーハ141を切り出す評価用ウェーハ切り出し工程を行う(ステップS2)。
この評価用ウェーハ切り出し工程では,図21(A)に示すように,まず,単結晶インゴット1の直胴部12のうち,単結晶インゴット製造工程において,温度が570℃±70℃の範囲内であった時間が200分を超える部分を,円柱状のアニール候補ブロック14として切り出す。このアニール候補ブロック14は,上述のような温度条件で製造されているため,クラスターが発生している可能性が高い。
そして,このアニール候補ブロック14を分割して,3個の円柱状の小ブロック140を得る。この後,この小ブロック140のテール部13側の端部から,評価用のシリコンウェーハ141を切り出す。
なお,小ブロック140の両端から評価用のシリコンウェーハ141を切り出してもよいし,肩部11側から切り出してもよい。
【0047】
次に,図20に示すように,ステップS2で切り出した評価用のシリコンウェーハ141に対して評価アニール工程を行う(ステップS3)。
この評価アニール工程では,例えば1回で複数の評価用のシリコンウェーハ141をアニール可能なバッチ炉を用いてピット評価用熱処理を行う。そして,このバッチ炉内で,評価用のシリコンウェーハ141を水素ガス雰囲気下において1200℃の温度で30秒間熱処理する。
【0048】
この後,ステップS3で評価アニール工程を施した評価用のシリコンウェーハ141に対して,ピット観察工程を行う(ステップS4)。このピット観察工程では,表面検査装置(レーザーテック社製Magics)を用いて,微小ピットを観察する。
次に,ステップS4において,微小ピットが観察されたか否かを判断する(ステップS5)。
【0049】
このステップS5において,微小ピットが観察された,すなわち径が500nm以上の微小ピットが1個/cm^(2)以上(200nmのシリコンウェーハ1枚あたり314個以上)観察されたと判定した場合,この評価用のシリコンウェーハ141を含む小ブロック140から,図21(B),(C)に示すように,製品用のシリコンウェーハ142を切り出す。そして,図20に示すように,この製品用のシリコンウェーハ142に対して,裏面酸化膜形成工程(ステップS6),裏面酸化膜除去工程(ステップS7),アルゴンアニール工程(ステップS8),水素ベーク工程((エピタキシャル膜形成工程)ステップS9),エピタキシャル膜成長工程((エピタキシャル膜形成工程)ステップS10)の処理を行う。
すなわち,この製品用のシリコンウェーハ142にはクラスターが発生している可能性が高いため,アルゴンアニール工程を含む全ての工程を行う。
【0050】
具体的には,ステップS6の裏面酸化膜形成工程では,連続式常圧CVD装置(天谷製作所製 AMAX1200)を用いて以下の条件で処理を行い,図22(D)に示すように,製品用のシリコンウェーハ142の裏面に酸化膜16(以下,裏面酸化膜16という)を形成する。
原料ガス:モノシラン(SiH^(4))と酸素(O_(2))の混合ガス
裏面酸化膜の厚さ:550nm(100nm以上1500nm以下)
成膜温度:430℃(400℃以上450℃以下)
このような裏面酸化膜16を設けることによって,オートドープ現象が抑制される。
【0051】
また,ステップS7の裏面酸化膜除去工程では,研磨やエッチングなどの各種手法(例えば,特開2003-273063号公報,特開2011-114210号公報参照)を用いて,図22(E)に示すように,製品用のシリコンウェーハ142の裏面外周部に存在する酸化膜16を除去する。ここで,酸化膜16の除去幅は,製品用のシリコンウェーハ142の外縁から5mm未満であることが好ましい。
このように裏面酸化膜16の外周部を除去することによって,ノジュールの発生が抑制される。
【0052】
また,ステップS8のアルゴンアニール工程では,1回で複数の製品用のシリコンウェーハ142をアニール可能なバッチ炉を用い,以下の条件で熱処理を行う。
雰囲気:アルゴンガス
熱処理温度:1200℃?1220℃
熱処理時間:60分以上120分以下
このようなアルゴンアニール工程を行うことによって,製品用のシリコンウェーハ142に発生しているクラスターが溶体化して無くなる,あるいは少なくなる。
なお,アルゴンアニール工程において赤リンが外方拡散することで,製品用のシリコンウェーハ142の表面には,厚さが0.65μm以上0.91μm以下の外方拡散層が形成され,遷移領域幅が増大してしまう。しかし,その後のデバイス製造時における熱処理によって,濃度の高い位置から低い位置に赤リンが移動するため,問題とはならない。
【0053】
また,ステップS9の水素ベーク工程では,エピタキシャル装置内において,製品用の
シリコンウェーハ142に対して以下の条件で熱処理を行う。
雰囲気:水素ガス
熱処理温度:1200℃(1050℃以上1200℃以下)
熱処理時間:30秒(30秒以上300秒以下)
すなわち,評価アニール工程のピット評価用熱処理とほぼ同じ条件で熱処理を行う。
このような水素ベーク工程を行うことによって,製品用のシリコンウェーハ142表面に付着した自然酸化膜やパーティクルが除去され,製品用のシリコンウェーハ142の清浄化を図ることができる。
【0054】
また,ステップS10のエピタキシャル膜成長工程では,水素ベーク工程を行った製品用のシリコンウェーハ142に対して以下の条件でエピタキシャル膜を成長させる。
ドーパントガス:フォスフィン(PH_(3))ガス
原料ソースガス:トリクロロシラン(SiHCl_(3))ガス
キャリアガス:水素ガス
成長温度:1080℃(1000℃以上1150℃以下)
エピタキシャル膜の厚さ:5μm(1μm以上10μm以下)
抵抗率(エピ膜抵抗率):1Ω・cm(0.01Ω・cm以上10Ω・cm以下)
(赤リン濃度:4.86×10^(15)atoms/cm^(3)(4.44×10^(14)atoms/cm^(3)以上4.53×10^(18)atoms/cm^(3)以下)
このようなエピタキシャル膜成長工程を行うことによって,図22(F)に示すように,製品用のシリコンウェーハ142の表面にエピタキシャル膜17が形成されたエピタキシャルシリコンウェーハ2が製造される。
【0055】
ここで,裏面酸化膜形成工程前における製品用のシリコンウェーハ142にクラスターが発生していた場合でも,アルゴンアニール工程を行うことによって当該クラスターが無くなっているあるいは少なくなっているため,エピタキシャルシリコンウェーハ2に発生しているSFの個数が1個/cm^(2)以下となる。また,1枚のエピタキシャルシリコンウェーハ2に発生しているLPDの個数が314個以下となる。したがって,高品質のエピタキシャルシリコンウェーハ2を製造することができる。
さらには,裏面酸化膜除去工程を行ってからアルゴンアニール工程を行うため,裏面酸化膜16で覆われていない外周部からの赤リンの外方拡散を促進させることができ,オートドープ現象の発生を抑制できる。このため,エピタキシャル膜17面内の抵抗率の均一化を図れる。
【0056】
一方,図20に示すように,ステップS5において,微小ピットが観察されなかった,すなわち径が500nm以上の微小ピットが1個/cm^(2)以上(200nmのシリコンウェーハ1枚あたり314個以上)観察されなかったと判定した場合,この評価用のシリコンウェーハ141を含む小ブロック140から切り出した製品用のシリコンウェーハ142に対して,ステップS6,S7,S9,S10とそれぞれ同じ条件で,裏面酸化膜形成工程(ステップS11),裏面酸化膜除去工程(ステップS12),水素ベーク工程((エピタキシャル膜形成工程)ステップS13),エピタキシャル膜成長工程((エピタキシャル膜形成工程)ステップS14)の処理を行う。
すなわち,この製品用のシリコンウェーハ142にはクラスターが発生している可能性が低いため,クラスターを溶体化するためのアルゴンアニール工程を行う必要がない。このような理由から,アルゴンアニール工程を除く全ての工程を行う。
そして,上述のステップS11?S14の処理を行うことによって,エピタキシャルシリコンウェーハ2に発生しているSFの個数が1個/cm^(2)以下であって,1枚のエピタキシャルシリコンウェーハ2に発生しているLPDの個数が314個以下の高品質のエピタキシャルシリコンウェーハ2を製造することができる。
【0057】
また,図21(A)に示すように,単結晶インゴット製造工程において,温度が570℃±70℃の範囲内であった時間が200分以下の部分(アニール候補ブロック14のテール部13側の部分)を,円柱状のアニール不要ブロック15として切り出す。このアニール不要ブロック15は,上述のような温度条件で製造されているため,クラスターが発生している可能性が極めて低い。
そして,このアニール不要ブロック15から製品用のシリコンウェーハを切り出して,上述のステップS2?S10の処理を行わずに,ステップS11?S14の処理のみを行うことによって,上述のような高品質のエピタキシャルシリコンウェーハ2を製造することができる。」

(2)したがって,引用文献2には,次の技術的事項が記載されていると認められる。
・水素ベーク工程を行った製品用のシリコンウェーハに対して,エピタキシャル膜成長工程を行い,赤リン濃度が,4.86×10^(15)atoms/cm^(3)であるエピタキシャル膜を得ること。

3 引用文献3について
(1)拒絶査定において周知技術を示す文献として引用された引用文献3には,図面とともに次の事項が記載されている。
「【0026】
熱処理
本発明の活性化方法では,上記「ホウ素イオン注入層の形成」にて得られたホウ素イオン注入層を有するダイヤモンド基板を熱処理する。具体的には,該ダイヤモンド基板を1600℃以上,好ましくは1600?2000℃で熱処理する。
【0027】
1600℃以上で熱処理することにより,注入したホウ素イオンを結晶格子の置換位置に好適に置き換えると同時に,イオン注入による結晶性の乱れを有効に回復させことができ,結果,電気的に活性なホウ素イオン注入層を好適に得ることができる。
【0028】
熱処理における熱処理時間は,熱処理温度等に応じて適宜設定すればよいが,2?5時間程度が好ましい。
【0029】
熱処理における雰囲気は,特に限定されないが,真空中又は不活性ガス雰囲気中が好ましく,真空中がより好ましい。
【0030】
真空中の場合,残留気体の圧力が,約10-3Pa以下であることが好ましく,約10^(-4)Pa以下であることがより好ましく,約10-5Pa以下であることが最も好ましい。
【0031】
不活性ガス雰囲気中の場合,不活性ガスは高純度(99.999999%以上,好ましくは99.9999999%以上)であることが望ましい。具体的には,不活性ガス以外の気体の圧力が,約10^(-3)Pa以下,好ましくは約10^(-4)Pa以下である。不活性ガスとしては,例えばアルゴンガス,窒素ガス等が挙げられる。」

(2)したがって,引用文献3には,次の技術的事項が記載されていると認められる。
・熱処理における雰囲気は,特に限定されないが,真空中又は不活性ガス雰囲気中が好ましく,真空中がより好ましく,不活性ガス雰囲気中の場合,不活性ガスは高純度(99.999999%以上,好ましくは99.9999999%以上)であることが望ましく,不活性ガスとしては,例えばアルゴンガスが挙げられること。

第5 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。
ア 引用発明における「シリコン結晶基板のリンの濃度」,及び,「シリコン結晶基板」は,それぞれ,本願発明1における「n型ドーパントのドーパント濃度」,及び,「シリコンウェーハ」に相当する。

イ 引用発明の「4.7×10^( 19) ?9.47×10^( 19) atoms/cm^( 3 )の範囲内」,「1110?1200℃の温度範囲」,及び,「30秒?300秒の熱処理条件」は,いずれも,本願発明1の「1.0×10^(19)atoms/cm^(3)以上」,「900?1300℃の熱処理温度」,及び,「1?300secの熱処理時間」に包含される。

ウ 引用発明の「例えば,水素ガス,又はアルゴンのような不活性ガスの雰囲気中」と,本願発明1の「Arガス雰囲気下」は,「不活性ガス雰囲気下」の範囲で一致する。

エ 引用発明の,1110?1200℃の温度範囲で,30秒?300秒の熱処理条件は,高温かつ短時間の熱処理であるから,急速熱アニーリング工程ということができる。

オ したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。
(一致点)
「n型ドーパントのドーパント濃度が1.0×10^(19)atoms/cm^(3)以上のシリコンウェーハを準備する,シリコンウェーハ準備工程と,
前記シリコンウェーハ準備工程に次いで,該シリコンウェーハで準備した前記シリコンウェーハを,不活性ガス雰囲気下にて,900?1300℃の熱処理温度で,1?300secの熱処理時間で熱処理を行う,急速熱アニーリング工程と,
前記急速熱アニーリング工程を行った後の,前記シリコンウェーハ上に,エピタキシャル層を成長させる,エピタキシャル成長工程と,を含む
エピタキシャルシリコンウェーハの製造方法。」

(相違点)
<相違点1> 本願発明1では,急速熱アニーリング工程は,「Arガス雰囲気下」にて行われるのに対して,引用発明では,「ここで実施するベーク処理条件としては,シリコン結晶基板の表層に微小ピットを形成可能な熱処理であればよく,例えば,水素ガス,又はアルゴンのような不活性ガスの雰囲気中」と特定されている点。

<相違点2>本願発明1では,エピタキシャル成長工程が,急速熱アニーリング工程を行った後の,「裏面にポリシリコンが形成されていない」シリコンウェーハ上にエピタキシャル層を成長させるものであるのに対して,引用発明のエピタキシャル成長工程(ステップS10)は,シリコン結晶基板の裏面(後の工程でシリコンエピタキシャル層を成長させない側の面)側に対して,ポリシリコン層を形成するPBS形成工程(ステップS5)の後で行われるものである点。

<相違点3>本願発明1では,エピタキシャル成長工程が,急速熱アニーリング工程を行った後のシリコンウェーハ上に,「該シリコンウェーハの研磨を行うことなく」エピタキシャル層を成長させるものであるのに対して,引用発明のエピタキシャル成長工程(ステップS10)は,このベーク処理の後に,研磨処理を実行して,シリコン結晶基板の表層に発生させた微小ピットを減少させる行程であって,より多く,できれば全ての微小ピットを除去することが好ましく,具体的には,研磨量としては,ピットの深さと想定される5nm以上とすることが好ましい行程(ステップS8)の後で行われるものである点。

<相違点4>本願発明1では,エピタキシャル層のドーパント濃度は,「1.0×10^(19)atoms/cm^(3)未満」であると特定されているのに対して,引用発明では,濃度が明記されていない点。

(2)相違点についての判断
ア 相違点3について
事案にかんがみ,相違点3について最初に検討する。
引用発明は,「電気抵抗率調整用のn型ドーパントとしてリン(P)がドープされ,かつゲルマニウム(Ge)がドープされたシリコン結晶基板をベースにし,シリコン結晶基板の裏面側にポリシリコン層が形成されたエピタキシャルシリコンウェーハにおける,ミスフィット転位発生とスタッキングフォルト(SF)発生の双方を抑制したエピタキシャルシリコンウェーハの製造方法」である。
そして,上記第4の1(2)のとおり,引用文献1の記載から,積層欠陥(スタッキングフォルト,以下SFという。)がシリコンエピタキシャル層に発生した場合には,そのSFが段差としてウェーハ表面に現れて,ウェーハ表面のLPD(Light Point Defect:ライト・ポイント・デフェクト)レベルが悪化することが知られており,引用発明において,研磨取代が0μm,すなわち研磨処理を行っていない場合には,エピタキシャル成長処理後のウェーハに発生する前期LPDの数が,1000個以上となり,実用に供することができなくなることが理解される。
してみれば,引用発明において,研磨処理を実行して,シリコン結晶基板の表層に発生させた微小ピットを減少させる行程(ステップS8)を除外することは,引用発明の,スタッキングフォルト(SF)発生の抑制という効果を損なうものであるから,当業者がこのような選択を行うことには阻害要因がある。

したがって,本願発明1は,当業者であっても引用発明,及び引用文献2,3に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2 本願発明2ないし6について
本願発明2ないし6も,本願発明1と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明,拒絶査定において引用された引用文献2ないし3に記載された技術的事項及び周知技術に基づいて容易に発明できたものとはいえない。

第6 原査定について
上記第5で判断したとおり,本願発明1ないし6は,当業者であっても,拒絶査定において引用された引用文献1ないし3に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由を維持することはできない。

第7 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。

 
審決日 2020-05-07 
出願番号 特願2018-32266(P2018-32266)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 宇多川 勉鈴木 聡一郎鈴木 智之  
特許庁審判長 辻本 泰隆
特許庁審判官 加藤 浩一
小川 将之
発明の名称 エピタキシャルシリコンウェーハの製造方法及びエピタキシャルシリコンウェーハ  
代理人 山口 雄輔  
代理人 川原 敬祐  
代理人 杉村 憲司  
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