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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
管理番号 1362283
審判番号 不服2018-14667  
総通号数 246 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-06-26 
種別 拒絶査定不服の審決 
審判請求日 2018-11-05 
確定日 2020-05-13 
事件の表示 特願2016-545727「集積回路パッケージ基板」拒絶査定不服審判事件〔平成27年 4月23日国際公開、WO2015/057216、平成28年10月27日国内公表、特表2016-533646〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成25年10月16日を国際出願日とする出願であって、平成29年4月18日付け拒絶理由通知に対する応答時、同年6月29日付けで手続補正がなされ、同年12月7日付け最後の拒絶理由通知に対する応答時、平成30年3月7日付けで手続補正がなされたが、当該手続補正について、同年7月13日付けで補正の却下の決定がなされるとともに、同日付けで拒絶査定がなされ、これに対して、同年11月5日付けで拒絶査定不服審判の請求及び手続補正がなされたものである。

第2 平成30年11月5日付けの手続補正についての補正却下の決定
[補正却下の決定の結論]
平成30年11月5日付けの手続補正を却下する。
[理 由]
1.補正後の本願発明
平成30年11月5日付けの手続補正(以下、「本件補正」という。)により、特許請求の範囲の請求項1については、
本件補正前(平成29年6月29日付け手続補正により補正されたもの)に 、
「【請求項1】
集積回路(IC)パッケージ基板を形成する方法であって、
前記パッケージ基板の第1の表面上に第1のラミネーション層を、前記パッケージ基板の第2の表面上に配置された1または複数の電気的接点上に第1の表面処理部を堆積させる段階と、
前記第1のラミネーション層を前記パッケージ基板の前記第1の表面から除去して、前記第1の表面上に配置された前記1または複数の電気的接点を露出させる段階と、
前記パッケージ基板の前記第2の表面上に第2のラミネーション層を、前記パッケージ基板の前記第1の表面上に配置された前記1または複数の電気的接点上に第2の表面処理部を堆積させる段階と、
前記第2のラミネーション層を前記パッケージ基板の前記第2の表面から除去する段階とを備え、
前記第1の表面は、前記第2の表面の反対側に配置され、
前記第1の表面上には第1のはんだレジストが形成され、前記第1のはんだレジストは、前記第1の表面上に配置された前記1または複数の電気的接点を内側に含む少なくとも1つの開口を有し、
前記第2の表面上には第2のはんだレジストが形成され、前記第2のはんだレジストは、前記第2の表面上に配置された前記1または複数の電気的接点上にそれぞれ形成された1または複数の開口を有し、
前記第1のラミネーション層は、前記第1の表面上に配置された前記1または複数の電気的接点上に前記第1の表面処理部が堆積するのを防止し、
前記第2のラミネーション層は、前記第2の表面上に配置された前記1または複数の電気的接点上に前記第2の表面処理部が堆積するのを防止する、方法。」

とあったものが、

「【請求項1】
集積回路(IC)パッケージ基板を形成する方法であって、
前記パッケージ基板の第1の表面上に第1のラミネーション層を、前記パッケージ基板の第2の表面上に配置された1または複数の電気的接点上に第1の表面処理部を堆積させる段階と、
前記第1のラミネーション層を前記パッケージ基板の前記第1の表面から除去して、前記第1の表面上に配置された複数の電気的接点を露出させる段階と、
前記パッケージ基板の前記第2の表面上に第2のラミネーション層を、前記パッケージ基板の前記第1の表面上に配置された前記複数の電気的接点上に第2の表面処理部を堆積させる段階と、
前記第2のラミネーション層を前記パッケージ基板の前記第2の表面から除去する段階とを備え、
前記第1の表面は、前記第2の表面の反対側に配置され、
前記第1の表面上には第1のはんだレジストが形成され、前記第1のはんだレジストは、前記第1の表面上に配置された前記複数の電気的接点を内側に含む少なくとも1つの開口を有し、
前記第2の表面上には第2のはんだレジストが形成され、前記第2のはんだレジストは、前記第2の表面上に配置された前記1または複数の電気的接点上にそれぞれ形成された1または複数の開口を有し、
前記第1のラミネーション層は、前記第1の表面上に配置された前記複数の電気的接点上に前記第1の表面処理部が堆積するのを防止し、
前記第2のラミネーション層は、前記第2の表面上に配置された前記1または複数の電気的接点上に前記第2の表面処理部が堆積するのを防止し、
前記第1の表面上に配置された前記複数の電気的接点のうちの少なくとも2つの隣接する電気的接点は、前記パッケージ基板の誘電体層中に埋設されたダイ相互接続領域の1または複数の電気ルーティング機能部により電気的に接続されている、方法。」
と補正された。

上記補正は、
(a)請求項1に記載された発明を特定するために必要な事項である、第1の表面上に配置された「電気的接点」について、「1または複数の」とあったものを「複数の」とし、電気的接点の数を「複数」の場合のみに限定し、 (b)同じく第1の表面上に配置された「電気的接点」について、「少なくとも2つの隣接する電気的接点は、前記パッケージ基板の誘電体層中に埋設されたダイ相互接続領域の1または複数の電気ルーティング機能部により電気的に接続されている」旨の限定を付加するものである。
よって、本件補正は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。

2.独立特許要件について
そこで、本件補正後の上記請求項1に記載された発明(以下、「本願補正発明」という。)が特許出願の際独立して特許を受けることができるものであるか(特許法第17条の2第6項において準用する同法第126条第7項に規定する要件を満たすか)否かについて以下に検討する。

2-1.特許法第36条第6項第1号
請求項1には「・・前記第1のはんだレジストは、前記第1の表面上に配置された前記複数の電気的接点を内側に含む少なくとも1つの開口を有し、・・・・前記第1の表面上に配置された前記複数の電気的接点のうちの少なくとも2つの隣接する電気的接点は、前記パッケージ基板の誘電体層中に埋設されたダイ相互接続領域の1または複数の電気ルーティング機能部により電気的に接続されている・・」と記載されている。かかる記載によれば、第1のはんだレジストが有する開口が「1つ」である場合を含むものであるところ、その場合、複数の電気的接点のうち、ダイ相互接続領域の電気ルーティング機能部により電気的に接続される「少なくとも2つの隣接する電気的接点」についても1つの「開口」の内側に含まれるということになる。つまり、1つの「開口」の内側に含まれる「少なくとも2つの隣接する電気的接点」をダイ相互接続領域の電気ルーティング機能部により電気的に接続するということになる。
しかしながら、明細書(発明の詳細な説明)には、段落【0022】に「・・ダイ相互接続領域は、上に配置された1または複数の導電性パッド(例えば、図3の銅パッド311)を有し得る。ダイ相互接続領域の複数のパッドは、表面レベルの金属(例えば、図3のパッド312a?b)に電気的に接続され得る。ダイ相互接続領域は、内部に埋め込まれた複数の導電性の配線(図示せず)を有し得る。複数の導電性の配線は、ダイ相互接続領域上に配置された複数の導電性パッドの間に電気的接続を確立し得る。・・」と記載され、また、段落【0025】に「・・複数の開口は、ダイ側表面レベルの複数の金属接点を介してダイをパッケージ基板(例えば、図1のダイ102a?b)に取り付け・・・・られることを可能にするように形成され得る。」と記載されているのみであり、上記のように、1つの「開口」の内側に含まれる「少なくとも2つの隣接する電気的接点」をダイ相互接続領域の電気ルーティング機能部により電気的に接続することについては記載も示唆もされていない。さらに付言しておくと、いわゆるNSMD方式を採用する場合、本件出願の図1でいえば、「ダイ102a」に接続されるパッド間ピッチが非常に小さい複数のダイボンドパッドがはんだレジストの1つの開口の内側に位置するようにされ、同様に、「ダイ102b」に接続されるパッド間ピッチが非常に小さい複数のダイボンドパッドがはんだレジストの他の1つの開口の内側に位置するようにされるのが普通であるといえ、「ダイ102a」に接続されるダイボンドパッドと「ダイ102b」に接続されるダイボンドパッドとはたとえそれが隣接していても、その両パッド間の間隔は、同じダイに接続されるダイボンドパッドのパッド間ピッチほど非常に小さいというわけではないから、このような異なるダイにそれぞれ接続される2つのダイボンドパッド同士を1つの開口の内側に位置するようにすることはないはずである。
したがってこの点において、本願補正発明は、発明の詳細な説明に記載されたものとは認められない。

よって、本件出願は、特許請求の範囲の記載が特許法第36条第6項第1号に規定する要件を満たしていないから、本件補正発明は、特許出願の際独立して特許を受けることができないものである。

2-2.特許法第29条第2項
(1)引用例
原査定の拒絶の理由に引用された特開2005-213600号公報(以下、「引用例」という。)には、「配線基板の製造方法」について、図面とともに以下の各記載がある(なお、下線は当審で付与した。)。
ア.「【0014】
本発明の配線基板は、第1主面及び第2主面を有しており、絶縁層と導体とを含んで構成されている。前記配線基板の主体部分を構成する材料としては、樹脂、セラミック、金属などを挙げることができる。これらの材料はコスト性、孔加工の容易性、導電性などを考慮して適宜選択される。
【0015】
配線基板に使用される好適な樹脂としては、EP樹脂(エポキシ樹脂)、PI樹脂(ポリイミド樹脂)、BT樹脂(ビスマレイミド-トリアジン樹脂)、PPE樹脂(ポリフェニレンエーテル樹脂)などが挙げられる。そのほか、これらの樹脂と、ガラス繊維(ガラス織布やガラス不織布)やポリアミド繊維等の有機繊維との複合材料を使用してもよい。あるいは、連続多孔質PTFE等の三次元網目状フッ素系樹脂基板にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂-樹脂複合材料を使用してもよい。」

イ.「【0057】
[第1の実施形態]
【0058】
以下、本発明を具体化した第1実施形態の配線基板11及びその製造方法を、図1?図14に基づき詳細に説明する。図1は、本実施形態の配線基板11を示す要部断面図である。図2は配線基板11のフリップチップ接続面(以下「FC接続面」とする。)を示す概略平面図、図3は配線基板11のランドグリッドアレイ接続面(以下「LGA接続面」とする。)を示す概略平面図である。図4?図13は、本実施形態の配線基板11の製造工程を説明するための概略図である。図14は、本実施形態の配線基板11の製造工程を説明するためのフローチャートである。
【0059】
図1に示されるように、この配線基板11を構成する基板12は、平面視で略矩形状の多層板状部材であり、FC接続面13(第1主面)及びLGA接続面14(第2主面)を有している。図1において、FC接続面13(第1主面)は上側に位置し、LGA接続面14(第2主面)は下側に位置している。基板12のFC接続面13(第1主面)の表面は、ソルダーレジスト21によってほぼ全体的に覆われている。基板12のLGA接続面14(第2主面)の表面も、ソルダーレジスト22によってほぼ全体的に覆われている。
【0060】
図1,図2に示されるように、基板12のFC接続面13(第1主面)側においてその略中央部には、略矩形状のダイエリア(電子部品搭載領域)が設定されている。ダイエリアには、電子部品の一種である矩形状の半導体集積回路チップ16が搭載可能となっている。ダイエリア内には、半導体集積回路チップ16側との電気的な接続を図るためのFC用パッド17(めっき層付きの第1主面側接続端子)が多数かつ格子状に形成されている(図2参照)。一方、基板12のLGA接続面14(第2主面)側には特に電子部品搭載領域は設定されておらず、その代わりに図示しないマザーボード(他の基板)が接続可能となっている。そのため、基板12のLGA接続面14のほぼ全域には、マザーボード側に取り付けられたソケット61の接触子62(接続端子)に圧接するLGA用パッド18(めっき層付きの第2主面側接続端子)が多数かつ格子状に形成されている(図3参照)。
・・・・・(中 略)・・・・・
【0064】
図1に示されるように、ソルダーレジスト21の所定箇所には、FC用パッド17を露出させる開口部25が形成されている。ソルダーレジスト22の所定箇所には、LGA用パッド18を露出させる開口部27が形成されている。FC用パッド17の表面上には、いわゆるC4バンプと呼ばれる略半球状のはんだバンプ28が形成されている。」

ウ.「【0068】
次に、本実施形態の配線基板11の製造方法を図4?図14に基づいて順に説明する。
・・・・・(中 略)・・・・・
【0071】
次に、図14のステップS110において、FC接続面13(第1主面)側に、略矩形状をなすマスク材81を、第1主面側銅端子23を覆うようにして配置する。このマスク材81は、めっき液耐性を有する材料、例えばポリエステル系樹脂の一種であるPET樹脂からなるフィルムである。さらに、マスク材81の外周部分に粘着テープ82(粘着材)を貼り付ける(マスキング工程)。この粘着テープ82は、マスク材81の四辺に沿って略ロ字状に形成されている。粘着テープ82は、めっき液耐性を有するフィルム83(支持体)と、同フィルム83の片面に形成される粘着層84とを備えている。また、粘着テープ82の外周部分はソルダーレジスト21の表面に貼り付けられる。これにより、マスク材81がその一部を露出させた状態でFC接続面13に固定される。この状態において、粘着テープ82の開口率(粘着テープ82の開口部の面積/(粘着テープ82の開口部の面積+粘着テープ82自身の面積)×100(%))は、60%に設定されている。即ち、マスク材81は、粘着テープ82から露出している部分の面積のほうが、粘着テープ82によって隠れている部分の面積よりも大きくなっている。
・・・・・(中 略)・・・・・
【0073】
次に、図14のステップS120において、無電解ニッケルめっき浴に前記基板12を浸漬し、無電解ニッケルめっきを行う。その結果、図8に示されるように、LGA接続面14(第2主面)側の第2主面側銅端子24の表面上にのみ、無電解ニッケルめっき層38が形成される(無電解ニッケルめっき工程)。
【0074】
次に、図14のステップS130において、基板12を置換金めっき浴に移し替えて無電解フラッシュ金めっき(第1金めっき)を行う(第1めっき工程)。これにより、図8に示すように、LGA接続面14(第2主面)側の無電解ニッケル層38の表面上に無電解フラッシュ金めっき層30が形成される。さらに、ステップS140において無電解厚付け金めっきを行う(第2めっき工程)。その結果、図8に示すように、LGA接続面14(第2主面)側の無電解フラッシュ金めっき層30の表面上に無電解厚付け金めっき層39が形成され、LGA用パッド18が形成される。よって、無電解ニッケルめっき層38の粗化や薄層化が回避される結果、バリア層としての機能が確保され、第2主面側銅端子24と無電解フラッシュ金めっき層30との好適な密着性を得ることができる。
【0075】
このような無電解ニッケルめっき工程、第1めっき工程及び第2めっき工程の際、FC接続面13(第1主面)側はマスク材81及び粘着テープ82により確実に保護されている。ゆえに、めっき浴がFC接続面13(第1主面)側に接触しなくなり、LGA接続面14(第2主面)側の所定部分にのみめっきを析出させることができる。よって、基板12をめっき浴中に単純に浸漬する等の簡単な操作を行えばよく、しかも、必要としない部分に付着しためっきを除去する作業なども不要となる。
【0076】
次に、図14のステップS150において、基板12を無電解金めっき浴から取り出し、図9に示すように、粘着テープ82を引き剥がし、マスク材81を取り除く(除去工程)。かかる粘着テープ82は、粘着剤の粘着力により仮固定されているにすぎず強固に接着されているわけではないので、比較的簡単に引き剥がすことができる。また、マスク材81は、粘着成分を全く有していないため、粘着テープ82を引き剥がした後に簡単に取り除くことができる。
【0077】
次に、図14のステップS160において、前記基板12のLGA接続面14(第2主面)側に、略矩形状をなすマスク材85を、前記LGA用パッド18を覆うようにして配置する。このマスク材85は、マスク材81と同様の材料(PET樹脂)からなるフィルムである。さらに、マスク材85の外周部分に、粘着テープ86(粘着材)を図10のように貼り付ける。粘着テープ86は、めっき液耐性を有するフィルム87(支持体)と、同フィルム87の片面に形成される粘着層88とを備えている。また、粘着テープ86の外周部分はソルダーレジスト22に貼り付けられる。これにより、マスク材85がその一部を露出させた状態でLGA接続面14に固定される。
【0078】
次に、図14のステップS170において、無電解ニッケルめっき浴に前記基板12を含浸し、無電解ニッケルめっきを行う。その結果、図11に示されるように、FC接続面13(第1主面)側の第1主面側銅端子23の表面上に、無電解ニッケルめっき層29が形成される(無電解ニッケルめっき工程)。
【0079】
次に、図14のステップS180において、基板12を置換金めっき浴に移し替えて無電解フラッシュ金めっきを行うことにより、FC接続面13(第1主面)側の無電解ニッケルめっき層29の表面上に、図11に示すような無電解フラッシュ金めっき層26を形成する(第1めっき工程)。
【0080】
このような無電解ニッケルめっき工程及び第1めっき工程の際、LGA接続面14(第2主面)側は粘着テープ86により確実に保護されている。ゆえに、めっき浴がLGA接続面14(第2主面)側にあるLGA用パッド18に接触しなくなり、FC接続面13(第1主面)側の所定部分にめっきを析出させることができる。よって、基板12をめっき浴中に単純に浸漬する等の簡単な操作を行えばよく、しかも、必要としない部分に付着しためっきを除去する作業なども不要となる。
【0081】
次に、図14のステップS190において、基板12を置換金めっき浴から取り出し、図12に示すように粘着テープ86を引き剥がし、マスク材85を取り除く(除去工程)。なお、かかる粘着テープ86は、粘着剤の粘着力により仮固定されているにすぎず強固に接着されているわけではないので、比較的簡単に引き剥がすことができる。また、マスク材81は、粘着成分を全く有していないため、粘着テープ82を引き剥がした後に簡単に取り除くことができる。」

・上記引用例に記載の「配線基板の製造方法」における「配線基板」は、上記「ア.」の記載事項によれば、樹脂などを主体成分とし、第1主面及び第2主面を有してなるものである。
・さらに、上記「イ.」の記載事項、及び図1によれば、「配線基板」の第1主面(FC接続面13)には、半導体集積回路チップ16が搭載可能であり、半導体集積回路チップ16側との電気的な接続を図るためのめっき層付きの第1主面側接続端子(FC用パッド17)が複数形成され、一方、「配線基板」の第2主面(LGA接続面14)には、マザーボードが接続可能であり、マザーボード側との電気的な接続を図るためのめっき層付きの第2主面側接続端子(LGA用パッド18)が複数形成されてなるものである。そして、第1主面(FC接続面13)の表面はソルダーレジスト21によってほぼ全体的に覆われ、ソルダーレジスト21の所定箇所にはめっき層付きの第1主面側接続端子(FC用パッド17)をそれぞれ露出させる複数の開口部25が形成され、第2主面(LGA接続面14)の表面もソルダーレジスト22によってほぼ全体的に覆われ、ソルダーレジスト22の所定箇所にはめっき層付きの第2主面側接続端子(LGA用パッド18)をそれぞれ露出させる複数の開口部27が形成されてなるものである。
・上記「ウ.」の記載事項、及び図4、5、8?12によれば、「配線基板」は、以下のような工程を経て製造されるものである。
(a)第1主面(FC接続面13)側に、第1主面側接続端子(第1主面側銅端子23)を覆うようにマスク材81を配置し、粘着テープ82を用いて固定する工程。
(b)第2主面(LGA接続面14)側の第2主面側接続端子(第2主面側銅端子24)の表面上に所定のめっき層(無電解ニッケルめっき層38、無電解フラッシュ金めっき層30及び無電解厚付け金めっき層39)を形成する工程。かかる工程の際、第1主面(FC接続面13)側はマスク材81等により保護されているため、かかる第1主面(FC接続面13)側にめっきが析出することを防止できる。
(c)マスク材81等を取り除く工程。
(d)第2主面(LGA接続面14)側に、第2主面側接続端子(第2主面側銅端子24)を覆うようにマスク材85を配置し、粘着テープ86を用いて固定する工程。
(e)第1主面(FC接続面13)側の第1主面側接続端子(第1主面側銅端子23)の表面上に所定のめっき層(無電解ニッケルめっき層29及び無電解フラッシュ金めっき層26)を形成する工程。かかる工程の際、第2主面(LGA接続面14)側はマスク材85等により保護されているため、かかる第2主面(LGA接続面14)側にめっきが析出することを防止できる。
(f)マスク材85等を取り除く工程。

したがって、上記記載事項及び図面を総合勘案すると、引用例には、次の発明(以下、「引用発明」という。)が記載されている。
「樹脂などを主体成分とし、半導体集積回路チップが搭載可能であり、当該半導体集積回路チップ側との電気的な接続を図るためのめっき層付きの第1主面側接続端子が複数形成された第1主面、及びマザーボードが接続可能であり、該マザーボード側との電気的な接続を図るためのめっき層付きの第2主面側接続端子が複数形成された第2主面を有する配線基板の製造方法であって、
前記第1主面側に、前記第1主面側接続端子を覆うようにマスク材81を配置し、粘着テープを用いて固定する工程と、
前記第2主面側の前記第2主面側接続端子の表面上に所定のめっき層を形成する工程と、
前記マスク材81等を取り除く工程と、
前記第2主面側に、前記第2主面側接続端子を覆うようにマスク材85を配置し、粘着テープを用いて固定する工程と、
前記第1主面側の前記第1主面側接続端子の表面上に所定のめっき層を形成する工程と、
前記マスク材85等を取り除く工程と、を備え、
前記マスク材81等は、前記第2主面側の前記第2主面側接続端子の表面上に所定のめっき層を形成する工程の際に、前記第1主面側にめっきが析出することを防止し、また、前記マスク材85等は、前記第1主面側の前記第1主面側接続端子の表面上に所定のめっき層を形成する工程の際に、前記第2主面側にめっきが析出することを防止し、
前記第1主面の表面はソルダーレジスト21によってほぼ全体的に覆われ、当該ソルダーレジスト21の所定箇所にはめっき層付きの第1主面側接続端子をそれぞれ露出させる複数の開口部が形成され、前記第2主面の表面もソルダーレジスト22によってほぼ全体的に覆われ、当該ソルダーレジスト22の所定箇所にはめっき層付きの第2主面側接続端子をそれぞれ露出させる複数の開口部が形成されてなる、配線基板の製造方法。」

(2)対比
そこで、本願補正発明と引用発明とを対比すると、
ア.引用発明における「樹脂などを主体成分とし、半導体集積回路チップが搭載可能であり、当該半導体集積回路チップ側との電気的な接続を図るためのめっき層付きの第1主面側接続端子が複数形成された第1主面、及びマザーボードが接続可能であり、該マザーボード側との電気的な接続を図るためのめっき層付きの第2主面側接続端子が複数形成された第2主面を有する配線基板の製造方法であって」によれば、
引用発明における「配線基板」は、一方の主面である第1主面に半導体集積回路チップを搭載可能であり、他方の主面である第2主面はマザーボードに接続可能なものであることから、本願補正発明でいう「集積回路(IC)パッケージ基板」に相当するといえ、
本願補正発明と引用発明とは、「集積回路(IC)パッケージ基板を形成する方法」である点で一致する。

イ.引用発明における「前記第1主面側に、前記第1主面側接続端子を覆うようにマスク材81を配置し、粘着テープを用いて固定する工程と、前記第2主面側の前記第2主面側接続端子の表面上に所定のめっき層を形成する工程と」によれば、
(a)引用発明の配線基板における「第1主面」、「第2主面」は、それぞれ本願補正発明でいうパッケージ基板における「第1の表面」、「第2の表面」に相当し、
(b)引用発明における「マスク材81」は、本願補正発明でいう「第1のラミネーション層」に相当し、引用発明における「前記第1主面側に、前記第1主面側接続端子を覆うようにマスク材81を配置し、粘着テープを用いて固定する工程」は、本願補正発明の「前記パッケージ基板の第1の表面上に第1のラミネーション層を」「堆積させる段階」に相当し、
(c)引用発明における、第2主面に複数形成された「第2主面側接続端子」、その表面上に形成される「所定のめっき層」は、それぞれ本願補正発明でいう第2の表面上に配置された複数の「電気的接点」、その電気的接点上に堆積される「第1の表面処理部」に相当し、引用発明における「前記第2主面側の前記第2主面側接続端子の表面上に所定のめっき層を形成する工程」は、本願補正発明の「前記パッケージ基板の第2の表面上に配置された複数の電気的接点上に第1の表面処理部を堆積させる段階」に相当する。
したがって、本願補正発明と引用発明とは、「前記パッケージ基板の第1の表面上に第1のラミネーション層を、前記パッケージ基板の第2の表面上に配置された複数の電気的接点上に第1の表面処理部を堆積させる段階と」を備えるものである点で一致する。
さらに、引用発明の配線基板における「第1主面」は、「第2主面」の反対側の面であることは自明なことであるから、
本願補正発明と引用発明とは、「前記第1の表面は、前記第2の表面の反対側に配置され」てなるものである点でも一致する。

ウ.引用発明における「前記マスク材81等を取り除く工程と」によれば、
引用発明における、第1主面に複数形成された「第1主面側接続端子」は、本願補正発明でいう第1の表面上に配置された複数の「電気的接点」に相当し、引用発明においても、マスク材81等を取り除くことによって当然、マスクされていた第1主面に複数形成された第1主面側接続端子が露出されることになるから、
本願補正発明と引用発明とは、「前記第1のラミネーション層を前記パッケージ基板の前記第1の表面から除去して、前記第1の表面上に配置された複数の電気的接点を露出させる段階と」を備えるものである点で一致する。

エ.引用発明における「前記第2主面側に、前記第2主面側接続端子を覆うようにマスク材85を配置し、粘着テープを用いて固定する工程と、
前記第1主面側の前記第1主面側接続端子の表面上に所定のめっき層を形成する工程と」によれば、
(a)引用発明における「マスク材85」は、本願補正発明でいう「第2のラミネーション層」に相当し、引用発明における「前記第2主面側に、前記第2主面側接続端子を覆うようにマスク材85を配置し、粘着テープを用いて固定する工程」は、本願補正発明の「前記パッケージ基板の前記第2の表面上に第2のラミネーション層を」「堆積させる段階」に相当し、
(b)引用発明における、第1主面に複数形成された第1主面側接続端子の表面上に形成される「所定のめっき層」は、本願補正発明でいう第1の表面上に配置された複数の電気的接点上に堆積される「第2の表面処理部」に相当し、引用発明における「前記第1主面側の前記第1主面側接続端子の表面上に所定のめっき層を形成する工程」は、本願補正発明の「前記パッケージ基板の前記第1の表面上に配置された前記複数の電気的接点上に第2の表面処理部を堆積させる段階」に相当する。
したがって、本願補正発明と引用発明とは、「前記パッケージ基板の前記第2の表面上に第2のラミネーション層を、前記パッケージ基板の前記第1の表面上に配置された前記複数の電気的接点上に第2の表面処理部を堆積させる段階と」を備えるものである点で一致する。

オ.引用発明における「前記マスク材85等を取り除く工程」は、本願補正発明の「前記第2のラミネーション層を前記パッケージ基板の前記第2の表面から除去する段階」に相当する。

カ.引用発明における「前記マスク材81等は、前記第2主面側の前記第2主面側接続端子の表面上に所定のめっき層を形成する工程の際に、前記第1主面側にめっきが析出することを防止し・・」によれば、当然、第1主面に複数形成された第1主面側接続端子の表面上に、第2主面側接続端子の表面上に形成すべき所定のめっき層が析出することが防止されるものであることから、
本願補正発明と引用発明とは、「前記第1のラミネーション層は、前記第1の表面上に配置された前記複数の電気的接点上に前記第1の表面処理部が堆積するのを防止」するものである点で一致する。

また同様に、引用発明における「・・また、前記マスク材85等は、前記第1主面側の前記第1主面側接続端子の表面上に所定のめっき層を形成する工程の際に、前記第2主面側にめっきが析出することを防止し」によれば、当然、第2主面に複数形成された第2主面側接続端子の表面上に、第1主面側接続端子の表面上に形成すべき所定のめっき層が析出することが防されるものであることから、
本願補正発明と引用発明とは、「前記第2のラミネーション層は、前記第2の表面上に配置された前記複数の電気的接点上に前記第2の表面処理部が堆積するのを防止」するものである点で一致する。

キ.引用発明における「前記第1主面の表面はソルダーレジスト21によってほぼ全体的に覆われ、当該ソルダーレジスト21の所定箇所にはめっき層付きの第1主面側接続端子をそれぞれ露出させる複数の開口部が形成され・・」によれば、
引用発明における、第1主面をほぼ全体的に覆う「ソルダーレジスト21」は、本願補正発明でいう、第1の表面上に形成された「第1のはんだレジスト」に相当し、
本願補正発明でいう、第1の表面上に配置された複数の電気的接点を内側に含む少なくとも1つの「開口」は、複数の電気的接点を露出させるためのものであるから、引用発明の「ソルダーレジスト21」に形成された、めっき層付きの第1主面側接続端子をそれぞれ露出させる複数の「開口部」は、本願補正発明の「開口」に対応するものであり、
本願補正発明と引用発明とは、「前記第1の表面上には第1のはんだレジストが形成され、前記第1のはんだレジストは、前記第1の表面上に配置された前記複数の電気的接点の表面を露出させる開口を有」するものである点で共通するということができる。
ただし、複数の電気的接点の表面を露出させるための「開口」について、本願補正発明では、「複数の電気的接点を内側に含む」少なくとも1つの開口である、つまり、いわゆるNSMD方式を採用するものであるのに対し、引用発明では、めっき層付きの第1主面側接続端子をそれぞれ露出させる複数の開口部であり、いわゆるSMD方式を採用するものである(引用例の図4も参照)点で相違している。

また、引用発明における「・・前記第2主面の表面もソルダーレジスト22によってほぼ全体的に覆われ、当該ソルダーレジスト22の所定箇所にはめっき層付きの第2主面側接続端子をそれぞれ露出させる複数の開口部が形成されてなる・・」によれば、
引用発明における、第2主面をほぼ全体的に覆う「ソルダーレジスト22」は、本願補正発明でいう、第2の表面上に形成された「第2のはんだレジスト」に相当し、
引用発明の「ソルダーレジスト22」に形成された、めっき層付きの第2主面側接続端子をそれぞれ露出させる複数の「開口部」は、本願補正発明でいう、第2の表面上に配置された複数の電気的接点上にそれぞれ形成された複数の「開口」に相当するといえる(どちらもいわゆるSMD方式である)。
したがって、本願補正発明と引用発明とは、「前記第2の表面上には第2のはんだレジストが形成され、前記第2のはんだレジストは、前記第2の表面上に配置された前記複数の電気的接点上にそれぞれ形成された複数の開口を有」するものである点で一致する。

よって、本願補正発明と引用発明とは、
「集積回路(IC)パッケージ基板を形成する方法であって、
前記パッケージ基板の第1の表面上に第1のラミネーション層を、前記パッケージ基板の第2の表面上に配置された複数の電気的接点上に第1の表面処理部を堆積させる段階と、
前記第1のラミネーション層を前記パッケージ基板の前記第1の表面から除去して、前記第1の表面上に配置された複数の電気的接点を露出させる段階と、
前記パッケージ基板の前記第2の表面上に第2のラミネーション層を、前記パッケージ基板の前記第1の表面上に配置された前記複数の電気的接点上に第2の表面処理部を堆積させる段階と、
前記第2のラミネーション層を前記パッケージ基板の前記第2の表面から除去する段階とを備え、
前記第1の表面は、前記第2の表面の反対側に配置され、
前記第1の表面上には第1のはんだレジストが形成され、前記第1のはんだレジストは、前記第1の表面上に配置された前記複数の電気的接点の表面を露出させる開口を有し、
前記第2の表面上には第2のはんだレジストが形成され、前記第2のはんだレジストは、前記第2の表面上に配置された前記複数の電気的接点上にそれぞれ形成された複数の開口を有し、
前記第1のラミネーション層は、前記第1の表面上に配置された前記複数の電気的接点上に前記第1の表面処理部が堆積するのを防止し、
前記第2のラミネーション層は、前記第2の表面上に配置された前記複数の電気的接点上に前記第2の表面処理部が堆積するのを防止する、方法。」
である点で一致し、以下の点で相違する。
[相違点1]
第1のはんだレジストが有する、複数の電気的接点の表面を露出させるための「開口」について、本願補正発明では、「複数の電気的接点を内側に含む」少なくとも1つの開口である、つまり、いわゆるNSMD方式を採用するものであるのに対し、引用発明では、めっき層付きの第1主面側接続端子をそれぞれ露出させる複数の開口部であり、いわゆるSMD方式を採用するものである点。

[相違点2]
第1の表面上に配置された複数の電気的接点について、本願補正発明では、そのうちの「少なくとも2つの隣接する電気的接点は、前記パッケージ基板の誘電体層中に埋設されたダイ相互接続領域の1または複数の電気ルーティング機能部により電気的に接続されている」旨特定するのに対し、引用発明ではそのような特定を有していない点。

(3)判断
上記相違点について検討する。
[相違点1]について
配線基板上にソルダーレジストを形成する場合、ソルダーレジストを基板上に設けられた接続端子(パッドやランド)の一部にオーバーラップするように設ける、つまり、接続端子の表面の一部が露出するように接続端子上にそれぞれ開口を設けるようにするいわゆるSMD方式と、ソルダーレジストを接続端子と間隔を空けて設ける、つまり、ソルダーレジストに開口を設け、その開口の内側に接続端子が含まれるようにするいわゆるNSMD方式とはいずれも周知の技術である。そして、原査定の拒絶の理由に引用された特開2013-105908号公報(以下、「引用例2」という。)には、一方の主面(表面)側に半導体チップが搭載され、他方の主面(裏面)側をマザーボード等に接続可能な配線基板であって、半導体チップが搭載される一方の主面(表面)側に設けられるソルダーレジスト層に対して、複数の配線導体にそれぞれ形成され、半導体チップの電極と接続される複数の凸部を取り囲む位置に開口縁を有する開口、すなちわNSMD形状の開口を設けるようにした技術事項が記載(特に【請求項1】、段落【0002】、【0022】?【0035】、図1?3を参照)されているところであり、引用発明においても、半導体集積回路チップが搭載される第1主面の表面に設けられるソルダーレジスト21に形成される開口部として、SMD方式のものに代えてNSMD方式のものを採用し、相違点1に係る構成とすることは当業者であれば適宜なし得ることである。

なお、請求人は平成31年2月20日提出の上申書において、「・・引用文献7に記載の発明を引用文献1に記載の発明に組み合わせて、NSMD形状の開口14a内に複数の第1主面側銅端子23を含め、それらの表面に無電解ニッケルメッキ及び無電解フラッシュ金メッキによりメッキ層29、26を形成すれば、複数の第1主面側銅端子23が横方向に膨張して互いにブリッジすることになるから、当業者あれば引用文献1に記載の配線基板の製造方法において引用文献7に記載のNSMD形状の開口5aが形成されたソルダーレジスト層5を形成することを適用することは想到し得ない。このように引用文献1に記載の発明に引用文献7に記載の発明を組み合わせることには阻害要因が認められる・・」と主張している。
しかしながら、引用発明において、引用文献7(上記引用例2)に記載されたNSMD形状の開口とする技術事項を適用しようとする場合、隣接する第1主面側接続端子同士がその表面に形成されるめっき層によって短絡することがないように、めっき層の厚さが厚くなり過ぎないようにめっき時間等を調整したり、置換めっき法を採用するなどの配慮を当業者であれば当然に行うことであって、請求人が主張するような組み合わせの阻害要因があるとはいえない。
よって、請求人の上記主張は採用できない。

[相違点2]について
半導体技術分野において、パッケージ基板上に複数のダイ(チップ)を搭載してマルチチップ化を図ることは例えば原査定の拒絶の理由に引用された特表2011-515842号公報(以下、「引用例3」という。)に記載(段落【0002】、図1,2を参照)のように周知の技術事項であり、引用発明においても、パッケージ基板上に複数のダイ(チップ)を搭載する構成とすることは当業者が適宜なし得ることである。
ここで、上記引用例3には、複数のダイを搭載してなるマイクロエレクトロニクスパッケージの基板において、当該基板は有機基板であり、増大したI/O密度を提供することができるようにするために、前記基板にシリコンパッチを埋め込み、一方のダイと接続されるインターコネクト構造と他方のダイと接続されるインターコネクト構造であって少なくとも2つの隣接するインターコネクト構造を、シリコンプロセスを用いて製造される前記シリコンパッチ中の微細な電気的導電線で互いに接続するようにした技術事項が記載(特に【請求項1】、段落【0012】、【0015】?【0022】、図1,2を参照)されている。そして、上述のように引用発明においてもパッケージ基板上に複数のダイ(チップ)を搭載する構成とした際、引用発明における樹脂などを主体成分とする配線基板に対して、かかる引用例3のシリコンパッチを埋め込み、当該シリコンパッチ中の電気的導電線で少なくとも2つの隣接する接続端子を接続するという技術事項を採用し、相違点2に係る構成とすることも当業者であれば容易になし得ることである。

なお、請求人は平成31年2月20日提出の上申書において、「・・引用文献6に記載された小ピッチで複数のダイを搭載してマルチチップ化するためのシリコンパッチ120を、引用文献1に記載の基板に埋設して、これを用いて、単一の半導体集積回路チップ16のバンプ76に接続するためにそれらに合わせて形成されたFC用パッドを電気接続することは、当業者あれば想到し得ない。このように引用文献1に記載の発明に引用文献6に記載の発明を組み合わせることには阻害要因が認められる・・」と主張している。
しかしながら、引用文献1(上記引用例)には配線基板上に1つの半導体集積回路チップを搭載する例が記載されているものの、そもそも引用文献1(上記引用例)に記載された発明は、配線基板上に1つの半導体集積回路チップのみを搭載することを前提とする発明ではなく、複数の半導体集積回路チップを搭載するようにすることを排除するものではない。そして、上述したようにパッケージ基板上に複数のダイ(チップ)を搭載してマルチチップ化を図ることは周知の技術事項であることも踏まえると、請求人が主張するような組み合わせの阻害要因があるとはいえない。
よって、請求人の上記主張は採用できない。

そして、上記各相違点を総合的に判断しても本願補正発明が奏する効果は、引用発明及び引用例2,3にそれぞれ記載の技術事項から当業者が予測できたものであって、格別顕著なものがあるとはいえない。

(4)むすび
以上のとおり、本願補正発明は、引用発明及び引用例2,3にそれぞれ記載の技術事項に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

3.本件補正についてのむすび
したがって、本件補正は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するものであるから、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について

平成30年11月5日付けの手続補正は上記のとおり却下され、また、同年3月7日付けの手続補正についても同年7月13日付けで補正の却下の決定がなされているので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成29年6月29日付け手続補正書の特許請求の範囲の請求項1に記載された、次のとおりのものである。
「【請求項1】
集積回路(IC)パッケージ基板を形成する方法であって、
前記パッケージ基板の第1の表面上に第1のラミネーション層を、前記パッケージ基板の第2の表面上に配置された1または複数の電気的接点上に第1の表面処理部を堆積させる段階と、
前記第1のラミネーション層を前記パッケージ基板の前記第1の表面から除去して、前記第1の表面上に配置された前記1または複数の電気的接点を露出させる段階と、
前記パッケージ基板の前記第2の表面上に第2のラミネーション層を、前記パッケージ基板の前記第1の表面上に配置された前記1または複数の電気的接点上に第2の表面処理部を堆積させる段階と、
前記第2のラミネーション層を前記パッケージ基板の前記第2の表面から除去する段階とを備え、
前記第1の表面は、前記第2の表面の反対側に配置され、
前記第1の表面上には第1のはんだレジストが形成され、前記第1のはんだレジストは、前記第1の表面上に配置された前記1または複数の電気的接点を内側に含む少なくとも1つの開口を有し、
前記第2の表面上には第2のはんだレジストが形成され、前記第2のはんだレジストは、前記第2の表面上に配置された前記1または複数の電気的接点上にそれぞれ形成された1または複数の開口を有し、
前記第1のラミネーション層は、前記第1の表面上に配置された前記1または複数の電気的接点上に前記第1の表面処理部が堆積するのを防止し、
前記第2のラミネーション層は、前記第2の表面上に配置された前記1または複数の電気的接点上に前記第2の表面処理部が堆積するのを防止する、方法。」

1.引用例
原査定の拒絶の理由で引用された引用例及びその記載事項は、前記「第2 2-2.(1)」に記載したとおりである。

2.対比・判断
本願発明は、前記「第2 2-2.」で検討した本願補正発明の発明特定事項である、第1の表面上に配置された「電気的接点」について、「1または複数の」とあったものを「複数の」とし、電気的接点の数を「複数」の場合のみとする限定を省き、同じく第1の表面上に配置された「電気的接点」について、「少なくとも2つの隣接する電気的接点は、前記パッケージ基板の誘電体層中に埋設されたダイ相互接続領域の1または複数の電気ルーティング機能部により電気的に接続されている」旨の限定を省いたものに相当する。
そうすると、本願発明の発明特定事項を全て含み、更に他の限定事項(上記「第2 2-2.(2)」で認定した相違点2に係る構成など)を付加したものに相当する本願補正発明が前記「第2 2-2.(3)」に記載したとおり、引用発明及び引用例2,3にそれぞれ記載の技術事項に基づいて当業者が容易に発明をすることができたものであるから、本願補正発明から上記他の限定事項(相違点2に係る構成など)を省いた本願発明も、同様の理由により、引用発明及び引用例2に記載の技術事項に基づいて当業者が容易に発明をすることができたものである。

3.むすび
以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであるから、その余の請求項について論及するまでもなく、本願は拒絶すべきものである。
よって、結論のとおり審決する。
 
別掲
 
審理終結日 2019-12-02 
結審通知日 2019-12-10 
審決日 2019-12-24 
出願番号 特願2016-545727(P2016-545727)
審決分類 P 1 8・ 537- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 121- Z (H01L)
最終処分 不成立  
前審関与審査官 木下 直哉、平林 雅行、豊島 洋介  
特許庁審判長 五十嵐 努
特許庁審判官 佐々木 洋
井上 信一
発明の名称 集積回路パッケージ基板  
代理人 龍華国際特許業務法人  

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