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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 特許、登録しない(前置又は当審拒絶理由) H01L
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1363898
審判番号 不服2018-9855  
総通号数 248 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-08-28 
種別 拒絶査定不服の審決 
審判請求日 2018-07-19 
確定日 2020-07-03 
事件の表示 特願2015-227213「電子パッケージ及び、電子システム」拒絶査定不服審判事件〔平成28年 6月20日出願公開、特開2016-111350〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯

本願は、平成27年11月20日(パリ条約による優先権主張 2014年12月1日、米国(US))の出願であって、その手続の経緯は以下のとおりである。

平成29年 2月 6日付け:拒絶理由通知
同 年 4月10日 :意見書、手続補正書の提出
同 年 8月25日付け:拒絶理由(最後の拒絶理由)通知
同 年11月13日 :意見書、手続補正書の提出
平成30年 3月27日付け:平成29年11月13日の手続補正につい
ての補正の却下の決定、拒絶査定
同 年 7月19日 :審判請求書、手続補正書の提出
令和 1年 6月28日付け:当審による拒絶理由通知
同 年10月17日 :意見書、手続補正書の提出

第2 本願発明

本願の請求項1ないし10に係る発明は、令和1年10月17日付け手続補正により補正された特許請求の範囲の請求項1ないし10に記載された事項により特定されるものであるところ、その請求項1に係る発明(以下「本願発明」という。)及び請求項3に係る発明は、次のとおりのものである。

「【請求項1】
誘電体層(102,1208,1304)と、
前記誘電体層(102,1208,1304)の少なくとも一部に配置されたコンフォーマルマスキング層(112,1001,1306)であって、導電性材料を含み、かつ接地プレーン、電源、信号源、シールド層、またはこれらの組み合わせとして機能するように構成されるコンフォーマルマスキング層(112,1001,1306)と、
前記コンフォーマルマスキング層(112,1001,1306)の少なくとも一部に配置され、複数の電気トレースを含む配線層(136,1108,1308)と、
前記コンフォーマルマスキング層(112,1001,1306)、前記誘電体層(102,1208,1304)および前記配線層(136,1108,1308)に少なくとも部分的に配置されたマイクロビア(122,1002,1004,1104,1204,1210,1310)であって、前記配線層(136,1108,1308)の少なくとも一部が、前記マイクロビア(122,1002,1004,1104,1204,1210,1310)の少なくとも一部にコンフォーマル導電層を形成し、前記コンフォーマルマスキング層(112,1001,1306)が、前記マイクロビア(122,1002,1004,1104,1204,1210,1310)のサイズを画定するように構成されている、マイクロビア(122,1002,1004,1104,1204,1210,1310)と、
前記マイクロビア(122,1002,1004,1104,1204,1210,1310)に結合された半導体ダイ(118,1202,1302)と、
前記配線層(136,1108,1308)の前記複数の電気トレースの1つ以上を使用して前記マイクロビア(122,1002,1004,1104,1204,1210,1310)に結合した他のマイクロビアと、
を備え、
前記コンフォーマルマスキング層(112,1001,1306)が、前記他のマイクロビアのサイズを画定し、
前記配線層(136,1108,1308)が、前記マイクロビア(122,1002,1004,1104,1204,1210,1310)に形成された前記コンフォーマル導電層と、前記他のマイクロビアに形成されたコンフォーマル導電層とを接続する、電子パッケージ。」

「【請求項3】
前記マイクロビア(122,1002,1004,1104,1204,1210,1310)がブラインドマイクロビアである、請求項1または2のいずれかに記載の電子パッケージ。」

第3 当審が通知した拒絶の理由

令和1年6月28日に当審が通知した拒絶理由のうち理由1及び理由2の(3)の概要は、それぞれ、次のとおりのものである。

1.理由1について
本件出願の請求項1ないし14に係る発明は、本願の優先権主張の日(以下「優先日」という。)前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1及び2に記載された発明に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。

引用文献1.特開2012-134500号公報
引用文献2.特開2008-16539号公報

2.理由2の(3)について
本件出願の請求項5に記載された発明特定事項(マイクロビアがブラインドマイクロビアであると特定する事項)は、請求項1に記載された発明特定事項(マイクロビアが半導体ダイに結合する旨の特定事項)と技術的に整合しないため、請求項5-9に係る発明は明確でなく、本件出願は、特許請求の範囲の記載が特許法第36条第6項第2号に規定する要件を満たしていない。

第4 引用文献の記載

1.引用文献1の記載について

当審の拒絶の理由で引用された上記引用文献1には、「半導体デバイスパッケージ」について次の事項が記載されている。ただし、下線は当審で付与したものである。

(1)「【0018】
図1に示すように、本方法は、第1の金属層130に配置された誘電体膜120を含む積層体100を用意するステップを含む。図1に示すように、積層体100はさらに、誘電体膜外面122および第1の金属層外面132を含む。第1の金属層内面131が、誘電体膜内面121に隣接して配置されるように、誘電体膜120はさらに、内面121を含み、第1の金属層は、内面131を含む。積層体100は、長方形を有するように示されているが、積層体100は、本用途の構造体を形成するのに適している任意の所望の形状またはサイズを有してもよい。」

(2)「【0024】
一実施形態では、ビア150は、図2に示すように、垂直側壁を持つ円形状を有する。しかしながら、ビア150の形状は、限定されず、ビアは、任意の適切な形状を有してもよい。例えば、ビア150は、楕円形状もしくは丸い角を持つ正方形状、または別のより複雑な形状を有してもよい。別の実施形態では、ビア150は、テーパ状側壁を有する。ビアのサイズおよび数は、接触パッド210および220のサイズならびにデバイス200の電流要件にある程度依存することもある。例えば、図4に示すように、導電層180は、例示的な一実施形態では、デバイス200の所望の電流要件を満たすために、2つのビアを通じて接触パッド210および1つのビアを通じて接触パッド220と接触する。別の実施形態では、3つ以上のビア150が、接触パッド210と接触してもよい。代替実施形態では、より大きな開口を有するより少ないビアが、同じ所望の電流要件を満たすために用いられてもよい。例えば、単一の大きなビアが、図4の実施形態で接触パッド210と接触している複数のビアを置き換えることもあり得る。一実施形態では、複数のビア150は、約25ミクロンから約10000ミクロンの範囲の直径を有する。別の実施形態では、複数のビア150は、約10000ミクロンよりも大きい範囲の直径を有する。別の実施形態では、複数のビア150は、約2000ミクロンから約40000ミクロンの範囲の直径を有する。一実施形態では、第1の金属層130は、積層体100の寸法安定性を改善することができ、ビア150のためのより狭い間隔を可能にする。増加したビア150密度は有利なことに、抵抗損失および電流集中を低減することができる。ビアを通って形成された単一接触パッドへの多重接続は、単一のワイヤボンディングより優れている可能性がある電気的接続を提供する。」

(3)「【0028】
図3で示すように、本方法はさらに、半導体デバイスが取り付け後に1つまたは複数のビア150と接触するように、1つまたは複数の半導体デバイス200を誘電体膜外面122に取り付けるステップを含む。特定の実施形態では、半導体デバイス200は、電力デバイスを代表する。一実施形態では、半導体デバイス200は、電力スイッチング用途で用いられる電力MOSFET(金属酸化膜電界効果トランジスタ)およびIGBT(絶縁ゲートバイポーラトランジスタ)などだが限定されない、さまざまな種類の電力半導体デバイスを代表する。別の実施形態では、半導体デバイス200は、ダイオードである。単一の半導体デバイス200は、例として提供されるだけである。しかしながら、実際のパワーオーバーレイ製作プロセスでは、複数の半導体デバイスが、誘電体膜外面122に取り付けられてもよい。例示的な実施形態では、任意のパッケージングまたは相互接続より前に、これらのデバイス200は一般に、活性表面202および反対面204を有する半導体チップの形をしている。活性表面202は、パターン形成され、電力半導体デバイス200の場合には、少なくとも2つの端子、すなわち接触パッド210によって表されるソース端子などのデバイス主端子、および接触パッド220によって表されるゲート端子などの制御端子を含む金属化I/O(入力/出力)パッド210および220を有する。いくつかの実施形態では、低インピーダンス接続を提供するために、活性表面202に大きな主端子210があるか、またはすべてが並列に接続される多重主端子210(図示されず)があり、加えて同様に並列に接続される1つまたは複数の制御端子220(図示されず)がある。一様な反対面204は、ドレイン端子などの別のデバイス主端子230を含む。」

(4)「【0030】
一実施形態では、本方法はさらに、図4で示すように、第1の金属層外面132に導電層180を配置するステップを含む。本方法はさらに、複数のビア150の内面152に導電層180を配置するステップを含む。図4に示すように、導電層180および第1の金属層130は、誘電体膜外面122に相互接続層190を形成する。相互接続層190はさらに、図4で示すように、ビアを通って延在し、ビア150内で導電層180から成る。」

(5)「【0034】
本方法はさらに、所定の回路構成に従って相互接続層190をパターン形成して、パターン形成済み相互接続層192を形成するステップを含み、パターン形成済み相互接続層192の一部分は、図5に示すように、1つまたは複数のビア150を通って延在し、半導体デバイス200との電気接点を形成する。図5は、相互接続層190がパターン形成された後に誘電体膜120に取り付けられたデバイス200の横断面図を例示する。相互接続層190は、相互接続層190の一部分を選択的に除去することによってパターン形成されて、パッケージング構造相互接続から成るパターン形成済み相互接続層192を形成する。図5で示すように、パターン形成済み相互接続層192は、上部相互接続領域194およびビア相互接続領域196を含む。上部相互接続領域194は、導電層180および第1の金属層130のパターン形成済み部分を含み、誘電体膜外面122に隣接して形成される。パターン形成済み相互接続層192はさらに、複数のビア150に形成されたビア相互接続領域196を含む。ビア相互接続領域196の第1の部分は、ビア150の側壁に隣接して配置され、第2の部分は、半導体デバイス200の1つまたは複数の接触パッド210/220に隣接して配置される。ビア相互接続領域196は、導電層180から成る。」

(6)「【0038】
一実施形態では、図5で示すように、半導体デバイスパッケージ300が、提供される。半導体デバイスパッケージ300は、誘電体膜120に配置された第1の金属層130を含む積層体100を含む。半導体デバイスパッケージ300は、所定のパターンに従って積層体100を通って延在する複数のビア150を含む。1つまたは複数の半導体デバイス200は、半導体デバイス200が1つまたは複数のビア150と接触するように誘電体膜120に取り付けられる。パターン形成済み相互接続層192は、誘電体膜120に配置され、前記パターン形成済み相互接続層192は、第1の金属層130および導電層180の1つまたは複数のパターン形成済み領域を含み、パターン形成済み相互接続層192の一部分は、1つまたは複数のビア150を通って延在し、半導体デバイス200との電気接点を形成する。パターン形成済み相互接続層192はさらに、上部相互接続領域194およびビア相互接続領域196を含み、パッケージ相互接続領域194は、ビア相互接続領域196の厚さよりも大きい厚さを有する。」

(7)「【0044】
いくつかの他の実施形態では、第2の金属層110は、例えばビア151および153の所定のパターンに基づいて、パターン形成済みの第2の金属層領域、例えばパターン形成済み領域141および143の一部分を選択的に除去するためにビア150の形成の前に選択的にパターン形成される。図9に示すように、第2の金属層110は、パターン形成済みの第2の金属層140を形成するためにパターン形成され、パターン形成済み金属層140はさらに、パターン形成済み領域の一部分がビアパターンに基づいて除去されるようなパターン形成済み領域141および143を含む。いくつかの実施形態では、第1の金属層130はさらに、図9で示すように、例えばビア151および153の所定のパターンに基づいて、第1の金属層130の一部分を選択的に除去するためにビア150の形成の前に選択的にパターン形成される。そのような実施形態では、ビア150の形成は、図8で示すように、積層体を通って延在するビア150を形成するために誘電体膜120の選択された部分の除去を含むだけである。」

(8)「【図3】


(9)「【図4】



(10)「【図5】



・上記(6)の第1文から第3文によれば、誘電体膜120に配置された第1の金属層130を含む積層体100と、所定のパターンに従って積層体100を通って延在する複数のビア150とを含む半導体デバイスパッケージ300が記載されている。
ここで、「誘電体膜120に配置された第1の金属層130を含む積層体100」とは、上記(1)及び図1によれば誘電体膜120及び第1の金属層130の双方が積層体100を構成しているから、「誘電体膜120と誘電体膜120に配置された第1の金属層130とを含む積層体100」といえる。
・上記(2)によれば、複数のビア150は、約25ミクロンから約10000ミクロンの範囲の直径を有する。
・上記(4)、(9)及び(10)によれば、半導体デバイスパッケージ300は導電層180を含み、導電層180はビア150内に配置された部分(以下「ビア内導電層」という。)と第1の金属層130上に配置された部分(以下「上部導電層」という。)とを有する。
・上記(6)の第4文には、複数のビア150と接触するように誘電体膜120に取り付けられる半導体デバイス200が記載され、上記(10)によれば半導体デバイスパッケージ300は半導体デバイス200を含む。また、上記(3)によれば、パッケージングまたは相互接続より前に半導体デバイス200は半導体チップの形をしている。
・上記(10)によれば、半導体デバイスパッケージ300は、パターン形成済み相互接続層192を含み、上記(6)の第5文によれば、当該パターン形成済み相互接続層192は、誘電体膜120に配置され、第1の金属層130および導電層180からなる複数のパターン形成済み領域を含み、パターン形成済み相互接続層192の一部分は、1つまたは複数のビア150を通って延在して半導体デバイス200との電気接点を形成する。
・上記(3)によれば、半導体デバイス200は、接触パッド210としてソース端子などのデバイス主端子及び接触パッド220としてゲート端子などの制御端子を有する。そして、上記(8)及び(10)によれば、接触パッド210及び接触パッド220が、パターン形成済み相互接続層192と半導体デバイス200との電気接点を構成する。
・上記(6)の第6文及び上記(5)によれば、パターン形成済み相互接続層192は、導電層180および第1の金属層130を含む上部相互接続領域194およびビア150に形成された導電層180からなるビア相互接続領域196を含む。
そして、上述のとおり導電層180のうちビア150内に配置された部分は「ビア内導電層」であり、第1の金属層130上に配置された部分は「上部導電層」であるから、パターン形成済み相互接続層192は、上部導電層および第1の金属層130を含む上部相互接続領域194およびビア内導電層からなるビア相互接続領域196を含む。
・上記(2)によれば、導電層180は、2つ以上のビア150を通じて半導体デバイス200の接触パッド210と接触する。

上記摘示事項および図面を総合勘案すると、引用文献1には、次の発明(以下「引用発明」という。)が記載されていると認められる。

「半導体デバイスパッケージ300であって、
誘電体膜120と誘電体膜120に配置された第1の金属層130とを含む積層体100と、
所定のパターンに従って積層体100を通って延在する複数のビア150であって、約25ミクロンから約10000ミクロンの範囲の直径を有する複数のビア150と、
ビア150内に配置されたビア内導電層と第1の金属層130上に配置された上部導電層とからなる導電層180と、
複数のビア150と接触するように誘電体膜120に取り付けられた半導体デバイス200であって、パッケージングまたは相互接続より前に半導体チップの形をしている半導体デバイス200と、
第1の金属層130及び導電層180からなり、複数のパターン形成済み領域を含んでいるパターン形成済み相互接続層192であって、一部分が1つまたは複数のビア150を通って延在して半導体デバイス200との電気接点を形成する、パターン形成済み相互接続層192と、
を含み、
半導体デバイス200は、接触パッド210としてソース端子などのデバイス主端子及び接触パッド220としてゲート端子などの制御端子を有するとともに、当該接触パッド210及び接触パッド220がパターン形成済み相互接続層192と半導体デバイス200との電気接点を構成し
パターン形成済み相互接続層192は、上部導電層および第1の金属層130を含む上部相互接続領域194、並びに、ビア内導電層からなるビア相互接続領域196を含み、
導電層180は、2つ以上のビア150を通じて半導体デバイス200の接触パッド210と接触する、半導体デバイスパッケージ300。」

また、上記(7)によれば、
「第1の金属層130は、ビア151および153の所定のパターンに基づいて、ビア150の形成の前にその一部が選択的に除去されてパターン形成され、ビア150の形成は、積層体を通って延在するビア150を形成するために誘電体膜120の選択された部分の除去を含むだけとする」技術事項が記載されている。

2.引用文献2の記載について

当審の拒絶の理由で引用された上記引用文献2には、次の事項が記載されている。ただし、下線は当審で付与したものである。

「【発明を実施するための最良の形態】
【0048】
(第1実施形態)
以下、本発明に係る半導体パッケージ及び半導体パッケージの製造方法の第1実施形態を、図1から図13を参照して説明する。図1は、本発明に係る半導体パッケージの第1実施形態を示す断面図である。
図1に示すように、本実施形態の半導体パッケージ1は、一方の面に2つ(複数)の電極部2aを有するICチップ(半導体素子)2と、該ICチップ2の一方の面に接合され、電極部2aをそれぞれ露出させる開口3を有する絶縁性の基材4とを備えている。また、半導体パッケージ1は、基材4の一方の面4aである上面に金属層5が設けられ、外部電極6が開口3を介して電極部2aに対してそれぞれ電気的に接続された状態で、金属層5の一方の面から、金属層5の側面及び基材4の側面上に回り込むようにパターニングされている。更に、絶縁性の保護層7は、ICチップ2の外表面上及び基材4の他方の面4bである下面上に設けられており、ICチップ2を内部に封止する構造となっている。
・・・(中略)・・・
【0054】
図5は、図1に示す半導体パッケージの製造方法を示した工程図であって、基材上に金属層を形成した状態を示す図である。
・・・(中略)・・・
【0055】
図6は、図5に示す状態の後、金属層に開口及び貫通孔を形成した状態を示す図である。
上述した金属層形成工程が終了した後、図6に示すように、金属層5に開口3を形成すると共に、開口3の近傍であって複数のICチップ2の周囲をそれぞれ取り囲む位置に貫通孔16を形成するマーキング工程を行う(S2)。
具体的には、金属層5の所定位置にフォトリソグラフィ技術によって図示しないマスクを設けると共に、該マスクを除く範囲で金属層5をエッチング加工する。こうすることで、開口3及び貫通孔16をそれぞれ形成することができる。この開口3は、後にICチップ2の電極部2aを露出させるものであり、ICチップ2の数、電極部2aの数に応じて形成する。また、貫通孔16は、隣り合うICチップ2間に形成されるものであり、後に固片化するときの目安となるものである。なお、この時点では金属層5のみに、開口3及び貫通孔16が形成されている。
【0056】
図7は、図6に示す状態の後、基材に複数のICチップを接合した状態を示す図である。
・・・(中略)・・・
【0057】
図8は、図7に示す状態の後、ICチップを保護層で保護した状態を示す図である。
・・・(中略)・・・
【0058】
図9は、図8に示す状態の後、基材に開口及び貫通孔を形成した状態を示す図である。
次いで保護層形成工程が終了した後、図9に示すように、金属層5に形成した開口3及び貫通孔16に合わせて基材4を加工して、該基材4に開口3及び貫通孔16を形成する基材加工工程を行う(S5)。具体的には、金属層5をマスクとしてエッチング加工を行い、金属層5に形成した開口3及び貫通孔16と同様の開口3及び貫通孔16を基材4に形成する。これによりICチップ2の電極部2aは、開口3を介して金属層5側に露出した状態となる。なお、このときの加工は、基材4及びICチップ2に対する影響を極力低減するため、エッチング加工が好ましい。」

以上によれば、引用文献2には、「絶縁性の基材4に接合されたICチップ(半導体素子)2の電極部2aを露出させる開口3を金属層5及び絶縁性の基材4に形成するにあたり、金属層5に開口を形成した後、金属層5をマスクとしてエッチング加工を行い、金属層5に形成した開口と同様の開口を基材4に形成する」技術事項が記載されている。

第5 当審の判断

1.理由1について

(1)対比

本願発明と引用発明とを対比する。

ア.引用発明の「誘電体膜120」は本願発明の「誘電体層」に相当する。

イ.引用発明の「第1の金属層130」と本願発明の「コンフォーマルマスキング層」とは、「導電性材料を含」む層(以下「導電性材料層」という。)である点で一致する。
ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない。

ウ.引用発明の「第1の金属層130」が「誘電体膜120に配置された」ものである点は、本願発明の「コンフォーマルマスキング層」が「誘電体層の少なくとも一部に配置された」ものである点と共通する。

エ.引用発明は、「第1の金属層130及び導電層180からなり、・・・半導体デバイス200との電気接点を形成する、パターン形成済み相互接続層192」を有し、「半導体デバイス200は、接触パッド210としてソース端子などのデバイス主端子及び接触パッド220としてゲート端子などの制御端子を有するとともに、当該接触パッド210及び接触パッド220がパターン形成済み相互接続層192と半導体デバイス200との電気接点を構成し」ている。したがって、引用発明の「第1の金属層130」は信号線又は電源線として機能しているのは明らかであるから、引用発明の「第1の金属層130」と本願発明の「コンフォーマルマスキング層」とは、「接地プレーン、電源、信号源、シールド層、またはこれらの組み合わせとして機能するように構成される」ものである点で共通する。

オ.上記イ?エによれば、引用発明と本願発明とは、「前記誘電体層の少なくとも一部に配置された導電性材料層であって、導電性材料を含み、かつ接地プレーン、電源、信号源、シールド層、またはこれらの組み合わせとして機能するように構成される導電性材料層」を備える点で一致する。
ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点で相違する。

カ.引用発明の「導電層180」は、「複数のパターン形成済み領域を含んでいるパターン形成済み相互接続層192」を構成するから、パターン化され、複数の電気トレースを含むのは明らかである。また、「導電層180」は「半導体デバイス200の接触パッド210に接触する」ものであるから、本願発明の「複数の電気トレースを含む配線層」に相当する。
さらに、引用発明の「導電層180」は、その一部をなす「上部導電層」が第1の金属層130の上に配置されているから、本願発明の「配線層」がコンフォーマルマスキング層「の少なくとも一部に配置され」る点で共通する。
したがって、引用発明と本願発明とは「前記導電性材料層の少なくとも一部に配置され、複数の電気トレースを含む配線層」を備える点で一致する。
ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点で相違する。

キ.引用発明の「約25ミクロンから約10000ミクロンの範囲の直径を有する複数のビア150」は、マイクロメートルレベルの寸法であるから、本願発明の「マイクロビア」に相当する。

ク.引用発明の「積層体100を通って延在する複数のビア150」は、誘電体膜120と第1の金属層130とを含む積層体100を通って延在するものであるから、誘電体膜120と金属層130に少なくとも部分的に配置されている。
また、引用発明において、「導電層180」は「ビア150に形成されたビア内導電層」を有していることから、「ビア150」は「導電層180」に少なくとも部分的に配置されているといえる。
したがって、上記ア、イ及びカの対比を考慮すれば、引用発明の「ビア150」と本願発明の「マイクロビア」とは、「前記導電性材料層、前記誘電体層および前記配線層に少なくとも部分的に配置された」点で一致する。
ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない。

ケ.本願発明の「コンフォーマル導電層」は、本願明細書の段落【0022】における「コンフォーマル導電層130を、コンフォーマルマスキング層112の少なくとも一部および少なくともマイクロビア122に溶着させることができる。コンフォーマル導電層130を、コンフォーマルな方法でマイクロビア122に配置することができる。」との記載、及び、図8からみて、形成面の形状に倣って形成されている導電層を意味すると認められる。
したがって、引用発明の「導電層180」が「ビア150内に配置されたビア内導電層」からなる点は、本願発明の「前記配線層の少なくとも一部が、前記マイクロビアの少なくとも一部にコンフォーマル導電層を形成」する点に相当する。

コ.引用発明の「第1の金属層130」は、第1の金属層130を含む積層体100を通ってビア150が延在するものであるから、ビア150のサイズを画定していると認められる。
したがって、引用発明の「第1の金属層130」と本願発明の「コンフォーマルマスキング層」とは、「前記マイクロビアのサイズを画定する」点、及び「前記他のマイクロビアのサイズを画定」する点で一致する。

サ.上記キ?コによれば、引用発明と本願発明とは、「前記導電性材料層、前記誘電体層および前記配線層に少なくとも部分的に配置されたマイクロビアであって、前記配線層の少なくとも一部が、前記マイクロビアの少なくとも一部にコンフォーマル導電層を形成し、前記導電性材料層が、前記マイクロビアのサイズを画定するように構成されている、マイクロビア」を備える点で一致する。
ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点で相違する。

シ.「ダイ」とは、半導体の技術分野において、基板から切り分けて得られた各チップを意味するところ、引用発明の「半導体デバイス200」は、パッケージングまたは相互接続より前に半導体チップの形をしているものであるから、本願発明の「半導体ダイ」に相当する。
したがって、引用発明の「複数のビア150と接触するように誘電体膜120に取り付けられた半導体デバイス200」は、本願発明の「マイクロビアに結合された半導体ダイ」に相当する。

ス.引用発明の「導電層180は、2つ以上のビア150を通じて半導体デバイス200の接触パッド210と接触する」点は、本願発明の「前記配線層の前記複数の電気トレースの1つ以上を使用して前記マイクロビアに結合した他のマイクロビア」を備える点に相当する。

セ.引用発明の「2つ以上のビア150」に配置された「ビア内導電層」は、本願発明の「前記マイクロビアに形成されたコンフォーマル導電層」及び「他のマイクロビアに形成されたコンフォーマル導電層」に相当するから、引用発明の「導電層180は、2つ以上のビア150を通じて半導体デバイス200の接触パッド210と接触する」点は、本願発明の「配線層が、前記マイクロビアに形成されたコンフォーマル導電層と、前記他のマイクロビアに形成されたコンフォーマル導電層とを接続する」点にも相当する。

ソ.上記コ及びセによれば、引用発明と本願発明とは、「前記導電性材料層が、前記他のマイクロビアのサイズを画定し、前記配線層が、前記マイクロビアに形成された前記コンフォーマル導電層と、前記他のマイクロビアに形成されたコンフォーマル導電層とを接続する」点で一致する。
ただし、導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点で相違する。

タ.引用発明の「半導体デバイスパッケージ」は、本願発明の「電子パッケージ」に相当する。

そうすると、本願発明と引用発明とは
「誘電体層と、
前記誘電体層の少なくとも一部に配置された導電性材料層であって、導電性材料を含み、かつ接地プレーン、電源、信号源、シールド層、またはこれらの組み合わせとして機能するように構成される導電性材料層と、
前記導電性材料層の少なくとも一部に配置され、複数の電気トレースを含む配線層と、
前記導電性材料層、前記誘電体層および前記配線層に少なくとも部分的に配置されたマイクロビアであって、前記配線層の少なくとも一部が、前記マイクロビアの少なくとも一部にコンフォーマル導電層を形成し、前記導電性材料層が、前記マイクロビアのサイズを画定するように構成されている、マイクロビアと、
前記マイクロビアに結合された半導体ダイと、
前記配線層の前記複数の電気トレースの1つ以上を使用して前記マイクロビアに結合した他のマイクロビアと、
を備え、
前記導電性材料層が、前記他のマイクロビアのサイズを画定し、
前記配線層が、前記マイクロビアに形成された前記コンフォーマル導電層と、前記他のマイクロビアに形成されたコンフォーマル導電層とを接続する、電子パッケージ。」

である点で一致し、次の点で相違する。

[相違点]
導電性材料層が、本願発明では「コンフォーマルマスキング」層であるのに対し、引用発明ではその旨特定されていない点。

(2)相違点についての判断

上記「第4 1.」のとおり、引用文献1には、第1の金属層130は、ビア151および153の所定のパターンに基づいて、ビア150の形成の前にその一部が選択的に除去されてパターン形成され、ビア150の形成は、積層体を通って延在するビア150を形成するために誘電体膜120の選択された部分の除去を含むだけとする技術事項(以下「技術事項1」という。)が記載されている。
そして、「誘電体膜120の選択された部分の除去」とは、誘電体膜120の、第1の金属層130によって選択された部分の除去を意味すると認められるから、第1の金属層130をマスクとして用いることは記載されているに等しい。また、引用文献1の段落【0044】のとおり、図9に示されるように第1の金属層130がパターン形成されたあと、図8に示されるように第1の金属層130にあわせて誘電体膜120にビア150が形成される場合には、マスクの位置ズレを避けるため、第1の金属層130をマスクとして誘電体膜120をエッチングしていると解するのが当業者にとって自然である。
すなわち、技術事項1は、引用発明において第1の金属層130をマスキング層として用いることを示唆している。

また、引用文献2には、上記「第4 2.」のとおり、絶縁性の基材4に接合されたICチップ(半導体素子)2の電極部2aを露出させる開口3を金属層5及び絶縁性の基材4に形成するにあたり、金属層5に開口を形成した後、金属層5をマスクとしてエッチング加工を行い、金属層5に形成した開口と同様の開口を基材4に形成する技術事項(以下「技術事項2」という。)が記載されている。

ここで、本願明細書において説明されている「コンフォーマル」マスキング層が、製造工程において果たす役割は、技術事項1、2における第1の金属層130又は金属層5の果たす役割と同等のものであり、その点において、上記技術事項1,2における第1の金属層130又は金属層5が「コンフォーマル」マスキング層として用いられているということができる。

したがって、引用発明のビア150の形成について、上記技術事項1の示唆に従って相違点1の構成とすること、又は上記技術事項2を採用することで相違点1の構成とすることは当業者にとって容易になし得たことである。

そして、本願発明が奏する効果は、引用発明、技術事項1又は2から予測できる範囲内のものであって、格別顕著なものがあるとはいえない。
よって、本願発明は、引用発明、技術事項1又は2から当業者が容易に想到できたものである。

2.理由2について

補正前の請求項5に対応する請求項3には、「前記マイクロビア」が「ブラインドマイクロビアである」ことが特定されている。また、請求項3が従属する請求項1において、「前記マイクロビア」「に結合された半導体ダイ」が特定されている。
しかしながら、ブラインドマイクロビアは底端部を有するマイクロビアであるから、半導体ダイとマイクロビアとの間には少なくとも底端部が存在し、マイクロビア自体は半導体ダイに結合することはできない。
この点について、審判請求人は令和1年10月17日付け意見書において、「ブラインドマイクロビアは、隣接して配置された層または下層もしくは集積回路(IC)パッドと電気的に接触している、底端部を有するマイクロビアであり(段落0011)、底端部を通して半導体ダイと結合するものとなります。」と主張しているが、本願発明において「マイクロビア」は、埋められた導体ではなく空洞自体を意味するものと認められるから、そもそも「結合」が電気的な接触関係を特定しているとは認められない。
したがって、請求項3及びこれに従属する請求項4-6に係る発明は明確でない。
よって、本件出願は、特許請求の範囲の記載が、特許法第36条第6項第2号に規定する要件を満たしていない。

第6 むすび

以上のとおり、本願の請求項1に係る発明は、特許法29条2項の規定により特許を受けることができない。
また、本件出願は、特許請求の範囲の記載が特許法第36条第6項第2号に規定する要件を満たしていない。
したがって、本願は、他の請求項に係る発明について検討するまでもなく拒絶されるべきものである。
よって、結論のとおり審決する。
 
別掲
 
審理終結日 2020-01-30 
結審通知日 2020-02-04 
審決日 2020-02-18 
出願番号 特願2015-227213(P2015-227213)
審決分類 P 1 8・ 121- WZ (H01L)
P 1 8・ 537- WZ (H01L)
最終処分 不成立  
前審関与審査官 木下 直哉  
特許庁審判長 井上 信一
特許庁審判官 石坂 博明
山田 正文
発明の名称 電子パッケージ及び、電子システム  
代理人 田中 拓人  
代理人 小倉 博  
代理人 関口 一哉  
代理人 荒川 聡志  
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