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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1364701
審判番号 不服2019-8671  
総通号数 249 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-09-25 
種別 拒絶査定不服の審決 
審判請求日 2019-06-28 
確定日 2020-08-18 
事件の表示 特願2018-557070「半導体装置および電力変換装置」拒絶査定不服審判事件〔平成30年12月13日国際公開、WO2018/225600、請求項の数(19)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成30年(2018年)5月30日を国際出願日とする出願であって、平成30年10月30日付けで手続補正がされ、平成31年1月7日付けで拒絶理由通知がされ、平成31年3月11日付けで手続補正がされるとともに意見書が提出され、平成31年4月4日付けで拒絶査定(原査定)がされ、これに対し、令和元年6月28日に拒絶査定不服審判の請求がされた。
その後、当審において、令和2年5月13日付けで拒絶理由通知がされ、令和2年5月28日付けで手続補正がされるとともに意見書が提出されたものである。

第2 本願発明
本願請求項1-19に係る発明(以下、それぞれ「本願発明1」-「本願発明19」という。)は、令和2年5月28日付けの手続補正で補正された特許請求の範囲の請求項1-19に記載された事項により特定される発明であり、本願発明1は以下のとおりの発明である。

「【請求項1】
第1導電型の第1の半導体層と、
前記第1の半導体層の上層部に選択的に設けられた第1導電型の第1の半導体領域と、
前記第1の半導体層の上層部に前記第1の半導体領域に接して設けられた第2導電型の第2の半導体領域と、
前記第1および第2の半導体領域の底面に接して設けられた第2導電型の第3の半導体領域と、
前記第1および第3の半導体領域を厚さ方向に貫通するように複数設けられ、その底面が前記第1の半導体層内に達する、平面視で一方向に延在するストライプ状のゲートトレンチと、
前記ゲートトレンチの底部に接するように設けられた第2導電型の電界緩和領域と、
前記第1および第2の半導体領域の上方にコンタクト開口部を有する層間絶縁膜と、
前記ゲートトレンチの延在方向に平行な第1の方向とは垂直な第2の方向における少なくとも一方のトレンチ側壁に接するように前記第1の半導体層内に前記第1の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定して複数設けられ、前記電界緩和領域と前記第3の半導体領域とを電気的に接続する接続層と、
前記層間絶縁膜上を覆うと共に、前記コンタクト開口部内に埋め込まれた第1の主電極と、
前記第1の半導体層の前記第1の主電極が設けられた側とは反対の主面側に設けられた第2の主電極と、を備え、
前記第1の半導体層は0度より大きいオフ角を有し、
前記第1の方向は、オフ方向に平行な方向であって、
前記接続層は、前記第1の方向に沿って互いに離隔して複数設けられる、半導体装置。」

なお、本願発明2-19の概要は以下のとおりである。

本願発明2-19は、本願発明1を減縮した発明である。

第3 引用文献、引用発明等
1.引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1(特開2011-253837号公報)には、図面とともに次の事項が記載されている。(下線は当審により付加したもの。以下同じ。)

ア 「【0031】
(第1実施形態)
本発明の第1実施形態について説明する。ここではSiC半導体装置に備えられる素子として反転型のトレンチゲート構造のMOSFETについて説明する。
【0032】
図1は、本実施形態にかかるトレンチゲート構造のMOSFETの斜視断面図である。この図は、MOSFETの1セル分を抽出したものに相当する。本図ではMOSFETの1セル分しか記載していないが、図1に示すMOSFETと同様の構造のMOSFETが複数列隣り合うように配置されている。また、図2-a?図2-dおよび図3は、図1のMOSFETの断面図である。図2-aは、図1中のA-A線においてｘｚ平面と平行に切断したときの断面、図2-bは、図1中のB-B線においてｘｚ平面と平行に切断したときの断面、図2-cは、図1中のC-C線においてｙｚ平面と平行に切断したときの断面、図2-dは、図1中のD-D線においてｙｚ平面と平行に切断したときの断面である。また、図3は、図1中のE-E線においてｘｙ平面と平行に切断したときの断面である。なお、図3に関してはMOSFETの1セル分のみではなく隣接する3セル分の断面を示してある。
【0033】
図1および図2-a?図2-dに示すMOSFETは、SiCからなるn^(+)型基板1が半導体基板として形成されている。n^(+)型基板1は、リン等のn型不純物濃度が例えば1.0×10^(19)/cm^(3)とされ、厚さが300μm程度とされている。このn^(+)型基板1の表面には、リン等のn型不純物濃度が例えば3.0?7.0×10^(15)/cm^(3)で厚さ10?15μm程度のSiCからなるn^(-)型ドリフト層2が形成されている。n^(-)型ドリフト層2の不純物濃度は深さ方向において一定であっても良いが、本実施形態では、n^(-)型ドリフト層2のうちの表面側、つまりn^(+)型基板1とは反対側において高濃度層を形成することで電流拡散層2aを構成している。この電流拡散層2aの不純物濃度は、例えば5.0×10^(16)?1.5×10^(17)/cm^(3)で厚さ0.3?0.7μmとされている。さらに、濃度分布に傾斜を付け、n^(-)型ドリフト層2のうちn^(+)型基板1側の方がn^(+)型基板1から離れる側よりも高濃度となるようにすることもできる。例えば、n^(-)型ドリフト層2のうちn^(+)型基板1の表面から3?5μm程度の部分の不純物濃度が2.0×10^(15)/cm^(3)程度他の部分よりも高くなるようにすると良い。このようにすると、n^(-)型ドリフト層2の内部抵抗を低減できるため、オン抵抗を低減することが可能となる。
【0034】
このn^(-)型ドリフト層2の表層部にはｐ型ベース領域3が形成されており、さらに、ｐ型ベース領域3の上層部分にはn^(+)型ソース領域4およびｐ^(+)型ボディ層5が形成されている。
【0035】
ｐ型ベース領域3は、ボロンもしくはアルミニウム等のｐ型不純物濃度が例えば5.0×10^(16)?2.0×10^(19)/cm^(3)、厚さ2.0μm程度で構成されている。n^(+)型ソース領域4は、表層部におけるリン等のn型不純物濃度(表面濃度)が例えば1.0×10^(21)/cm^(3)、厚さ0.3μm程度で構成されている。ｐ^(+)型ボディ層5は、例えば表層部におけるボロンもしくはアルミニウム等のｐ型不純物濃度(表面濃度)が例えば1.0×10^(21)/cm^(3)、厚さ0.3μm程度で構成されている。n^(+)型ソース領域4は、後述するトレンチゲート構造の両側に配置されており、ｐ^(+)型ボディ層5は、n^(+)型ソース領域4を挟んでトレンチゲート構造と反対側に備えられている。
【0036】
また、ｐ型ベース領域3およびn^(+)型ソース領域4を貫通してn^(-)型ドリフト層2に達するように、例えば幅が1.4?2.0μm、深さが2.0μm以上(例えば2.4μm)のトレンチ6が形成されている。このトレンチ6の側面と接するように上述したｐ型ベース領域3およびn^(+)型ソース領域4が配置されている。
【0037】
さらに、トレンチ6の内壁面はゲート酸化膜8にて覆われており、ゲート酸化膜8の表面に形成されたドープトPｏlｙ-Siにて構成されたゲート電極9により、トレンチ6内が埋め尽くされている。ゲート酸化膜8は、トレンチ6の内壁面を熱酸化することで形成されており、ゲート酸化膜8の厚みはトレンチ6の側面側と底部側共に100nm程度となっている。
【0038】
このようにして、トレンチゲート構造が構成されている。このトレンチゲート構造は、図1中のｙ方向を長手方向として延設されている。そして、複数のトレンチゲート構造が図1中のｘ方向に平行に並べられることでストライプ状とされている。また、上述したn^(+)型ソース領域4およびｐ^(+)型ボディ層5もトレンチゲート構造の長手方向に沿って延設された構造とされている。
【0039】
さらに、n^(-)型ドリフト層2のうちｐ型ベース領域3よりも下方位置において、トレンチゲート構造におけるトレンチ6の側面のうちチャネル領域が構成される部分に対する法線方向(図1中のｘ方向)、つまりトレンチ6の長手方向に対する垂直方向に並べられたｐ型ディープ層10が備えられている。ｐ型ディープ層10は、トレンチ6の底部よりも深くされており、n^(-)型ドリフト層2の表面からの深さが例えば2.6?3.0μm程度(ｐ型ベース領域3の底部からの深さが例えば0.6?1.0μm)とされている。また、ｐ型ディープ層10におけるボロンもしくはアルミニウム等のｐ型不純物濃度は、例えば1.0×10^(17)/cm^(3)?1.0×10^(19)/cm^(3)とされている。
【0040】
本実施形態では、ｐ型ディープ層10は、図3に示したようにｘ方向(トレンチ6の長手方向に対する垂直方向)に複数個並べられたものがｙ方向に平行に複数個配置された格子状のレイアウト、つまり、平行に並べられたストライプ状のものをｘ方向において複数に分断したレイアウトとされている。ｘ方向に並べられたｐ型ディープ層10は、トレンチ6と対応する位置と、隣り合うセルのトレンチ6同士の間の中央位置に配置されている。各ｐ型ディープ層10のうちトレンチ6と対応する位置に形成された部分は、少なくともトレンチ6の長手方向に対する垂直方向においてトレンチ6の底部の角部を囲めるサイズとされている。本実施形態では、各ｐ型ディープ層10を同じサイズとし、ｘ方向において等間隔に配置されていると共に、ｙ方向において等間隔に配置されている。例えば、ｐ型ディープ層10は、ｘ方向の寸法が2.0μm、ｙ方向の寸法が1.5μmとされ、ｐ型ディープ層10同士の間隔は、ｘ方向の間隔が2.0μm、ｙ方向の間隔が2.5μmとされている。
【0041】
また、n^(+)型ソース領域4およびｐ^(+)型ボディ層5の表面やゲート電極9の表面には、ソース電極11やゲート配線(図示せず)が形成されている。ソース電極11およびゲート配線は、複数の金属(例えばNi/Al等)にて構成されており、少なくともn型SiC(具体的にはn^(+)型ソース領域4やnドープの場合のゲート電極9)と接触する部分はn型SiCとオーミック接触可能な金属で構成され、少なくともｐ型SiC(具体的にはｐ^(+)型ボディ層5やｐドープの場合のゲート電極9)と接触する部分はｐ型SiCとオーミック接触可能な金属で構成されている。なお、これらソース電極11およびゲート配線は、層間絶縁膜12上に形成されることで電気的に絶縁されており、層間絶縁膜12に形成されたコンタクトホールを通じてソース電極11はn^(+)型ソース領域4およびｐ^(+)型ボディ層5と電気的に接触させられ、ゲート配線はゲート電極9と電気的に接触させられている。
【0042】
そして、n^(+)型基板1の裏面側にはn^(+)型基板1と電気的に接続されたドレイン電極13が形成されている。このような構造により、nチャネルタイプの反転型のトレンチゲート構造のMOSFETが構成されている。
【0043】
このような反転型のトレンチゲート構造のMOSFETは、以下のように動作する。
【0044】
まず、ゲート電極9にゲート電圧を印加する前の状態では、ｐ型ベース領域3に反転層が形成されない。したがって、ドレイン電極13に正の電圧を加えたとしても、ｐ型ベース領域3内に到達することはできず、ソース電極11とドレイン電極13との間に電流が流れない。
【0045】
次に、オフ時(ゲート電圧=0V、ドレイン電圧=650V、ソース電圧=0V)には、ドレイン電極13に電圧を加えても逆バイアスになるため、ｐ型ベース領域3とn^(-)型ドリフト層2(電流拡散層2aを含む)の間より、空乏層が広がる。このとき、ｐ型ベース領域3の濃度がn^(-)型ドリフト層2より、高いので、空乏層はほとんどn^(-)型ドリフト層2側に広がる。例えば、ｐ型ベース領域3の不純物濃度をn^(-)型ドリフト層2の不純物濃度の10倍とした場合、ｐ型ベース領域3側に約0.7μm伸び、n^(-)型ドリフト層2側に約7.0μm伸びるが、ｐ型ベース領域3の厚みを2.0μmと空乏層の伸び量よりも大きくしてあるため、パンチスルーしないようにできる。そして、ドレイン0Vの場合より空乏層が広がっているため、絶縁体として振舞う領域は更に広がっているので、ソース電極11とドレイン電極13との間に電流が流れない。
【0046】
また、ゲート電圧が0Vになっているため、ドレイン-ゲート間にも電界がかかる。このため、ゲート酸化膜8の底部にも電界集中が発生し得る。しかしながら、トレンチ6よりも深いｐ型ディープ層10を備えた構造としているため、ｐ型ディープ層10とn^(-)型ドリフト層2とのPN接合部での空乏層がn^(-)型ドリフト層2側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜8に入り込み難くなる。特に、ｐ型ディープ層10の不純物濃度をｐ型ベース領域3よりも高濃度とすれば、よりn^(-)型ドリフト層2側への空乏層の伸び量が大きくなる。これにより、ゲート酸化膜8内での電界集中、特にゲート酸化膜8のうちのトレンチ6の底部での電界集中を緩和することが可能となり、ゲート酸化膜8が破壊されることを防止することが可能となる。」

「【0074】
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対してｐ型ディープ層10の構成を変更することでさらにオン抵抗の低減を図ったものであるが、基本構造に関しては第1実施形態と同様であるため、第1実施形態と異なっている部分に関してのみ説明する。
【0075】
図10は、本実施形態にかかるSiC半導体装置に備えられるトレンチゲート構造のMOSFETにおけるｐ型ディープ層10のレイアウトを示した断面図である。この図は、第1実施形態で説明した図3に対応する断面に相当している。
【0076】
上記第1実施形態では、ｐ型ディープ層10が隣り合うトレンチ6の間にも配置されるようにしたが、本実施形態では、ｐ型ディープ層10をトレンチ6と対応する場所にのみ配置されるようにしている。
【0077】
ただし、トレンチ6の長手方向に対する垂直方向において、ｐ型ディープ層10の間隔が離れることになるため、第1、第2実施形態と比較して、等電位線がｐ型ディープ層10の間の上方位置まで入り込むようになり、ｐ型ディープ層10の底部の角部に電界が集中し易くなる。このため、本実施形態では、各ｐ型ディープ層10の底部の角部を丸めている。ここでは、ｘｙ平面でのｐ型ディープ層10の断面形状が楕円形となるようにしている。
【0078】
このように、ｐ型ディープ層10をトレンチ6に接するもののみとしているため、第1、第2実施形態よりも更に電流通路を広げることが可能となり、よりオン抵抗の低減を図ることが可能となる。また、ｐ型ディープ層10の底部の角部を丸めているため、ｐ型ディープ層10の角部で電界集中が生じることを緩和でき、第1実施形態と同等の耐圧を得ることが可能となる。参考として、本実施形態の構造のSiC半導体装置についてシミュレーションで調べた。その結果、オン抵抗が2.7mΩ・cm^(2)となった。また、ドレイン電極13に650Vを印加した場合のゲート酸化膜8のうちのトレンチ6の底部での電界強度が2.3MV/cmとなった。この結果からも、上述した効果が得られていることが判る。」

イ 「【図1】


【図2-a】


【図2-b】

」

「【図3】

」

ウ 引用文献1の【図1】、【図2-a】、【図2-b】から、ｐ^(+)型ボディ層5は、n^(+)型ソース領域4に接して設けられ、ｐ型ディープ層10は、トレンチ6の底部及び側面に接し、ｐ型ベース領域3と接するように設けられることが見てとれる。

(2)上記(1)から、引用文献1には次の発明(以下、「引用発明」という。)が記載されていると認められる。

「SiCからなるn^(+)型基板1の表面には、n^(-)型ドリフト層2が形成され、
n^(-)型ドリフト層2の表層部にはｐ型ベース領域3が形成されており、さらに、ｐ型ベース領域3の上層部分にはn^(+)型ソース領域4およびｐ^(+)型ボディ層5が形成され、
ｐ^(+)型ボディ層5は、n^(+)型ソース領域4に接して設けられ、
ｐ型ベース領域3およびn^(+)型ソース領域4を貫通してn^(-)型ドリフト層2に達するように、トレンチ6が形成され、
トレンチ6の内壁面はゲート酸化膜8にて覆われており、ゲート酸化膜8の表面に形成されたドープトPｏlｙ-Siにて構成されたゲート電極9により、トレンチ6内が埋め尽くされたトレンチゲート構造は、図1中のｙ方向を長手方向として延設され、複数のトレンチゲート構造が図1中のｘ方向に平行に並べられることでストライプ状とされ、
トレンチ6の長手方向に対する垂直方向に並べられたｐ型ディープ層10を備え、ｐ型ディープ層10は、トレンチ6の底部及び側面に接し、ｐ型ベース領域3と接するように設けられ、
ソース電極11は、層間絶縁膜12上に形成されることで電気的に絶縁されており、層間絶縁膜12に形成されたコンタクトホールを通じてソース電極11はn^(+)型ソース領域4およびｐ^(+)型ボディ層5と電気的に接触させられ、
n^(+)型基板1の裏面側にはn^(+)型基板1と電気的に接続されたドレイン電極13が形成され、
ｐ型ディープ層10は、ｙ方向に平行に複数個配置される、SiC半導体装置。」

2.引用文献2について
(1)原査定の拒絶の理由に引用された引用文献2(特開2014-3191号公報)には、図面とともに次の事項が記載されている。

「【0005】
本発明者は、パワーデバイスについての研究・開発に従事しており、上記UMOSFETなどのオン抵抗低減、ゲート絶縁膜の信頼性向上など、特性の向上について検討している。その手段にエピタキシャル成長プロセスの適用を検討しているが、次に挙げる課題がある。エピタキシャル成長プロセスに用いる基板は現在主に4H?SiC、4°オフ基板が用いられているため、トレンチを形成すると、トレンチ側壁およびウェハ表面で結晶面が異なる。たとえば、一般的に用いられる＜11-20＞方向に4°オフ、｛0001｝面を主面とするSiC基板に矩形のトレンチを形成すると、図21のようにトレンチの側壁で4面、ウェハ主面とトレンチ底面の合計6つの面が現れる。ウェハ主面とトレンチ底面は結晶学的にどちらも｛0001｝面である。トレンチ側壁の結晶面の同定には注意を要する。図中のA面、B面は｛1-100｝面であるがC面とD面は｛11-20｝面からそれぞれ4度と-4度傾いた面となり、6つの面は3種類の面から構成される。」

「【0007】
エピタキシャル成長膜をトレンチ側壁に均一な膜厚で成長させるために、成長面として最適な方向にチャネルを配置する。たとえば、＜11-20＞方向に4°オフ、｛0001｝面を主面とするSiC基板に対しては、チャネル面が｛1-100｝面となるようにトレンチを形成する。これによりトレンチの｛1-100｝面が露出した側壁には均一な膜厚でのエピタキシャル成長が可能になる。この結果、チャネル抵抗の不均一性や、ゲート絶縁膜の絶縁不良が起こらないようになり、歩留まりが向上する。」

(2)したがって、上記引用文献2には、次の技術的事項が記載されていると認められる。

・引用文献2に記載された技術は、UMOSFETにおいて、エピタキシャル成長プロセスに用いる基板は現在主に4H?SiC、4°オフ基板が用いられ、一般的に用いられる＜11-20＞方向に4°オフ、｛0001｝面を主面とするSiC基板であること。
・＜11-20＞方向に4°オフ、｛0001｝面を主面とするSiC基板に対しては、チャネル面が｛1-100｝面となるようにトレンチを形成し、トレンチの｛1-100｝面が露出した側壁には均一な膜厚でのエピタキシャル成長が可能になり、チャネル抵抗の不均一性や、ゲート絶縁膜の絶縁不良が起こらないようになり、歩留まりが向上すること。

3.引用文献3について
(1)原査定の拒絶の理由に引用された引用文献3(特開2016-115847号公報)には、図面とともに次の事項が記載されている。

「【0060】
(実施の形態5)
次に、実施の形態5にかかる半導体装置の構造について説明する。図5は、実施の形態5にかかる半導体装置の構造を示す断面図である。実施の形態5にかかる半導体装置が実施の形態4にかかる半導体装置と異なる点は、ｐ型カラム領域(第7半導体領域)16によってｐ^(-)型ベース領域3とｐ型埋め込み領域(第6半導体領域)9とを連結している点である。すなわち、ｐ^(-)型ベース領域3、ｐ型カラム領域16およびｐ型埋め込み領域9によって、実施の形態4のｐ型カラム領域と同様に、隣り合うトレンチ5間に挟まれた部分に、トレンチ5よりも深い深さで設けられ、常時エミッタ電位に固定されたｐ型領域が構成されている。具体的には、ｐ型カラム領域16は、n^(-)型ドリフト層2の、ｐ^(-)型ベース領域3とｐ型埋め込み領域9との間に、トレンチ5の側壁に設けられたゲート絶縁膜7に沿って設けられている。n型ブロッキング領域15の構成は、実施の形態4と同様である。」

「【図5】

」

(2)したがって、上記引用文献3には、ｐ型カラム領域(第7半導体領域)16によってｐ^(-)型ベース領域3とｐ型埋め込み領域(第6半導体領域)9とを連結し、ｐ型カラム領域16は、トレンチ5の一方の側壁に設けられたゲート絶縁膜7に沿って設けられているという技術的事項が記載されていると認められる。

4.引用文献4について
(1)原査定の拒絶の理由に引用された引用文献4(特開2013-243207号公報)には、図面とともに次の事項が記載されている。

「【0015】
図1は、実施例1の半導体装置の断面図の一部を示している。図示のAの範囲を単位とし、その単位が図示の左右方向に複数単位繰り返されている。参照符号10はドレイン電極(カソード電極を兼用している)、8はn^(+)型単結晶層、6はn^(-)型単結晶層、24はｐ^(-)型単結晶領域、4はｐ^(-)型単結晶層、14はｐ^(+)型単結晶領域、16はn^(+)型単結晶領域、22はゲート絶縁膜、20はトレンチゲート電極、18は層間絶縁膜、12はトレンチショットキー電極、2はソース電極(アノード電極を兼用している)である。上記の単結晶層と単結晶領域は、炭化珪素の単結晶で形成されている。ｐ型単結晶層4は、n型単結晶層6上に積層されている。
トレンチゲート電極20は、ｐ型単結晶層4の表面からｐ型単結晶層4を貫通してn型単結晶層6に達している。トレンチゲート電極20は、ゲート絶縁膜22によって、n型単結晶層6とｐ型単結晶層4から絶縁されている。
ショットキー電極12も、ｐ型単結晶層4の表面からｐ型単結晶層4を貫通してn型単結晶層6に達している。ショットキー電極12は絶縁層で被覆されていない。
n型単結晶領域16は、絶縁膜22を介してトレンチゲート電極20に対向するとともに、ｐ型単結晶層4でn型単結晶層6から分離された位置に形成されている。」

「【0021】
図2は、トレンチゲート電極20とトレンチショットキー電極12の存在高さにおける半導体装置(1チップ分の)の平面図を示している。トレンチゲート電極20とトレンチショットキー電極12が交互に出現する列が2列用意されている。参照番号26は、1チップ分の半導体基板の輪郭であり、28は素子領域と周辺領域の境界であり、30はゲートパッドである。ゲートパッド30は、トレンチゲート電極20に接続されている。トレンチゲート電極20とトレンチショットキー電極12の存在範囲には、ソース電極2が形成されている。ソース電極2とトレンチゲート電極20は層間絶縁膜18で絶縁されている。」

「【0025】
以上の実施例では、トレンチゲート電極とトレンチショットキー電極がストライプ上に伸びている。トレンチゲート電極とトレンチショットキー電極の形状は、種々の形を取ることができる。
図8は、トレンチゲート電極20が、チップ26の外周に沿って一巡しており、その中央開口内にショットキー電極12が形成されている場合を示している。ショットキー電極12の側面と底面の境界は、平面視すると4角形である。図9に示すように、ｐ型の単結晶領域24は、その4角形の輪郭に沿う範囲に形成されている。この実施例によっても、電界集中の発達を防止でき、アバランシェブレークダウンの発生を防止でき、半導体装置の耐圧を向上させることができる。
図10は、図8と図9に示す単位構造が、1チップ内に複数配置された実施例を示している。この場合、連続しているトレンチゲート電極に囲まれた単結晶領域内に、ショットキー電極が形成されることになる。
図11は、トレンチゲート電極に囲まれた単結晶領域の平面形状が8角形である場合を例示している。トレンチゲート電極の形状、トレンチゲート電極に隣接する単結晶領域の形状、ショットキー電極の形状は種々に変形することができる。
図1では、トレンチの側面におけるゲート絶縁膜22の厚みと、トレンチの底面におけるゲート絶縁膜22の厚みが等しい場合を例示している。実際には、トレンチ底面におけるゲート絶縁膜22の厚みを、側面における厚みよりも厚くしてもよい。トレンチ底面におけるゲート絶縁膜22の厚みを厚くすると、耐圧向上効果が得られる。」

(2)したがって、上記引用文献4には、ストライプ上に伸びているトレンチゲート電極20とトレンチショットキー電極12を有し、トレンチゲート電極20は、ゲート絶縁膜22によって、n型単結晶層6とｐ型単結晶層4から絶縁され、層間絶縁膜18によって、ソース電極2から絶縁され、ショットキー電極12は絶縁層で被覆されていないという技術的事項が記載されていると認められる。

5.引用文献5について
(1)原査定の拒絶の理由に引用された引用文献5(特開2004-134597号公報)には、図面とともに次の事項が記載されている。

「【0039】
実施の形態6.
図10は、本発明の実施の形態6にかかる超接合半導体素子の要部の構成を示す断面斜視図であり、図11は、そのトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。また、図12は、トレンチ終端部の近傍領域(図11のA-A’)における縦断面図であり、図13は、トレンチ終端部の近傍でない領域、すなわち素子活性領域(図11のB-B’)における縦断面図である。
【0040】
図10に示すように、実施の形態6は、実施の形態2において、並列ｐn接合層14のｐ仕切り領域13に概ね直交するトレンチ17の代わりに、ｐ仕切り領域13に沿って平行に延びるトレンチ51を、ｐ仕切り領域13およびｐ仕切り領域13の幅の広い部分31の上に設けた構成となっている。そして、図11および図12に示すように、トレンチ51の終端部の3次元曲面形状部分20は、ｐ仕切り領域13の幅の広い部分31により囲まれている。
【0041】
また、図11および図13に示すように、トレンチ51の、その終端部を除く部分では、トレンチ51の幅の方がｐ仕切り領域13の幅よりも広いため、トレンチ51の側壁部は並列ｐn接合層14のnドリフト領域12に接している。トレンチ51の底部は、ｐ仕切り領域13に接している。このトレンチ51も、ゲート絶縁膜18を介してゲート電極19により埋め込まれている。
【0042】
ここで、トレンチ51の幅はたとえば7μmである。また、トレンチ終端部の近傍箇所においては、ｐ仕切り領域13の幅の広い部分31の幅はおおよそ8μmであり、したがってnドリフト領域12の幅はおおよそ4μmである。その他の構成や、寸法および不純物濃度等は、実施の形態2と同じである。実施の形態1または実施の形態2と同じ構成については、実施の形態1または実施の形態2と同一の符号を付して説明を省略する。
【0043】
上述した実施の形態6によれば、トレンチ終端部の3次元曲面形状部分20が、ｐ仕切り領域13の幅の広い部分31に囲まれており、逆バイアス印加時の電界は、ｐ仕切り領域13の幅の広い部分31とnドリフト領域12との境界で強くなるため、実施の形態2と同様に、ゲート絶縁膜18へのホットキャリアの注入抑制により、ゲート絶縁膜18の信頼性が向上するとともに、所望の耐圧を得ることができるという効果が得られる。
【0044】
実施の形態7.
図14は、本発明の実施の形態7にかかる超接合半導体素子のトレンチ底部付近の深さにおける平面構造の要部を示す模式図である。また、図15は、トレンチ終端部の近傍領域(図14のC-C’)における縦断面図であり、図16は、トレンチ終端部の近傍でない領域、すなわち素子活性領域(図14のD-D’)における縦断面図である。
【0045】
図14に示すように、実施の形態7は、実施の形態6において、ｐ仕切り領域13の幅の広い部分31が、トレンチ51の終端部近傍領域だけでなく、トレンチ51に沿って素子活性領域にも設けられた構成となっている。したがって、図14および図15に示すように、トレンチ51の終端部の3次元曲面形状部分20が、ｐ仕切り領域13の幅の広い部分31により囲まれているのは勿論であるが、図16に示すように、トレンチ51の、その終端部を除く部分でも、トレンチ51は、ｐ仕切り領域13の幅の広い部分31により囲まれている。その他の構成は、実施の形態6と同じであるので、説明を省略する。したがって、実施の形態7によれば、実施の形態6と同様の効果が得られる。さらに、ｐ仕切り領域13の幅の広い部分31が活性部に配置されているため、実施の形態1と同様に、アバランシェ耐量が向上するという効果が得られる。
【0046】
以上において本発明は、上述した各実施の形態に限らず、種々変更可能である。たとえば、上述した寸法や不純物濃度の値は一例であり、本発明はこれに限定されるものではない。また、実施の形態6または実施の形態7において、実施の形態3または実施の形態4のように、トレンチ51に直交する第2のトレンチを設け、この第2のトレンチに、トレンチ51の終端部を接続する構成としてもよい。その場合、実施の形態5のように、トレンチ51および第2のトレンチによって素子活性領域を囲む構成としてもよい。また、本発明は、MOSFETに限らず、IGBTやバイポーラトランジスタ等にも適用可能である。」

「【図12】

」

(2)したがって、上記引用文献5には、超接合半導体素子の要部の構成として、トレンチ51を、ｐ仕切り領域13およびｐ仕切り領域13の幅の広い部分31の上に設け、トレンチ51の底部は、ｐ仕切り領域13に接し、ｐ仕切り領域13の側面は、nドリフト領域12に接しているという技術的事項が記載されていると認められる。

6.その他の文献について
(1)新たに引用する特開2010-283128号公報(以下、「引用文献6」という。)には、図面とともに次の事項が記載されている。

ア 「【0012】
本発明は、上記課題に鑑みてなされたものであり、その目的は、ラッチアップの発生を防止することができる電力用半導体装置を提供することである。」

「【0068】
本実施の形態によれば、実施の形態1および2と同様の効果が得られる。
(実施の形態4)
図29?図34を参照して、本実施の形態の電力用半導体装置としてのIGBT104の構成について説明する。なお図29はIGBT104のトランジスタセルをエミッタ側から示す図であり、また図17においては図を見やすくするために、エミッタ電極11、層間絶縁膜10、およびゲート絶縁膜9が図示されていない。
【0069】
IGBT104は、コレクタ電極12(第1の電極)と、エミッタ電極11(第2の電極)と、ゲート絶縁膜9と、ゲート電極ESと、層間絶縁膜10と、半導体層とを有する。半導体層は、コレクタ電極12上に設けられており、ｐ型(第2導電型)のｐ^(+)コレクタ層6(第4の層)と、n型(第1導電型)のn^(+)バッファ層7と、ドリフト層8W(第1の層)と、ｐ型(第2導電型)のｐベース層14(第2の層)と、第3の層とを有する。第3の層は、n型のn^(+)ソース領域2(第1の領域)と、ｐ型のｐ^(+)コンタクト領域3(第2の領域)とを有する。
【0070】
ドリフト層8Wはn^(+)バッファ層7上に設けられている。すなわちドリフト層8Wは、ｐ^(+)コレクタ層6およびn^(+)バッファ層7を介してコレクタ電極12上に設けられている。またドリフト層8Wは、n型の低濃度領域8m(第1の低濃度領域)と、n型の高濃度領域8ｐ(第1の高濃度領域)と、ｐ型の低濃度領域25とを有する。高濃度領域8ｐは、図32に示すように、低濃度領域8mのエミッタ電極11側に埋め込まれており、低濃度領域8mの不純物濃度に比して高い不純物濃度を有する。
【0071】
低濃度領域25は、図31に示すように、低濃度領域8mのエミッタ電極11側に配置されており、ｐベース層14の不純物濃度に比して低い不純物濃度を有する。低濃度領域25は、たとえば、MeVレベルの高エネルギーで、マスクパターンを用いてボロンを注入することにより形成することができる。
【0072】
ｐベース層14はドリフト層8W上に設けられている。
ゲート電極ESは、n^(+)ソース領域2およびｐベース層14を貫通してドリフト層8Wに侵入する第1の部分(図31で示される部分)と、ｐ^(+)コンタクト領域3およびｐベース層14を貫通してドリフト層8Wに侵入する第2の部分(図32で示される部分)とを含む。これら第1および第2の部分は一体に形成されている。すなわちゲート電極ESは、平面視において、n^(+)ソース領域2およびｐ^(+)コンタクト領域3によるストライプ状の配列を横切るように設けられている。これによりn^(+)ソース領域2およびｐ^(+)コンタクト領域3は、互いに同電位となるように構成されている。
【0073】
またゲート電極ESの第2の部分(図32で示されている部分)は、ゲート絶縁膜9を介して、ドリフト層8Wの高濃度領域8ｐに覆われている。なおこの高濃度領域8ｐは低濃度領域8mに覆われている。またゲート電極ESの第1の部分(図31で示されている部分)は、ゲート絶縁膜9を介し、ドリフト層8Wの低濃度領域25に覆われている。
【0074】
図31および図33を参照して、矢印XXXIII(図31)に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、n^(+)ソース領域2のピーク濃度は1×10^(19)/cm^(3)、ｐベース層14のピーク濃度は5×10^(17)/cm^(3)、ドリフト層8Wの低濃度領域25のピーク濃度は3×10^(14)/cm^(3)、ドリフト層8Wの低濃度領域8mのピーク濃度は1.5×10^(14)/cm^(3)、n^(+)バッファ層7のピーク濃度は1×10^(16)/cm^(3)、ｐ^(+)コレクタ層6のピーク濃度は1×10^(19)/cm^(3)である。
【0075】
図32および図34を参照して、矢印XXXIV(図32)に沿う不純物濃度プロファイルにおけるピーク濃度を単位体積当たりのイオン個数として例示すると、ｐ^(+)コンタクト領域3のピーク濃度は1×10^(19)/cm^(3)、ｐベース層14のピーク濃度は5×10^(17)/cm^(3)、ドリフト層8Wの高濃度領域8ｐのピーク濃度は1×10^(15)/cm^(3)、ドリフト層8Wの低濃度領域8mのピーク濃度は1.5×10^(14)/cm^(3)、n^(+)バッファ層7のピーク濃度は1×10^(16)/cm^(3)、ｐ+コレクタ層6のピーク濃度は1×10^(19)/cm^(3)である。
【0076】
なお、上記以外の構成については、上述した実施の形態2の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
【0077】
本実施の形態によれば、実施の形態2と同様の効果が得られる。さらに、ゲート電極ESの第1の部分(図31で示されている部分)が低濃度領域25に覆われていることによって、チャネル長が延びている。このため、オン電圧を上昇させることなく、ターンオフ時のトレンチ底部の電界を緩和することができる。
【0078】
なお本実施の形態においてはIGBTについて説明したが、IGBT104の構造のうちｐ^(+)コレクタ層6を設けない構造を用いることで、本実施の形態と同様の効果をMOSFETにおいて得ることができる。」

イ 「【図29】

」

「【図31】

」

ウ 引用文献6の【図29】から、低濃度領域25のX方向の配設間隔は、トレンチ5Sの配設間隔より大きく設定されていることが見てとれる。

(2)したがって、上記引用文献6には、次の技術的事項が記載されていると認められる。

・引用文献6に記載された技術は、ラッチアップの発生を防止することを目的とすること。
・低濃度領域25により、ターンオフ時のトレンチ底部の電界を緩和することができること。
・低濃度領域25のX方向の配設間隔は、トレンチ5Sの配設間隔より大きく設定されていること。

第4 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。

ア 引用発明の「n^(-)型」や「n^(+)型」は、本願発明1の「第1導電型」に相当し、引用発明の「ｐ型」は、本願発明1の「第2導電型」に相当することから、引用発明の「n^(-)型ドリフト層2」、「n^(+)型ソース領域4」、「ｐ^(+)型ボディ層5」、「ｐ型ベース領域3」は、それぞれ、本願発明1の「第1の半導体層」、「第1の半導体領域」、「第2の半導体領域」、「第3の半導体領域」に相当する。
また、引用発明では、「n^(-)型ドリフト層2の表層部にはｐ型ベース領域3が形成されており、さらに、ｐ型ベース領域3の上層部分にはn^(+)型ソース領域4およびｐ^(+)型ボディ層5が形成され」ることから、「n^(-)型ドリフト層2」の上層に「n^(+)型ソース領域4」と「ｐ^(+)型ボディ層5」を配置するものであり、さらに「ｐ^(+)型ボディ層5は、n^(+)型ソース領域4に接して設けられ」るものであるから、本願発明1と引用発明とは、「前記第1の半導体層の上層部に選択的に設けられた第1導電型の第1の半導体領域と、前記第1の半導体層の上層部に前記第1の半導体領域に接して設けられた第2導電型の第2の半導体領域と、前記第1および第2の半導体領域の底面に接して設けられた第2導電型の第3の半導体領域と」を備える点で一致する。

イ 引用発明の「トレンチ6」は、「ゲート酸化膜8」と「ゲート電極9」を含む「トレンチゲート構造」であり、「図1中のｙ方向を長手方向として延設され」ることから、本願発明1の「平面視で一方向に延在するストライプ状のゲートトレンチ」に相当する。
また、引用発明では、「複数のトレンチゲート構造が図1中のｘ方向に平行に並べられることでストライプ状とされ、」「ｐ型ベース領域3およびn^(+)型ソース領域4を貫通してn^(-)型ドリフト層2に達するように、トレンチ6が形成され」るものであるから、本願発明1と引用発明とは、「前記第1および第3の半導体領域を厚さ方向に貫通するように複数設けられ、その底面が前記第1の半導体層内に達する、平面視で一方向に延在するストライプ状のゲートトレンチ」を備える点で一致する。

ウ 引用発明では、「ｐ型ディープ層10は、トレンチ6の底部」に接することから、「ｐ型ディープ層10」は、「トレンチ6の底部」に接する領域を含むものである。そして、「ｐ型ディープ層10」は、引用文献1の段落【0046】に「ゲート酸化膜8内での電界集中、特にゲート酸化膜8のうちのトレンチ6の底部での電界集中を緩和することが可能となり、ゲート酸化膜8が破壊されることを防止することが可能となる」ことが示されており、引用発明の「ｐ型ディープ層10」の「トレンチ6の底部」に接する領域は、本願発明1の「前記ゲートトレンチの底部に接するように設けられた第2導電型の電界緩和領域」に相当する。
また、引用発明では、「トレンチゲート構造は、図1中のｙ方向を長手方向として延設され、複数のトレンチゲート構造が図1中のｘ方向に平行に並べられることでストライプ状とされ」ることから、引用発明の「ｙ方向」、「ｘ方向」は、それぞれ、本願発明1の「前記ゲートトレンチの延在方向に平行な第1の方向」、「第1の方向とは垂直な第2の方向」に相当する。そして、引用発明の「ｐ型ディープ層10」は、「ｙ方向に平行に複数個配置され」、「トレンチ6」の「側面に接し、ｐ型ベース領域3と接する」ものであり、「ｐ型ディープ層10」の「トレンチ6の底部」に接する領域と「ｐ型ベース領域3」とを電気的に接続することから、本願発明1と引用発明とは、「前記ゲートトレンチの延在方向に平行な第1の方向とは垂直な第2の方向における少なくとも一方のトレンチ側壁に接するように前記第1の半導体層内に前記第1の方向に隣接」「して複数設けられ、前記電界緩和領域と前記第3の半導体領域とを電気的に接続する接続層」を備える点で一致し、「前記接続層は、前記第1の方向に沿って互いに離隔して複数設けられる」点で一致する。

エ 引用発明では、「ソース電極11は、層間絶縁膜12上に形成されることで電気的に絶縁されており、層間絶縁膜12に形成されたコンタクトホールを通じてソース電極11はn^(+)型ソース領域4およびｐ^(+)型ボディ層5と電気的に接触させられ」ることから、本願発明1と引用発明とは、「前記第1および第2の半導体領域の上方にコンタクト開口部を有する層間絶縁膜」と、「前記層間絶縁膜上を覆うと共に、前記コンタクト開口部内に埋め込まれた第1の主電極」とを備える点で一致する。

オ 引用発明では、「n^(+)型基板1の裏面側にはn^(+)型基板1と電気的に接続されたドレイン電極13が形成され」るものであり、本願発明1と引用発明とは、「前記第1の半導体層の前記第1の主電極が設けられた側とは反対の主面側に設けられた第2の主電極」を備える点で一致する。

カ 引用発明の「SiC半導体装置」は、本願発明1の「半導体装置」に相当する。

したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。

(一致点)
「第1導電型の第1の半導体層と、
前記第1の半導体層の上層部に選択的に設けられた第1導電型の第1の半導体領域と、
前記第1の半導体層の上層部に前記第1の半導体領域に接して設けられた第2導電型の第2の半導体領域と、
前記第1および第2の半導体領域の底面に接して設けられた第2導電型の第3の半導体領域と、
前記第1および第3の半導体領域を厚さ方向に貫通するように複数設けられ、その底面が前記第1の半導体層内に達する、平面視で一方向に延在するストライプ状のゲートトレンチと、
前記ゲートトレンチの底部に接するように設けられた第2導電型の電界緩和領域と、
前記第1および第2の半導体領域の上方にコンタクト開口部を有する層間絶縁膜と、
前記ゲートトレンチの延在方向に平行な第1の方向とは垂直な第2の方向における少なくとも一方のトレンチ側壁に接するように前記第1の半導体層内に前記第1の方向に隣接して複数設けられ、前記電界緩和領域と前記第3の半導体領域とを電気的に接続する接続層と、
前記層間絶縁膜上を覆うと共に、前記コンタクト開口部内に埋め込まれた第1の主電極と、
前記第1の半導体層の前記第1の主電極が設けられた側とは反対の主面側に設けられた第2の主電極と、を備え、
前記接続層は、前記第1の方向に沿って互いに離隔して複数設けられる、半導体装置。」

(相違点)
(相違点1)本願発明1では、「接続層」の「前記第1の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定」するのに対し、引用発明では、そのような特定はなされていない点。

(相違点2)本願発明1では、「前記第1の半導体層は0度より大きいオフ角を有し、前記第1の方向は、オフ方向に平行な方向であ」るのに対し、引用発明では、そのような特定はなされていない点。

(2)相違点についての判断
上記相違点1について検討する。

ア 引用文献1の段落【0040】には、「本実施形態では、各ｐ型ディープ層10を同じサイズとし、ｘ方向において等間隔に配置されていると共に、ｙ方向において等間隔に配置されている。例えば、ｐ型ディープ層10は、ｘ方向の寸法が2.0μm、ｙ方向の寸法が1.5μmとされ、ｐ型ディープ層10同士の間隔は、ｘ方向の間隔が2.0μm、ｙ方向の間隔が2.5μmとされている。」と記載されているように、引用発明の「ｐ型ディープ層10」の「ｙ方向」における配設間隔は、2.5μmである。これに対して、引用文献1の段落【0040】及び【図3】から、「トレンチ6」の配設間隔は、「ｐ型ディープ層10」の「ｘ方向の間隔」+「ｘ方向の寸法」+「ｘ方向の間隔」、つまり6.0μmであることから、引用発明において、「ｐ型ディープ層10」の「ｙ方向」における配設間隔は、「トレンチ6」の配設間隔よりも小さく設定されている。
また、引用文献1の第3実施形態(段落【0074】-【0078】)では、「ｐ型ディープ層10をトレンチ6と対応する場所にのみ配置」し、「トレンチ6の長手方向に対する垂直方向において、ｐ型ディープ層10の間隔が離れること」が記載されているものの、「トレンチ6と対応する場所」において、「ｙ方向」における配設間隔を広げることは記載されていない。そして、「トレンチ6の底部での電界集中を緩和することが可能」(段落【0046】)となるために、「ｐ型ディープ層10」は必要なものであることから、「ｐ型ディープ層10」を少なくすること、つまり配置間隔を広げることは、引用発明において、設計的事項とはいえない。

イ 引用文献6には、上記のとおり、低濃度領域25のX方向の配設間隔は、トレンチ5Sの配設間隔より大きく設定されていることが記載されているものの、当該配設間隔に設定する目的等は示されておらず、低濃度領域25は、ラッチアップの発生を防止するために設けられるものであることから、引用発明において、引用文献6に記載された技術を適用する動機付けはないというべきである。
また、引用文献2-5には、上記のとおり、本願発明1の「接続層」の「前記第1の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定」することに対応する技術は記載されていない。

ウ したがって、上記相違点2について判断するまでもなく、本願発明1は、当業者であっても引用発明、引用文献2-6に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-19について
本願発明2-19も、本願発明1の「接続層」の「前記第1の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定」と同一の構成を備えるものであるから、本願発明1と同じ理由により、当業者であっても、引用発明、引用文献2-6に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は、請求項1-7、9-11、14-19について上記引用文献1-5に基づいて、当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができないというものである。しかしながら、令和2年5月28日付け手続補正により補正された請求項1は、「接続層」の「前記第1の方向に隣接するものどうしの配設間隔を前記ゲートトレンチの配設間隔と同じかそれ以上に設定」するという事項を有するものとなっており、上記のとおり、本願発明1-19は、上記引用文献1に記載された発明及び上記引用文献2-6に記載された技術的事項に基づいて、当業者が容易に発明できたものではない。したがって、原査定を維持することはできない。

第6 当審拒絶理由について
1.特許法第36条第6項第2号について
(1)当審では、請求項19が請求項19自身を引用しているため、発明の範囲が不明確であるとの拒絶の理由を通知しているが、令和2年5月28日付けの補正において、「請求項1から請求項18の何れか1項に記載の半導体装置・・・(省略)・・・」と補正された結果、この拒絶の理由は解消した。

第7 むすび
以上のとおり、本願発明1-19は、当業者が引用発明及び引用文献2-6に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2020-08-03 
出願番号 特願2018-557070(P2018-557070)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 杉山 芳弘  
特許庁審判長 恩田 春香
特許庁審判官 小川 将之
脇水 佳弘
発明の名称 半導体装置および電力変換装置  
代理人 吉竹 英俊  
代理人 有田 貴弘  

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