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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1365746
審判番号 不服2019-15176  
総通号数 250 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-10-30 
種別 拒絶査定不服の審決 
審判請求日 2019-11-12 
確定日 2020-09-23 
事件の表示 特願2015-143930「グラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置」拒絶査定不服審判事件〔平成28年 2月 8日出願公開、特開2016- 25356、請求項の数(35)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成27年7月21日(パリ条約による優先権主張2014年7月18日、韓国)の出願であって、平成31年3月5日付けで拒絶理由通知がされ、令和1年6月11日付けで手続補正がされるとともに意見書が提出され、同年7月10日付けで拒絶査定(原査定)がされ、これに対し、同年11月12日に拒絶査定不服審判の請求がされると同時に手続補正がされ、同年12月6日に前置報告がされ、令和元年12月26日及び令和2年3月31日に審判請求人から前置報告に対する上申がされたものである。

第2 原査定の概要
原査定(令和1年7月10日付け拒絶査定)の概要は次のとおりである。

1.(新規性)本願請求項33、35に係る発明は、以下の引用文献1に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。
2.(進歩性)本願請求項33、35、36に係る発明は、以下の引用文献1?3に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者(以下、「当業者」という。)が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.国際公開第2014/085410号
2.特開平03-222373号公報
3.特開平09-232526号公報

第3 審判請求時の補正について
審判請求時の補正は、(1)旧請求項7を削除し、旧請求項8?16、18?23、25?28、30?32、34?36の引用請求項を補正するとともに、旧請求項8?36の請求項番号の繰り上げを行うこと、(2)旧請求項33の「、n型半導体層及びp型半導体層」との記載を削除することである。
審判請求時の補正は、特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正のうち、上記(2)の補正は、特許請求の範囲の減縮を目的とするものである。
また、本願の出願当初明細書には、「【0052】機能性層F10は、所定の機能を有する物質層であり、半導体あるいは誘電体(絶縁体)を含むことができる。機能性層F10は、不揮発性メモリ特性(nonvolatile memory characteristic)、圧電特性(piezoelectric property)及び光電変換特性(optoelectronic conversion characteristic)のうち少なくとも1つの特性(機能)を有することができる。」と記載されているから、補正後の請求項32(旧請求項33)に記載された「前記少なくとも1層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という事項は、当初明細書等に記載された事項であり、新規事項を追加するものではないといえる。
そして、「第4 本願発明」から「第6 対比・判断」までに示すように、補正後の請求項32?35に係る発明は、独立特許要件を満たすものである。

第4 本願発明
本願請求項1?35に係る発明(以下、それぞれ「本願発明1」?「本願発明35」という。)は、令和1年11月12日付けの手続補正で補正された特許請求の範囲の請求項1?35に記載された事項により特定される発明であり、そのうちの、本願発明32は、以下のとおりの発明である。

「【請求項32】
少なくとも1層のグラフェン層と、
前記少なくとも1層のグラフェン層と電気的に連結された少なくとも1つの電極要素と、
前記少なくとも1つの電極要素と、前記少なくとも1層のグラフェン層との間に配置された少なくとも1層の機能性層と、
前記少なくとも1層のグラフェン層を挟み、前記少なくとも1層の機能性層と対向するゲートと、
前記少なくとも1層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、を含み、
前記少なくとも一つの電極要素は、前記少なくとも1層のグラフェン層の第1領域及び第2領域とそれぞれ連結される第1電極及び第2電極を含み、
前記少なくとも1層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり、
前記第1領域と前記第2領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され、
前記ゲート及び前記ゲート絶縁層は、前記少なくとも1層のグラフェン層全域に亘って延在し、
前記第1電極及び前記少なくとも1層の機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳することを特徴とするグラフェン素子。」

第5 引用文献、引用発明等
1 引用文献1について
(1)引用文献1の記載
原査定の拒絶の理由に引用された引用文献1には、図面とともに次の事項が記載されている(なお、翻訳文は、引用文献1のパテントファミリー特表2016-506068号公報の記載を参考にして当合議体が作成したものである。)。

「[0022] The perpetual leakage current may be avoided through the user of a carbon nanotube based vertical field effect transistor (CN-VFET). In one embodiment, a CN-VFET transistor includes of the following structural elements, which are listed sequentially from the bottom layer up: an electrically conducting gate electrode; an electrically insulating gate dielectric layer; a layer of nanotubes lying on their sides on the gate dielectric surface with a number density across the gate dielectric surface that forms an electrically interconnected random network of crossing, interconnected nanotubes but wherein, viewed from above, the nanotube network layer is sufficiently dilute to expose the underlying dielectric surface (e.g., at least as much of the underlying dielectric surface as is covered by nanotubes); a semiconducting channel layer that coats both the nanotubes and the regions of the exposed dielectric layer between near-lying nanotubes; and finally an electrically conducting top electrode layer. The nanotube network layer is termed the nanotube source electrode or just the source electrode and the top electrode layer is termed the drain electrode. Electrical contact to the nanotube layer may be made via a metallic source contact pad that can lie along one edge of the nanotube network layer (e.g., over or under a small portion of the nanotube network layer). The gate electrode is electrically isolated by the gate dielectric layer from the nanotube source electrode and the source contact pad except through a voltage source that provides the gate voltage (V_(G)) between the gate and the source electrodes. The drain electrode and the nanotube source electrode, which are electrically separated by the channel layer, are connected to a separate power source that applies a voltage between the source and the drain electrodes (V_(SD)).
[0023] In a CN-VFET transistor, carriers are injected from the underlying carbon nanotube (CNT) source electrode, passing vertically through the thin film channel and collected by the top drain electrode. The gate controls the source-drain current by modulating the injection barrier between the carbon nanotubes in the source random network and the organic semiconductor. In a p-channel CN-VFET, holes are injected from the Fermi level of the CNTs into the HOMO of the organic semiconductor, while in an n-channel CN-VFET, electrons are injected from the Fermi level of the CNTs into the LUMO level of the organic semiconductor. The gate field modulates the Fermi level position of the CNTs in the source random network to control the injection barrier between the CNTs and the organic semiconductor. In order to ensure that the gate field can turn the source-drain current ON and OFF, the HOMO level of the organic semiconductor for p-channel applications and LUMO level of the organic semiconductor for n-channel applications should lie near the Fermi level of the CNTs, for example, within 0.8eV.」
(「[0022] 絶え間ないリーク電流は、カーボンナノチューブベースの垂直電界効果トランジスタ(CN-VFET)を使用することで回避することができる。一実施形態では、CN-VFETトランジスタは、底層から上方へと連続的に列挙された以下の構造要素、すなわち、導電性のゲート電極と;電気絶縁性のゲート誘電層と;ゲート誘電面にわたって交差して互いに接続されたナノチューブの電気的に相互接続されたランダムネットワークを形成するような数密度を有し、ゲート誘電面上にその側部が位置するナノチューブの層であって、上から見ると、ナノチューブネットワークの層は下層の誘電面を露出させるほど十分に薄い(例えば、下層の誘電面の大部分は少なくともナノチューブによって覆われている)、ナノチューブの層と;ナノチューブと、近接して位置しているナノチューブ間の露出した誘電層との領域の双方を被覆する半導体チャネル層と;最後に、電導性の頂部電極層とを含む。ナノチューブネットワークの層はナノチューブソース電極、または単にソース電極と称され、頂部電極層はドレイン電極と称される。ナノチューブネットワークの層の片端(例えば、ナノチューブネットワークの層の小部分の上側又は下側)に沿って配置することができる金属ソース接触パッドを介して、ナノチューブ層に電気的接触させることができる。ゲート電極は、ゲート電極とソース電極間にゲート電圧(V_(G))をもたらす電圧源を通る場合を除いて、ナノチューブソース電極とソース接触パッドからゲート誘電層によって電気的に絶縁されている。チャネル層によって電気的に分離したドレイン電極とナノチューブソース電極は、ソース電極とドレイン電極の間に電圧(V_(SD))を印加する別電源に接続される。
[0023] CN-VFETのトランジスタでは、下層のカーボンナノチューブ(CNT)ソース電極からキャリアが注入され、薄膜チャネルを通って垂直に通過し、頂部ドレイン電極によって収集される。ソースランダムネットワークにおけるカーボンナノチューブと有機半導体との間の注入障壁を調整することによって、ゲートはソース-ドレイン電流を制御する。pチャネルのCN-VFETでは、CNTのフェルミ準位から有機半導体のHOMOへと正孔が注入され、nチャネルのCN-VFETでは、CNTのフェルミ準位から有機半導体のLUMO準位へと電子が注入される。ゲート領域は、ソースランダムネットワークにおけるCNTのフェルミ準位位置を調整し、CNTと有機半導体の間の注入障壁を制御する。ゲート領域がソース-ドレイン電流を確実にオン及びオフできるようにするために、pチャネルに利用する有機半導体のHOMO準位とnチャネルに利用する有機半導体のLUMO準位は、CNTのフェルミ準位近傍、例えば0.8eV内とすべきである。」)

「[0027] Turning now to FIGS.5A and 5B, illustrated is a cross-sectional, two-dimensional diagram (thickness not to scale) of an ambipolar CN-VFET 500 in accordance with various embodiments of the present disclosure. The ambipolar CN-VFET 500 comprises a gate electrode 502 deposited on an insulating substrate 501, a dielectric layer 504 in contact with the gate electrode 502, and a source electrode 508 formed on at least a portion of the dielectric layer 504. In the example of FIGS. 5A and 5B, the source electrode 508 includes a dilute nanotube network. An electrical contact to the source electrode 508 may be made via a pre-deposited or post deposited metallic contact pad 511. FIG.5 depicts a pre-deposited contact pad 511. Additionally, a semiconducting channel layer 510 is deposited on top of the source electrode 508 with a drain electrode 512 deposited on top of the semiconducting channel layer 510. In some embodiments, a dielectric surface treatment layer may be formed between the dielectric layer 504 and the source electrode 508. FIG.5B illustrates an example of the ambipolar CN-VFET 500 including a dielectric surface treatment layer 506.」
(「[0027] ここで図5A及び5Bを見てみると、本開示の様々な実施形態によるアンバイポーラCN-VFET500の二次元断面図(厚みの縮尺率は一定ではない)が図示されている。アンバイポーラCN-VFET500は、絶縁基板501上に堆積されたゲート電極502と、ゲート電極502と接触している誘電層504と、誘電層504の少なくとも一部分の上に形成されたソース電極508とを具えている。図5A及び5Bの例では、ソース電極508は薄い(dilute)ナノチューブネットワークを有している。予め堆積された、あるいは後に堆積された金属接触パッド511を介して、ソース電極508に電気的接触させることができる。図5は、予め堆積された接触パッド511を示している。さらに、半導体チャネル層510がソース電極508の上部に堆積され、ドレイン電極512がその半導体チャネル層510の上部に堆積されている。幾つかの実施形態では、誘電表面処理層を誘電層504とソース電極508の間に形成することができる。図5Bは、誘電表面処理層506を含むアンバイポーラCN-VFET500の一例を示している。」)

「[0033] As discussed above, a source electrode 508 is formed on the dielectric layer 504 or on the dielectric surface treatment layer 506. In some embodiments, the source electrode 508 is a dilute, but electrically percolating, layer of individualized and/or bundled nanotubes, being primarily SWNTs, and in some embodiments, preferably consisting essentially of SWNTs. As used herein, "dilute" refers to a nanotube film having substantial regions of the dielectric layer 504 not covered by nanotubes and there exist appreciable lengths of nanotubes and thin nanotube bundles that do not have other nanotubes that are associated with this layer crossing either above or below them.
[0034] Further, "percolating" refers to a nanotube layer having a density of nanotubes (i.e., nanotubes per unit area) that is sufficient to provide electrical continuity from one end to the other end of the source electrode 508. A percolating nanotube film or network can be grown directly onto the dielectric layer 504 (or dielectric surface treatment layer 506) or deposited by one or more of a variety of suitable methods. In some embodiments, the nanotube source electrode 508 is electrically contacted by a metallic contact pad 511 that provides electrical contact to one or more edges of the nanotube layer. The metallization forms an ohmic contact with the nanotubes making up the source electrode 508. For example, gold may be employed for form the metallic contact pad 511.
[0035] In alternative embodiments, rather than carbon nanotubes, a dilute network of conducting or doped semiconducting nanowires can be used as the dilute percolating film for the source electrode 508 directly contacting the dielectric layer 504 or the dielectric surface treatment layer 506. Examples of such nanowires include, e.g., silver nanowires and silicon nanowires. In other implementations, a layer of graphene may be used. The graphene layer may be etched with a group of regularly or irregularly distributed holes that extend down to the surface of the dielectric 504 (or dielectric surface treatment layer 506). The holes throughout the graphene layer allow the semiconducting channel layer 510 to contact both the graphene and the dielectric surface layer 504 (or dielectric surface treatment layer 506).」
(「[0033] 上述したように、ソース電極508は、誘電層504上または誘電表面処理層506上に形成される。幾つかの実施形態では、ソース電極508は薄い(dilute)が、個別化された、および/または束になったナノチューブの電気的にパーコレーティングした層であり、これは主にSWNTであり、幾つかの実施形態では、実質的にSWNTから構成されることが好ましい。本書に使用された「薄い(dilute)」とは、ナノチューブによって実質的に被覆されない誘電層504の領域を有するナノチューブ膜であって、その上側又は下側の何れを横断する層と関連付けられた他のナノチューブを有さない、認識できる長さのナノチューブ及び薄いナノチューブの束が存在していることを意味する。
[0034] さらに、「パーコレーティング(percolating)」とは、ソース電極508の一端から他端まで電気的な連続性を提供するのに十分なナノチューブの密度(すなわち、単位面積当たりのナノチューブ)を有するナノチューブ層を意味する。パーコレーティングナノチューブ膜またはネットワークは、様々な適切な方法の1以上によって、誘電層504(または誘電表面処理層506)上に直接的に成長または堆積させることができる。幾つかの実施形態では、ナノチューブのソース電極508は、ナノチューブ層の1以上のエッジに電気的接触をもたらす金属接触パッド511によって電気的に接触している。金属化処理は、ソース電極508を構成するナノチューブとの抵抗接点を形成する。例えば、金属接触パッド511を形成するために金を利用することができる。
[0035] 代替的な実施形態では、カーボンナノチューブというよりも、伝導性のまたはドープされた半導体ナノワイヤの薄いネットワークを、誘電層504または誘電表面処理層506と直接接触するソース電極508用の薄い(dilute)パーコレーティング膜として利用することができる。このようなナノワイヤの例は、例えば、銀ナノワイヤ及びシリコンナノワイヤを含む。他の実施例では、グラフェンの層を使用してもよい。グラフェン層は、誘電層504の表面(または、誘電表面処理層506)へと下方に延在する一定間隔または不規則に分布した一群の孔を有するようにエッチングすることができる。グラフェン層中の孔により、半導体チャネル層510はグラフェン及び誘電表面層504(または、誘電表面処理層506)の双方に接触することが可能となる。」)

「[0038] The material or materials of the semiconducting channel layer 510 are appropriately chosen to make sure that the ambipolar CN-VFET 500 has ambipolar characteristics. In some embodiments, one or more types of p-channel semiconductor material and one or more types of n-channel semiconductor material together form the semiconducting channel layer 510. Assuming that the work function of the nanotube source electrode layer 508 is about -5.0eV, possible p-channel materials include semiconducting materials with a HOMO level or valence band edge energy in the range of about -5.0eV to about -7.0eV or within about 2eV below the Fermi level. Possible n-channel materials include semiconducting materials with a LUMO level or conduction band edge energy in the range of about -3.0eV to about -5.0eV or within about 2eV above the Fermi level. In other embodiments, other materials such as, e.g., graphene, silicon or metallic nanowire, etc. may be used in the source electrode layer. Depending on the work function of the material used in the source electrode layer, the energy ranges may be shifted to match the corresponding work function of the material. In these embodiments, p-channel transport is enabled by continuous pathways extending within the semiconducting channel layer 510 between the source electrode 508 and the drain electrode 512 formed by the p-channel semiconductors and n-channel transport is enabled by continuous pathways extending within the semiconducting channel layer 510 between the source electrode 508 and the drain electrode 512 formed by n-channel semiconductors. 」
(「[0038] 半導体チャネル層510の1又は複数の材料は、アンバイポーラCN-VFET500が必ずアンバイポーラ特性を有するように適宜選択される。幾つかの実施形態では、1種類以上のpチャネル半導体物質と1種類のnチャネル半導体物質が、共に半導体チャネル層510を形成する。ナノチューブのソース電極層508の仕事関数が約-5.0eVであると仮定すると、想定されるpチャネル材料は、約-5.0eV乃至約-7.0eVの範囲またはフェルミ準位下約2eV内のHOMO準位または価電子帯端エネルギを有する半導体物質を含む。想定されるnチャネル材料は、約-3.0eV乃至約-5.0eVの範囲またはフェルミ準位超約2eV内のLUMO準位または伝導帯端エネルギを有する半導体物質を含む。他の実施形態では、例えば、グラフェン、シリコン、または金属ナノワイヤ、等の他の物質をソース電極層に使用してもよい。ソース電極層に使用される材料の仕事関数に応じて、この材料の対応する仕事関数に合致するようにエネルギ範囲はシフトすることができる。これらの実施形態では、ソース電極508とドレイン電極512の間のpチャネル半導体によって形成された半導体チャネル層510内に延びる連続した経路によってpチャネル輸送が可能となり、ソース電極508とドレイン電極512の間のnチャネル半導体によって形成された半導体チャネル層510内に延びる連続した経路によってnチャネル輸送が可能となる。」)

「[0052] Digital inverters can be fabricated by coupling two ambipolar CN-VFETs. In some embodiments, two ambipolar CN-VFETs are coupled in a back-to-back fashion. FIG.10 shows a cross-sectional diagram (thickness not to scale) of an example of a CN-VFET based digital inverter in accordance with various embodiments of the present disclosure. The digital inverter 1000 comprises a gate electrode 1002 deposited on an insulating substrate 1001, a dielectric layer 1004 in contact with the gate electrode 1002, a dielectric surface treatment layer 1006 in contact with the dielectric layer 1004, and two separate source electrodes 1008a and 1008b formed on at least a portion of the dielectric surface treatment layer 1006 coated dielectric layer 1004. Both of the source electrodes 1008a and 1008b include a dilute nanotube network. Electrical contacts to the source electrodes 1008a and 1008b are made via pre or post deposited metallic contact pads 1011 a and 1011 b, respectively. FIG.10 depicts pre-deposited contact pads 1011. Additionally, a semiconducting channel layer 1010 is deposited on top of both of the source electrodes 1008a and 1008b with a drain electrode 1012 deposited on top of the semiconducting channel layer 1010.
[0053] The overlapping area between the first source electrode 1008a and the top drain electrode 1012 forms the active area of the first ambipolar CN-VFET, while the overlapping area between the second source electrode 1008b and the top drain electrode 1012 forms the active area of the second ambipolar CN-VFET. Both of these ambipolar CN-VFETs share the same gate electrode 1002. The two source electrodes 1008a and 1008b should be physically separated by a distance 1015 so that no significant current (compared with the OFF-state current of the ambipolar CN-VFETs) passes from one of the two source electrodes 1008, laterally through the semiconducting channel layer 1010 conveyed by the semiconductor bulk or any accumulation or inversion layer inside of the semiconducting channel layer 1010 created by gate field or any other electric field, to the other electrode 1008, under any V_(in) and V_(dd) in the working voltage range of the CN-VFET based inverter 1000, since any such current will be considered leakage current which is detrimental to the device performance.
[0054] In some embodiments, the overlapping area 1018 between the first source electrode 1008a and the top drain electrode 1012 (i.e., the active area of the first ambipolar CN-VFET) can be made different from the overlapping area 1021 between the second source electrode 1008b and the top drain electrode 1012 (i.e., the active area of the second ambipolar CN-VFET) to compensate for the mobility difference of the different carriers (i.e., electrons and holes) in the semiconducting channel layer 1010.
[0055] In some embodiments, when the mobility of holes and/or electrons are high enough in the semiconducting channel layer 1010 so that a reasonable distance separating the two source electrodes 1008a and 1008b is still not enough to yield low leakage current between the two source electrodes 1008, or an effort is needed to reduce the footprint of the CN-VFET based inverter by reducing the distance separating the two source electrodes 1008a and 1008b, the semiconducting channel layer 1010 can be separated by depositing two separated semiconducting channel layer 1010a and 1010b or by methods that can separate the semiconducting channel layer 1010 into independent layers 1010a and 1010b after the semiconducting channel layer 1010 deposition. FIGS.11A and 11B illustrate examples of CN-VFET based digital inverters with separate semiconducting channel layers 1010a and 1010b. As in the example of FIG.11A, the top drain layer 1012 can be shared by the two CN-VFETs. In the example of FIG.11B, separate drain layers 1012a and 1012b are deposited on each semiconducting channel layer 1010a and 1010b, respectively, and connected together electrically through peripheral connections. 」
(「[0052] デジタルインバータは、2つのアンバイポーラCN-VFETを接続することで製造することができる。幾つかの実施形態では、2つのアンバイポーラCN-VFETが背中合わせに接続される。図10は、本開示の様々な実施形態によるCN-VFETベースのデジタルインバータの一例の断面図(厚みの縮尺率は一定ではない)を示している。デジタルインバータ1000は、絶縁基板1001上に堆積されたゲート電極1002と、ゲート電極1002と接触している誘電層1004と、誘電層1004と接触している誘電表面処理層1006と、誘電層1004を被覆している誘電表面処理層1006の少なくとも一部分の上に形成された2つの別個のソース電極1008a及び1008bを具えている。ソース電極1008a及び1008bの双方とも、薄いナノチューブネットワークを含んでいる。予め堆積された、あるいは後に堆積された金属接触パッド1011a及び1011bそれぞれを介して、ソース電極1008a及び1008bを電気接触させることができる。図10は、予め堆積された接触パッド1011を図示している。さらに、半導体チャネル層1010がソース電極1008a及び1008bの双方の上部に堆積され、ドレイン電極1012が半導体チャネル層1010の上部に堆積されている。
[0053] 第1のソース電極1008aと頂部ドレイン電極1012の重複領域が第1のアンバイポーラCN-VFETの活性領域を形成し、第2のソース電極1008bと頂部ドレイン電極1012の間の重複領域が第2のアンバイポーラCN-VFETの活性領域を形成する。これらのアンバイポーラCN-VFETの双方は、同一のゲート電極1002を共有している。(アンバイポーラCN-VFETのオフ状態での電流と比較して)著しい電流が、CN-VFETベースのインバータ1000の動作電圧範囲がV_(in)及びV_(dd)の下で、ゲート電界または他の電界によって作り出される半導体チャネル層1010の内側の半導体バルクまたは蓄積層あるいは反転層によって伝達され、半導体チャネル層1010を通って横方向に、2つのソース電極1008の一方から他の電極1008へと通過しないように、そして、このような電流はデバイス性能に悪影響をもたらすリーク電流と考えられるため、2つのソース電極1008a及び1008bは距離1015によって物理的に分離されるべきである。
[0054] 幾つかの実施形態では、第1のソース電極1008aと頂部ドレイン電極1012の間の重複領域1018(すなわち、第1のアンバイポーラCN-VFETの活性領域)が第2のソース電極1008bと頂部ドレイン電極1012の間の重複領域1021(すなわち、第2のアンバイポーラCN-VFETの活性領域)と異なっており、半導体チャネル層1010において異なるキャリア(すなわち、電子及び正孔)の移動度の差異を補償するようにすることができる。
[0055] 幾つかの実施形態では、半導体チャネル層1010における正孔および/または電子の移動度が十分に高く、2つのソース電極1008a及び1008bを分離する適当な距離が2つのソース電極1008の間のリーク電流を低くするのに十分ではない場合、あるいは2つのソース電極1008a及び1008bの分離距離を低減させることによりCN-VFETベースのインバータの接地面積を縮小させる努力が必要な場合、2つの別々の半導体チャネル層1010a及び1010bを堆積することによって、あるいは半導体チャネル層1010を堆積した後に半導体チャネル層1010を独立した層1010a及び1010に分離することができる方法によって、半導体チャネル層1010を分離してもよい。図11A及び11Bは、別個の半導体チャネル層1010a及び1010bを有するCN-VFETベースのデジタルインバータの例を図示している。図11Aの例のように、2つのCN-VFETで頂部ドレイン層1012を共有してもよい。図11Bの例では、別個のドレイン層1012a及び1012bが半導体チャネル層1010a及び1010bそれぞれの上に堆積され、周辺連結具を介して電気的に接続されている。」)

引用文献1の図10から、ゲート電極1002及び誘電層1004は、ソース電極1008a、1008b全域に亘って延在し、金属接触パッド1011a、1011b及び半導体チャネル層1010は、誘電層1004に垂直な方向に沿ってゲート電極1002に重畳することが見てとれる。

(2)引用文献1に記載された発明
したがって、上記引用文献1には、図5Aに示された実施形態についての記載を勘案すると、図10に示された実施形態に基づき、次の発明(以下、「引用発明」という。)が記載されていると認められる。

「2つのアンバイポーラ(二極性)CN-VFETを接続することで製造することができるデジタルインバータであって、
絶縁基板1001上に堆積されたゲート電極1002と、ゲート電極1002と接触している誘電層1004と、誘電層1004と接触している誘電表面処理層1006と、誘電層1004を被覆している誘電表面処理層1006の少なくとも一部分の上に形成された2つの別個のソース電極1008a及び1008bを具え、
ソース電極1008a及び1008bの双方とも、薄い(dilute)ナノチューブネットワークを含み、
予め堆積された、あるいは後に堆積された金属接触パッド1011a及び1011bそれぞれを介して、ソース電極1008a及び1008bを電気接触させ、
さらに、半導体チャネル層1010がソース電極1008a及び1008bの双方の上部に堆積され、ドレイン電極1012が半導体チャネル層1010の上部に堆積されており、
第1のソース電極1008aと頂部ドレイン電極1012の重複領域が第1のアンバイポーラCN-VFETの活性領域を形成し、第2のソース電極1008bと頂部ドレイン電極1012の間の重複領域が第2のアンバイポーラCN-VFETの活性領域を形成し、
これらのアンバイポーラCN-VFETの双方は、同一のゲート電極1002を共有しており、
ソース電極用の薄い(dilute)パーコレーティング膜として、グラフェン層を使用し、
ゲート電極1002及び誘電層1004は、ソース電極1008a、1008b全域に亘って延在し、
金属接触パッド1011a、1011b及び半導体チャネル層1010は、誘電層1004に垂直な方向に沿ってゲート電極1002に重畳し、
「薄い(dilute)」とは、ナノチューブによって実質的に被覆されない誘電層504の領域を有するナノチューブ膜であって、その上側又は下側の何れを横断する層と関連付けられた他のナノチューブを有さない、認識できる長さのナノチューブ及び薄いナノチューブの束が存在していることを意味する、デジタルインバータ。」

第6 対比・判断
1.本願発明32について
(1)対比
本願発明32と引用発明とを対比すると、次のことがいえる。

ア 引用発明は、「ソース電極1008aを含み」、「ソース電極用の薄い(dilute)パーコレーティング膜として、グラフェン層を使用」するから、引用発明における、グラフェン層」を使用する「ソース電極1008a及び1008b」は、本願発明32における「少なくとも1層のグラフェン層」に相当する。

イ 本願発明32の「前記少なくとも1層のグラフェン層と電気的に連結された少なくとも1つの電極要素と、前記少なくとも1つの電極要素と、前記少なくとも1層のグラフェン層との間に配置された少なくとも1層の機能性層と、前記少なくとも1層のグラフェン層を挟み、前記少なくとも1層の機能性層と対向するゲートと、前記少なくとも1層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、を含み、前記少なくとも一つの電極要素は、前記少なくとも1層のグラフェン層の第1領域及び第2領域とそれぞれ連結される第1電極及び第2電極を含み」、「前記第1領域と前記第2領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され」と、引用発明の「絶縁基板1001上に堆積されたゲート電極1002と、ゲート電極1002と接触している誘電層1004と、誘電層1004と接触している誘電表面処理層1006と、誘電層1004を被覆している誘電表面処理層1006の少なくとも一部分の上に形成された2つの別個のソース電極1008a及び1008bを具え」、「予め堆積された、あるいは後に堆積された金属接触パッド1011a及び1011bそれぞれを介して、ソース電極1008a及び1008bを電気接触させ、さらに、半導体チャネル層1010がソース電極1008a及び1008bの双方の上部に堆積され、ドレイン電極1012が半導体チャネル層1010の上部に堆積されており、第1のソース電極1008aと頂部ドレイン電極1012の重複領域が第1のアンバイポーラCN-VFETの活性領域を形成し、第2のソース電極1008bと頂部ドレイン電極1012の間の重複領域が第2のアンバイポーラCN-VFETの活性領域を形成し」とを対比する。

(ア)引用発明における「ゲート電極1002」、「誘電層1004」は、それぞれ本願発明32の「ゲート」、「ゲート絶縁層」に相当する。

(イ)引用発明は、「金属接触パッド1011a及び1011bそれぞれを介して、ソース電極1008a及び1008bを電気接触させ、さらに、半導体チャネル層1010がソース電極1008a及び1008bの双方の上部に堆積され、ドレイン電極1012が半導体チャネル層1010の上部に堆積されて」いるものであるところ、金属接触パッド1011a(又は1011b)及びドレイン電極1012は、ソース電極1008a(又は1008b)と電気的に連結されたものであるといえる。
したがって、引用発明の「金属接触パッド1011a(又は1011b)」、「ドレイン電極1012」は、それぞれ本願発明32における「第1電極」、「第2電極」に相当し、また、「金属接触パッド1011a(又は1011b)」と「ドレイン電極1012」を併せたものは、「前記少なくとも1層のグラフェン層と電気的に連結された少なくとも1つの電極要素」に相当し、本願発明32と引用発明とは、「前記少なくとも一つの電極要素は、前記少なくとも1層のグラフェン層の第1領域及び第2領域とそれぞれ連結される第1電極及び第2電極を含み」、「前記第1領域と前記第2領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され」るものである点で一致する。

(ウ)引用発明は、「さらに、半導体チャネル層1010がソース電極1008a及び1008bの双方の上部に堆積され、ドレイン電極1012が半導体チャネル層1010の上部に堆積されており、第1のソース電極1008aと頂部ドレイン電極1012の重複領域が第1のアンバイポーラCN-VFETの活性領域を形成し、第2のソース電極1008bと頂部ドレイン電極1012の間の重複領域が第2のアンバイポーラCN-VFETの活性領域を形成」するものであるところ、「半導体チャネル層1010」は、ドレイン電極1012と、第1のソース電極1008a(又は第2のソース電極1008b)との間に配置されたものであるといえるから、本願発明32と引用発明とは、「前記少なくとも1つの電極要素と、前記少なくとも1層のグラフェン層との間に配置された少なくとも1層の機能性層」を含む点で一致する。

(エ)また、引用発明において、「ゲート電極1002」は、ソース電極1008a(又は100b)を挟み、半導体チャネル層1010と対向するものであり、「誘電層1004」は、ソース電極1008a(又は100b)とゲート電極1002との間に配置されたものであるといえるから、本願発明32と引用発明とは、「前記少なくとも1層のグラフェン層を挟み、前記少なくとも1層の機能性層と対向するゲート」と、「前記少なくとも1層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層」を含む点で一致する。

(オ)以上をまとめると、本願発明32と引用発明とは、「前記少なくとも1層のグラフェン層と電気的に連結された少なくとも1つの電極要素と、前記少なくとも1つの電極要素と、前記少なくとも1層のグラフェン層との間に配置された少なくとも1層の機能性層と、前記少なくとも1層のグラフェン層を挟み、前記少なくとも1層の機能性層と対向するゲートと、前記少なくとも1層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、を含み、前記少なくとも一つの電極要素は、前記少なくとも1層のグラフェン層の第1領域及び第2領域とそれぞれ連結される第1電極及び第2電極を含」む点で一致する。

ウ 引用発明は、「ゲート電極1002及び誘電層1004は、ソース電極1008a、1008b全域に亘って延在し、金属接触パッド1011a、1011b及び半導体チャネル層1010は、誘電層1004に垂直な方向に沿ってゲート電極1002に重畳」するから、本願発明32と引用発明とは、「前記ゲート及び前記ゲート絶縁層は、前記少なくとも1層のグラフェン層全域に亘って延在し、前記第1電極及び前記少なくとも1層の機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳する」ものである点で一致する。

エ 引用発明における「デジタルインバータ1000」は、本願発明32における「グラフェン素子」に対応する。

オ したがって、本願発明32と引用発明との間には、次の一致点、相違点があるといえる。

<一致点>
「少なくとも1層のグラフェン層と、
前記少なくとも1層のグラフェン層と電気的に連結された少なくとも1つの電極要素と、
前記少なくとも1つの電極要素と、前記少なくとも1層のグラフェン層との間に配置された少なくとも1層の機能性層と、
前記少なくとも1層のグラフェン層を挟み、前記少なくとも1層の機能性層と対向するゲートと、
前記少なくとも1層のグラフェン層と前記ゲートとの間に配置されたゲート絶縁層と、を含み、
前記少なくとも一つの電極要素は、前記少なくとも1層のグラフェン層の第1領域及び第2領域とそれぞれ連結される第1電極及び第2電極を含み、
前記第1領域と前記第2領域は、前記ゲート絶縁層に平行な方向に沿って互いに離隔され、
前記ゲート及び前記ゲート絶縁層は、前記少なくとも1層のグラフェン層全域に亘って延在し、
前記第1電極及び前記少なくとも1層の機能性層は、前記ゲート絶縁層に垂直な方向に沿って前記ゲートに重畳するグラフェン素子。」

<相違点>
<相違点1>
本願発明32は、「前記少なくとも1層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という構成を備えるのに対し、引用発明はそのような構成を備えていない点。

(2)相違点についての判断
上記相違点1について検討する。
引用発明において、ドレイン電極1012と、グラフェン層を使用するソース電極1008aとの間に配置された「半導体チャネル層1010」は、デジタルインバータにおけるアンバイポーラ(二極性)CN-VFET、すなわち、CN-垂直FETの半導体チャネル層であり、光電変換層、すなわち、光電変換をする層ではなく、また、不揮発性メモリ層でも、圧電層でもない。
また、引用文献2、3を参酌しても、デジタルインバータを構成するFETのチャネル層を、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つとする技術的事項が、本願優先日前において公知技術であったということはいえない。
したがって、当業者といえども、引用発明及び引用文献2、3に記載された技術的事項から、相違点1に係る本願発明32の「前記少なくとも1層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という構成を採用することは、当業者が容易に想到することはできない。
よって、本願発明32は、当業者であっても、引用発明及び引用文献2、3に記載された技術的事項に基づいて容易に発明できたものとはいえない。

2.本願発明34、35について
本願発明34、35も、本願発明32の「前記少なくとも1層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」と同一の構成を備えるものであるから、本願発明32と同じ理由により、当業者であっても、引用発明及び引用文献2、3に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第7 原査定について
1.理由1(特許法第29条第1項第3号)について
審判請求時の補正により、本願発明32、34は、「前記少なくとも1層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という事項を有するものとなっており、本願発明32、34と、上記引用文献1に記載された発明との間に差異が認められないとはいえない。
したがって、原査定の理由1を維持することはできない。

2.理由2(特許法第29条第2項)について
審判請求時の補正により、本願発明32、34、35は、「前記少なくとも1層の機能性層は、光電変換層、不揮発性メモリ層、圧電層のうち少なくとも一つであり」という事項を有するものとなっており、当業者であっても、拒絶査定において引用された上記引用文献1?3に基づいて、容易に発明できたものとはいえない。
したがって、原査定の理由2を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。

 
審決日 2020-09-02 
出願番号 特願2015-143930(P2015-143930)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
最終処分 成立  
前審関与審査官 脇水 佳弘  
特許庁審判長 加藤 浩一
特許庁審判官 井上 和俊
恩田 春香
発明の名称 グラフェン素子、その製造及び動作方法、並びにグラフェン素子を含む電子装置  
代理人 実広 信哉  
代理人 木内 敬二  
代理人 阿部 達彦  
代理人 崔 允辰  

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