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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1367538
審判番号 不服2020-251  
総通号数 252 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-12-25 
種別 拒絶査定不服の審決 
審判請求日 2020-01-08 
確定日 2020-11-10 
事件の表示 特願2017-232486「メモリ構造及びメモリ構造の製造方法」拒絶査定不服審判事件〔平成30年11月15日出願公開,特開2018-182288,請求項の数(8)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本件審判請求に係る出願(以下,「本願」という。)は,平成29年12月 4日(パリ条約による優先権主張 2017年 4月19日 (CN)中華人民共和国)の出願であって,その手続の経緯は以下のとおりである。

平成31年 1月15日付け:拒絶理由通知書
平成31年 4月17日 :意見書,手続補正書の提出
令和 1年 9月11日付け:拒絶査定
令和 2年 1月 8日 :審判請求書,手続補正書の提出

第2 原査定の概要
1 原査定(令和 1年 9月11日付け拒絶査定)の概要は次のとおりである。

理由1 本願請求項15-18に係る発明は,以下の引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
理由2 本願請求項15-18に係る発明は,以下の引用文献1に記載された発明に基いて、本願請求項1-6,15-19に係る発明は,以下の引用文献2に記載された発明に基いて、本願請求項1-6,19に係る発明は,以下の引用文献1-3に記載された発明に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献1 特開2010-225916号公報
引用文献2 特開2005-332885号公報
引用文献3 特開2008-141157号公報

2 なお,本願請求項7,8,11,13,14に係る発明については,拒絶査定の対象とされていないものの,「E.」として,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,また,引用文献1に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない旨が,また,本願請求項9,10に係る発明については,「F.」として,引用文献1-3に記載された発明に基づいて,当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない旨が付記されている。

第3 審判請求時の補正について
1 審判請求時の補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。

2 補正前の請求項と補正後の請求項とを比較すると,補正後の請求項1-8はそれぞれ,補正前の請求項7-14に対応することは明らかである。
すると,審判請求時の補正は,補正前の請求項7について,誤記を訂正するとともに,補正前の請求項7に記載された「第1の誘電層」及び「第1の開口」,「第1の乾式エッチングプロセス」,「第2の乾式エッチングプロセス」について限定を加えるものであるから,審判請求時の補正は誤記の訂正及び特許請求の範囲の限縮を目的とするものである。

3 また,審判請求時の補正は,本願の願書に最初に添付された明細書,特許請求の範囲及び図面に記載された事項内の補正であり,本件補正によっても,補正前の請求項に記載された発明とその補正後の請求項に記載される発明の産業上の利用分野及び解決しようとする課題は同一であることは明らかである。

4 そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1-8に係る発明は,独立特許要件を満たすものである。

第4 本願発明
本願請求項1-8係る発明(以下,それぞれ「本願発明1」-「本願発明8」という。)は,令和 2年 1月 8日付けの手続補正で補正された特許請求の範囲の請求項1-8に記載された事項により特定される発明であり,本願発明1は,以下のとおりの発明である。

「 【請求項1】
メモリ構造を製造する方法であって,該方法は,
基板の上に複数の積層構造を形成するステップであって,該積層構造の各々は,前記基板の上に順次配列された第1の誘電層と第1の導電層とを備え,前記複数の積層構造の内の2つの隣接する積層構造の間に配置され,前記基板の中へ延びる第1の開口を備える,ステップと,
前記第1の開口の中に少なくとも1つの分離構造を形成するステップであって,該少なくとも1つの分離構造は,前記第1の誘電層の側壁を覆い,前記少なくとも1つの分離構造は,凹部を有し,前記少なくとも1つの分離構造の最上部のプロファイルが,じょうご状に成形されるようにする,ステップと,
前記積層構造の上に第2の誘電層を形成するステップと,
該第2の誘電層の上に第2の導電層を形成するステップであって,該第2の導電層は前記第1の開口を満たす,ステップと,を有し,
前記少なくとも1つの分離構造を形成するステップは,
前記第1の開口を満たす第1の分離材料層を形成するステップであって,該第1の分離材料層は,その中に,第2の開口を有する,ステップと,
前記第1の分離材料層の上に第2の分離材料層を形成するステップであって,該第2の分離材料層は前記第2の開口を満たす,ステップと,
第1の分離層及び第2の分離層を形成するために,前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去するステップであって,前記第2の分離層の最上部は,
前記第1の分離層の前記最上部より低い,ステップと,を有し,
前記第1の分離材料層の前記一部及び前記第2の分離材料層の前記一部を除去するステップは,
前記第1の開口の外側にある前記第2の分離材料層及び前記第1の分離材料層を除去するステップと,
前記第1の開口の中にある前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去するために,第1の乾式エッチングプロセスを実施するステップと,
前記第1の導電層の側壁の上にある前記第1の分離材料層の一部を除去し,前記第1の分離層を形成するために,第2の乾式エッチングプロセスを実施するステップと,
前記第2の開口の中にある前記第2の分離材料層の一部を除去し,前記第2の分離層を形成するために,湿式エッチングプロセスを実施するステップと,を有し,
前記第1の乾式エッチングプロセスと前記第2の乾式エッチングプロセスは,異なる乾式エッチングプロセスである,メモリ構造を製造する方法。」

なお,本願発明2-8は,概略,本願発明1を減縮した発明である。

第5 引用文献,引用発明等
1 引用文献1について
(1)原査定の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。以下同様である。)

「【0010】
以下,本発明の実施形態の詳細を図面を参照して説明する。なお,本実施形態では,複数のメモリセルトランジスタがワード線方向及びビット線方向に配列され,直列接続された複数のメモリセルトランジスタをセレクトトランジスタ間に設けた構成を有するNAND型不揮発性半導体記憶装置について説明する。」

「【0019】
次に,図2?図12を用いて,本実施形態の半導体装置の基本的な製造方法を概略的に説明する。
【0020】
図4?図12は,本実施形態の半導体装置の基本的な製造方法を模式的に示したワード線方向に沿った断面図である。
【0021】
まず,図4に示すように,半導体基板100上にトンネル絶縁膜101を形成し,トンネル絶縁膜101上に浮遊ゲート電極膜102としてポリシリコン膜を形成する。続いて,CMP(Chemical mechanical polishing)ストッパ膜109としてシリコン窒化膜を形成し,CMPストッパ膜109上に酸化膜110としてTEOS膜を形成する。その後,酸化膜110上にリソグラフィ工程を用いてレジストパタン(図示せず)を形成する。
【0022】
次に,図5に示すように,レジストパタンをエッチングマスクとしてRIE(Reactive Ion Etching)法によって,酸化膜110,CMPストッパ膜109,浮遊ゲート電極膜102,トンネル絶縁膜101及び半導体基板100をエッチングして加工する。そして,レジストパタンを除去する。これにより,素子領域1上にトンネル絶縁膜101及び浮遊ゲート電極102を含む構造と,素子分離溝とが形成される。なお,素子領域1の幅と,素子分離溝の幅はほぼ同一である。
【0023】
次に,図6に示すように,素子分離溝の内壁,底面及び酸化膜110上にHTO膜105を形成し,HTO膜105上にPSZ膜106を形成する。これによって,HTO膜105及びPSZ膜106からなる素子分離絶縁膜が形成される。
【0024】
次に,図7に示すように,PSZ膜106,HTO膜105及び酸化膜110をCMPによって加工し,CMPストッパ膜109に達した時点でCMPを止める。これにより,HTO膜105及びPSZ膜106からなる素子分離絶縁膜が平坦化される。
【0025】
次に,図8に示すように,RIE法によってエッチバックを行い,PSZ膜106及びHTO膜105を加工する。
【0026】
次に,図9に示すように,RIE法によってCMPストッパ膜109を除去する。
【0027】
次に,図10に示すように,EK(くさび型エッチング)プロセスとして,PSZ膜106及びHTO膜105をウェットエッチングする。このとき,PSZ膜106のエッチングレートは,HTO膜105のエッチングレートよりも高い。このため,HTO膜105の内側に形成されたPSZ膜106は,HTO膜105よりも早くエッチングされる。その結果,HTO膜105及びPSZ膜106からなる素子分離絶縁膜には凹部が形成される。EKプロセスを行った後,全面に電極間絶縁膜103としてNONON膜を形成する。続いて,全面に,制御ゲート電極膜104としてポリシリコン膜を形成する。」

「【図4】



「【図5】



「【図6】



「【図7】



「【図8】



「【図10】



(2)ここで,引用文献1に記載されている事項を検討する。
ア 上記段落0023及び図6を参照すると,「素子分離溝」の内壁,底面上に形成された「HTO膜105」は,「開口」を有し,該「開口」は「PSZ膜106」で満たされるものと認められる。

イ 上記段落0024及び図7を参照すると,CMPによって加工され,「HTO膜105及びPSZ膜106からなる素子分離絶縁膜」が平坦化された状態では,「素子分離溝」の外側にある,「HTO膜105」及び「PSZ膜106」が除去されていると認められる。

ウ 上記段落0025及び図8を参照すると,RIE法によってエッチバックされる際に,「HTO膜105」及び「PSZ膜106」の一部が除去されていることは明らかである。ここで,このエッチバックによって,「浮遊ゲート電極膜102」の側壁の上にある「HTO膜105」が一部除去されていると認められる。

エ 上記段落0027及び図10を参照すると,ウェットエッチングされた後の「PSZ膜106及びHTO膜105からなる素子分離絶縁膜」は,「トンネル絶縁膜101」の側壁を覆っているものと認められる。
そして,「PSZ膜106」のエッチングレートは,「HTO膜105」のエッチングレートよりも高く,「PSZ膜106」が早くエッチングされることにより,「素子分離絶縁膜」には「凹部」が形成されるから,「素子分離絶縁膜」は,「凹部を有し,最上部のプロファイルはじょうご状に成形」されているものと認められる。
ここで,「PSZ膜106の最上部は,HTO膜105の最上部より低い」ことは明らかである。

オ 上記段落0027及び図10を参照すると,「電極間絶縁膜103」が「トンネル絶縁膜101及び浮遊ゲート電極102を含む構造」の上に形成されており,また,「制御ゲート電極膜104」が「電極間絶縁膜103」の上に形成されるとともに,「素子分離溝」を満たしていることは明らかである。

(3)上記(1),(2)から,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。

「 NAND型不揮発性半導体記憶装置の製造方法であって,
半導体基板100上にトンネル絶縁膜101を形成し,トンネル絶縁膜101上に浮遊ゲート電極膜102としてポリシリコン膜を形成し,
次に,浮遊ゲート電極膜102,トンネル絶縁膜101及び半導体基板100をエッチングして加工することにより,トンネル絶縁膜101及び浮遊ゲート電極102を含む構造と,素子分離溝とが形成され,
次に,素子分離溝の内壁,底面及び酸化膜110上にHTO膜105を形成し,
HTO膜105上にPSZ膜106を形成することにより,HTO膜105及びPSZ膜106からなる素子分離絶縁膜が形成され,ここで,HTO膜105は,開口を有し,該開口はPSZ膜106で満たされ,
次に,PSZ膜106,HTO膜105及び酸化膜110をCMPによって加工し,素子分離溝の外側にある,HTO膜105及びPSZ膜106が除去され,
次に,RIE法によってエッチバックを行い,PSZ膜106及びHTO膜105を加工して,HTO膜105及びPSZ膜106の一部を除去するとともに,浮遊ゲート電極膜102の側壁の上にあるHTO膜105の一部を除去し,
次に,EK(くさび型エッチング)プロセスとして,PSZ膜106及びHTO膜105をウェットエッチングすることにより,PSZ膜106及びHTO膜105からなる素子分離絶縁膜に凹部を形成し,ここで,素子分離絶縁膜は,トンネル絶縁膜101の側壁を覆っており,また素子分離絶縁膜の最上部のプロファイルはじょうご状に成形されており,PSZ膜106の最上部は,HTO膜105の最上部より低く,
EKプロセスを行った後,トンネル絶縁膜101及び浮遊ゲート電極102を含む構造の上に電極間絶縁膜103を形成し,
続いて,電極間絶縁膜103の上に制御ゲート電極膜104を形成し,ここで,制御ゲート電極膜104は,素子分離溝を満たす,
製造方法。」

第6 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。

ア 引用発明は「NAND型不揮発性半導体記憶装置の製造方法」であるから,本願発明の「メモリ構造を製造する方法」である点で一致する。

イ 引用発明の「半導体基板100」,「トンネル絶縁層101」,「浮遊ゲート電極膜102」が,本願発明1の「基板」,「第1の誘電層」,「第1の導電層」に相当する。
そして,引用発明の「トンネル絶縁膜101及び浮遊ゲート電極102を含む構造」が,本願発明1の「積層構造」に相当し,引用発明の「素子分離溝」が,本願発明1の「第1の開口」に相当することは明らかである。
すると,引用発明の「半導体基板100上にトンネル絶縁膜101を形成し,トンネル絶縁膜101上に浮遊ゲート電極膜102としてポリシリコン膜を形成し,次に,浮遊ゲート電極膜102,トンネル絶縁膜101及び半導体基板100をエッチングして加工することにより,トンネル絶縁膜101及び浮遊ゲート電極102を含む構造と,素子分離溝とが形成され」る点が,本願発明1の「基板の上に複数の積層構造を形成するステップであって,該積層構造の各々は,前記基板の上に順次配列された第1の誘電層と第1の導電層とを備え,前記複数の積層構造の内の2つの隣接する積層構造の間に配置され,前記基板の中へ延びる第1の開口を備える,ステップ」に相当する。

ウ 引用発明の「電極間絶縁膜103」,「制御ゲート電極膜104」が,それぞれ,本願発明1の「第2の誘電層」,「第2の導電層」に相当することは明らかである。
すると,引用発明の「EKプロセスを行った後,トンネル絶縁膜101及び浮遊ゲート電極102を含む構造の上に電極間絶縁膜103を形成し,続いて,電極間絶縁膜103の上に制御ゲート電極膜104を形成し,ここで,制御ゲート電極膜104は,素子分離溝を満たす」点が,本願発明1の「前記積層構造の上に第2の誘電層を形成するステップと,該第2の誘電層の上に第2の導電層を形成するステップであって,該第2の導電層は前記第1の開口を満たす,ステップ」に相当する。

エ 引用発明の「HTO膜105」が,本願発明1の「第1の分離材料層」及び「第1の分離層」に,引用発明の「PSZ膜106」が,「第2の分離材料層」及び「第2の分離層」に相当するものと認められる。
そして,引用発明の「HTO膜105及びPSZ膜106からなる素子分離絶縁膜」が,本願発明1の「分離構造」に相当する。
すると,引用発明の「素子分離溝の内壁,底面及び酸化膜110上にHTO膜105を形成し,HTO膜105上にPSZ膜106を形成することにより,HTO膜105及びPSZ膜106からなる素子分離絶縁膜が形成され,ここで,HTO膜105は,開口を有し,該開口をPSZ膜106で満たされ」る点が,本願発明1の「前記第1の開口を満たす第1の分離材料層を形成するステップであって,該第1の分離材料層は,その中に,第2の開口を有する,ステップと,前記第1の分離材料層の上に第2の分離材料層を形成するステップであって,該第2の分離材料層は前記第2の開口を満たす,ステップ」に相当する。

オ 引用発明の「PSZ膜106,HTO膜105及び酸化膜110をCMPによって加工し,素子分離溝の外側にある,HTO膜105及びPSZ膜106が除去され」る点が,本願発明1の「前記第1の開口の外側にある前記第2の分離材料層及び前記第1の分離材料層を除去するステップ」に相当する。
また,引用発明の「EK(くさび型エッチング)プロセスとして,PSZ膜106及びHTO膜105をウェットエッチングすることにより,PSZ膜106及びHTO膜105からなる素子分離絶縁膜に凹部を形成」する点が,本願発明1の「前記第2の開口の中にある前記第2の分離材料層の一部を除去し,前記第2の分離層を形成するために,湿式エッチングプロセスを実施するステップ」に相当する。

そして,引用発明の「RIE法によってエッチバックを行い,PSZ膜106及びHTO膜105を加工して,HTO膜105及びPSZ膜106の一部を除去するとともに,浮遊ゲート電極膜102の側壁の上にあるHTO膜105の一部を除去」する点が,本願発明1の「前記第1の開口の中にある前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去するために,第1の乾式エッチングプロセスを実施するステップ」及び「前記第1の導電層の側壁の上にある前記第1の分離材料層の一部を除去し,前記第1の分離層を形成するために,第2の乾式エッチングプロセスを実施するステップ」と,「前記第1の開口の中にある前記第1の分離材料層の一部及び前記第2の分離材料層の一部,前記第1の導電層の側壁の上にある前記第1の分離材料層の一部を除去し,前記第1の分離層を形成するために,乾式エッチングプロセスを実施するステップ」である点で一致する。

カ 引用発明において「素子分離絶縁膜は,トンネル絶縁膜101の側壁を覆っており,また素子分離絶縁膜の最上部のプロファイルはじょうご状に成形されており,PSZ膜106の最上部は,HTO膜105の最上部より低い」ことから,引用発明において上記エで検討した点が全体として,本願発明1の「第1の分離層及び第2の分離層を形成するために,前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去するステップであって,前記第2の分離層の最上部は,前記第1の分離層の前記最上部より低い,ステップ」に対応し,引用発明において上記ウ,エで検討した点が全体として,本願発明1の「前記第1の開口の中に少なくとも1つの分離構造を形成するステップであって,該少なくとも1つの分離構造は,前記第1の誘電層の側壁を覆い,前記少なくとも1つの分離構造は,凹部を有し,前記少なくとも1つの分離構造の最上部のプロファイルが,じょうご状に成形されるようにする,ステップ」に対応する。

キ したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「 メモリ構造を製造する方法であって,該方法は,
基板の上に複数の積層構造を形成するステップであって,該積層構造の各々は,前記基板の上に順次配列された第1の誘電層と第1の導電層とを備え,前記複数の積層構造の内の2つの隣接する積層構造の間に配置され,前記基板の中へ延びる第1の開口を備える,ステップと,
前記第1の開口の中に少なくとも1つの分離構造を形成するステップであって,該少なくとも1つの分離構造は,前記第1の誘電層の側壁を覆い,前記少なくとも1つの分離構造は,凹部を有し,前記少なくとも1つの分離構造の最上部のプロファイルが,じょうご状に成形されるようにする,ステップと,
前記積層構造の上に第2の誘電層を形成するステップと,
該第2の誘電層の上に第2の導電層を形成するステップであって,該第2の導電層は前記第1の開口を満たす,ステップと,を有し,
前記少なくとも1つの分離構造を形成するステップは,
前記第1の開口を満たす第1の分離材料層を形成するステップであって,該第1の分離材料層は,その中に,第2の開口を有する,ステップと,
前記第1の分離材料層の上に第2の分離材料層を形成するステップであって,該第2の分離材料層は前記第2の開口を満たす,ステップと,
第1の分離層及び第2の分離層を形成するために,前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去するステップであって,前記第2の分離層の最上部は,
前記第1の分離層の前記最上部より低い,ステップと,を有し,
前記第1の分離材料層の前記一部及び前記第2の分離材料層の前記一部を除去するステップは,
前記第1の開口の外側にある前記第2の分離材料層及び前記第1の分離材料層を除去するステップと,
前記第1の開口の中にある前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去し,前記第1の導電層の側壁の上にある前記第1の分離材料層の一部を除去し,前記第1の分離層を形成するために,乾式エッチングプロセスを実施するステップと,
前記第2の開口の中にある前記第2の分離材料層の一部を除去し,前記第2の分離層を形成するために,湿式エッチングプロセスを実施するステップと,を有する,メモリ構造を製造する方法。」

(相違点)
(相違点1)第1の分離層及び第2の分離層を形成する乾式エッチングプロセスに関して,本願発明1は,「前記第1の開口の中にある前記第1の分離材料層の一部及び前記第2の分離材料層の一部を除去するために,第1の乾式エッチングプロセスを実施するステップ」と,「前記第1の導電層の側壁の上にある前記第1の分離材料層の一部を除去し,前記第1の分離層を形成するために,第2の乾式エッチングプロセスを実施するステップ」であり,かつ,「前記第1の乾式エッチングプロセスと前記第2の乾式エッチングプロセスは,異なる乾式エッチングプロセス」であるのに対し,引用発明は,そのように特定されていない点。

(2)相違点についての判断
ア 上記相違点1について検討すると,引用文献1には,第1の分離層及び第2の分離層を形成する乾式エッチングプロセスを,「第1の乾式エッチングプロセス」と「第2の乾式エッチングプロセス」とするとともに「前記第1の乾式エッチングプロセスと前記第2の乾式エッチングプロセスは,異なる乾式エッチングプロセス」とすることは,記載も示唆もされておらず,引用発明に基づいたとしても,当業者が容易に想到できるものではない。

イ ここで,原査定においては,「E.」として,「引用文献1の段落0025,図8に記載されている工程が,本願発明の「第1の乾式エッチングプロセスを実施するステップ」及び「第2の乾式エッチングプロセスを実施するステップ」に相当」する旨記載されているが,引用発明の「RIE法によってエッチバックを行い,PSZ膜106及びHTO膜105を加工して,HTO膜105及びPSZ膜106の一部を除去するとともに,浮遊ゲート電極膜102の側壁の上にあるHTO膜105を除去」する点は,RIE法によるエッチングプロセス(乾式エッチングプロセス)を2回行うものではない。

ウ したがって,本願発明1は,当業者であっても引用発明及び引用文献1に基づいて容易に発明できたものであるとはいえない。

2 本願発明2-8について
本願発明2-8は,本願発明1の全ての構成要素を備える従属請求項であり,本願発明1と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても引用発明及び引用文献1に基づいて容易に発明できたものであるとはいえない。

第7 原査定について
本願発明1-8は,補正前の請求項7-14に対応するものであるから,補正前の請求項15-18を対象とする原査定の理由1及び補正前の請求項1-6,15-19を対象とする原査定の理由2の対象ではなくなった。
したがって,原査定の理由1,理由2を維持することはできない。
また,上記「第4 本願発明」から「第6 対比・判断」で検討したように,拒絶査定において引用された引用文献1に基づいて,当業者が容易に発明できたものとはいえない。

第8 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。


 
審決日 2020-10-19 
出願番号 特願2017-232486(P2017-232486)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
最終処分 成立  
前審関与審査官 小川 将之綿引 隆  
特許庁審判長 恩田 春香
特許庁審判官 ▲吉▼澤 雅博
西出 隆二
発明の名称 メモリ構造及びメモリ構造の製造方法  
代理人 杉村 憲司  
代理人 石川 雅章  

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