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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C
審判 査定不服 5項独立特許用件 特許、登録しない(前置又は当審拒絶理由) G11C
管理番号 1367828
審判番号 不服2019-6448  
総通号数 252 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-12-25 
種別 拒絶査定不服の審決 
審判請求日 2019-05-17 
確定日 2020-11-04 
事件の表示 特願2017-538340「相補的電圧源を使用した分割ゲートフラッシュメモリシステム」拒絶査定不服審判事件〔平成28年 7月28日国際公開、WO2016/118238、平成30年 2月15日国内公表、特表2018-504731〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由
第1 手続の経緯

本願は,2015年12月4日(パリ条約による優先権主張外国庁受理2015年1月21日,米国)を国際出願日とする出願であって,平成30年6月4日付けで拒絶の理由が通知され,同年9月11日に意見書とともに手続補正書が提出され,平成31年1月16日付けで拒絶査定(謄本送達日同年1月21日)がなされ,これに対して令和1年5月17日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ,同年6月18日付けで審査官により特許法164条3項の規定に基づく報告がなされ,同年10月29日に上申書が提出されたものである。


第2 令和1年5月17日にされた手続補正についての補正の却下の決定

[補正の却下の決定の結論]

令和1年5月17日にされた手続補正(以下,「本件補正」という。)を却下する。

[理由]

1 本件補正の内容
ア 本件補正の内容は,平成30年9月11日になされた手続補正により補正された特許請求の範囲,

「【請求項1】
不揮発性メモリ装置であって、
第1導電型の半導体基板と、
複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープN型ウェル内のP型ウェルに位置付けられ、
各メモリセルが、
第2導電型の前記半導体基板の表面上の第1領域と、
前記第2導電型の前記半導体基板の前記表面上の第2領域と、
前記第1領域と前記第2領域との間にあるチャネル領域と、
前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第1領域に隣接して、前記第1領域とほとんど重ならない、又は全く重ならないワード線端子と、
前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第2領域に隣接する浮遊ゲートと、
前記浮遊ゲート上に重なる結合ゲートと、
前記第1領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
前記第1領域に接続されるビット線端子と、を有する、不揮発性分割ゲートフラッシュメモリセルのアレイと、
第1負電圧を発生させるためのチャージポンプ回路と、
コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第1負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第2負電圧を印加するための制御回路と、を備える、不揮発性メモリ装置。
【請求項2】
前記第1負電圧が、-5?-9ボルトである、請求項1に記載の不揮発性メモリ装置。
【請求項3】
前記制御回路が、負高電圧レベルシフタ回路を備える、請求項1に記載の不揮発性メモリ装置。
【請求項4】
前記制御回路が、負中電圧レベルシフタ回路を備える、請求項3に記載の不揮発性メモリ装置。
【請求項5】
前記負高電圧レベルシフタ回路が、前記第1負電圧を発生させる、請求項3に記載の不揮発性メモリ装置。
【請求項6】
前記負中電圧レベルシフタ回路が、前記第2負電圧を発生させる、請求項4に記載の不揮発性メモリ装置。
【請求項7】
前記制御回路が、結合ゲートデコーダ回路を備える、請求項1に記載の不揮発性メモリ装置。
【請求項8】
前記結合ゲートデコーダ回路が、1つ以上の電流リミッタ回路を備える、請求項7に記載の不揮発性メモリ装置。
【請求項9】
前記結合ゲートデコーダ回路が、非選択メモリセルの結合ゲートにバイアス電圧を提供する、請求項7に記載の不揮発性メモリ装置。
【請求項10】
前記第1負電圧を放電するための放電回路を更に備える、請求項1に記載の不揮発性メモリ装置。
【請求項11】
前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも1つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項1に記載の不揮発性メモリ装置。
【請求項12】
前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項11に記載の不揮発性メモリ装置。
【請求項13】
トランジスタのディープN型ウェルが、前記チャージポンプが負電圧を発生させるために使用されるときには0ボルトであり、前記チャージポンプが正電圧を発生させるために使用されるときには正電圧である、請求項12に記載の不揮発性メモリ装置。
【請求項14】
第1導電型の半導体基板と、複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイと、を有する型の不揮発性メモリ装置の動作方法であって、ディープN型ウェル内のP型ウェルに位置付けられた各メモリセルが、第2導電型の前記半導体基板の表面上の第1領域と、前記第2導電型の前記半導体基板の前記表面上の第2領域と、前記第1領域と前記第2領域との間にあるチャネル領域と、前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第1領域に隣接して、前記第1領域とほとんど重ならない、又は全く重ならないワード線と、前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第2領域に隣接する浮遊ゲートと、前記浮遊ゲート上に重なる結合ゲートと、前記第1領域の上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、前記第1領域に接続されるビット線と、を有し、前記方法が、
消去動作中に、第1負電圧を複数の選択メモリセルの各々の前記結合ゲートに印加することと、
前記消去動作中に、第2負電圧を複数の非選択メモリセルの各々の前記ワード線に印加することと、を含む、方法。
【請求項15】
前記第1負電圧が、-5?-9ボルトである、請求項14に記載の方法。
【請求項16】
前記メモリ装置が、負高電圧レベルシフタ回路を備える、請求項14に記載の方法。
【請求項17】
前記制御回路が、負中電圧レベルシフタ回路を備える、請求項16に記載の方法。
【請求項18】
前記負高電圧レベルシフタ回路が、前記第1負電圧を発生させる、請求項16に記載の方法。
【請求項19】
前記負中電圧レベルシフタ回路が、第2負電圧を発生させる、請求項17に記載の方法。
【請求項20】
前記メモリ装置が、結合ゲートデコーダ回路を備える、請求項14に記載の方法。
【請求項21】
前記結合ゲートデコーダ回路が、1つ以上の電流リミッタ回路を備える、請求項20に記載の方法。
【請求項22】
前記結合ゲートデコーダ回路が、非選択メモリセルの前記結合ゲートにバイアス電圧を提供する、請求項20に記載の方法。
【請求項23】
放電回路を使用して、前記第1負電圧を放電することを更に含む、請求項14に記載の方法。
【請求項24】
前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも1つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項14に記載の方法。
【請求項25】
前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項24に記載の方法。
【請求項26】
0ボルトをトランジスタのディープN型ウェルに印加して、負電圧を発生させることを更に含む、請求項25に記載の方法。
【請求項27】
正電圧をトランジスタのディープN型ウェルに印加して、正電圧を発生させることを更に含む、請求項25に記載の方法。」(以下,この特許請求の範囲に記載された請求項を「補正前の請求項」という。)

を,

「【請求項1】
不揮発性メモリ装置であって、
第1導電型の半導体基板と、
複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープN型ウェル内のP型ウェルに位置付けられ、
各メモリセルが、
第2導電型の前記半導体基板の表面上の第1領域と、
前記第2導電型の前記半導体基板の前記表面上の第2領域と、
前記第1領域と前記第2領域との間にあるチャネル領域と、
前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第1領域に隣接して、前記第1領域とほとんど重ならない、又は全く重ならないワード線端子と、
前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第2領域に隣接する浮遊ゲートと、
前記浮遊ゲート上に重なる結合ゲートと、
前記第1領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
前記第1領域に接続されるビット線端子と、を有する、不揮発性分割ゲートフラッシュメモリセルのアレイと、
第1負電圧を発生させるためのチャージポンプ回路と、
コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第1負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第2負電圧を印加するための制御回路と、を備え、
前記第1負電圧が、-5?-9ボルトであり、
前記第2負電圧が、0?-0.5ボルトである、不揮発性メモリ装置。
【請求項2】
前記制御回路が、負高電圧レベルシフタ回路を備える、請求項1に記載の不揮発性メモリ装置。
【請求項3】
前記制御回路が、負中電圧レベルシフタ回路を備える、請求項2に記載の不揮発性メモリ装置。
【請求項4】
前記負高電圧レベルシフタ回路が、前記第1負電圧を発生させる、請求項2に記載の不揮発性メモリ装置。
【請求項5】
前記負中電圧レベルシフタ回路が、前記第2負電圧を発生させる、請求項3に記載の不揮発性メモリ装置。
【請求項6】
前記制御回路が、結合ゲートデコーダ回路を備える、請求項1に記載の不揮発性メモリ装置。
【請求項7】
前記結合ゲートデコーダ回路が、1つ以上の電流リミッタ回路を備える、請求項6に記載の不揮発性メモリ装置。
【請求項8】
前記結合ゲートデコーダ回路が、非選択メモリセルの結合ゲートにバイアス電圧を提供する、請求項6に記載の不揮発性メモリ装置。
【請求項9】
前記第1負電圧を放電するための放電回路を更に備える、請求項1に記載の不揮発性メモリ装置。
【請求項10】
前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも1つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項1に記載の不揮発性メモリ装置。
【請求項11】
前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項10に記載の不揮発性メモリ装置。
【請求項12】
トランジスタのディープN型ウェルが、前記チャージポンプが負電圧を発生させるために使用されるときには0ボルトであり、前記チャージポンプが正電圧を発生させるために使用されるときには正電圧である、請求項11に記載の不揮発性メモリ装置。
【請求項13】
第1導電型の半導体基板と、複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイと、を有する型の不揮発性メモリ装置の動作方法であって、ディープN型ウェル内のP型ウェルに位置付けられた各メモリセルが、第2導電型の前記半導体基板の表面上の第1領域と、前記第2導電型の前記半導体基板の前記表面上の第2領域と、前記第1領域と前記第2領域との間にあるチャネル領域と、前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第1領域に隣接して、前記第1領域とほとんど重ならない、又は全く重ならないワード線と、前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第2領域に隣接する浮遊ゲートと、前記浮遊ゲート上に重なる結合ゲートと、前記第1領域の上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、前記第1領域に接続されるビット線と、を有し、前記方法が、
消去動作中に、-5?-9ボルトである第1負電圧を複数の選択メモリセルの各々の前記結合ゲートに印加することと、
前記消去動作中に、0?-0.5ボルトである第2負電圧を複数の非選択メモリセルの各々の前記ワード線に印加することと、を含む、方法。
【請求項14】
前記メモリ装置が、負高電圧レベルシフタ回路を備える、請求項13に記載の方法。
【請求項15】
前記制御回路が、負中電圧レベルシフタ回路を備える、請求項14に記載の方法。
【請求項16】
前記負高電圧レベルシフタ回路が、前記第1負電圧を発生させる、請求項14に記載の方法。
【請求項17】
前記負中電圧レベルシフタ回路が、第2負電圧を発生させる、請求項15に記載の方法。
【請求項18】
前記メモリ装置が、結合ゲートデコーダ回路を備える、請求項13に記載の方法。
【請求項19】
前記結合ゲートデコーダ回路が、1つ以上の電流リミッタ回路を備える、請求項18に記載の方法。
【請求項20】
前記結合ゲートデコーダ回路が、非選択メモリセルの前記結合ゲートにバイアス電圧を提供する、請求項18に記載の方法。
【請求項21】
放電回路を使用して、前記第1負電圧を放電することを更に含む、請求項13に記載の方法。
【請求項22】
前記チャージポンプ回路が、複数のポンプ段を備え、少なくとも1つのポンプ段のバルクが、別のポンプ段の出力に結合される、請求項13に記載の方法。
【請求項23】
前記チャージポンプを、負電圧又は正電圧を発生させるように構成することができる、請求項22に記載の方法。
【請求項24】
0ボルトをトランジスタのディープN型ウェルに印加して、負電圧を発生させることを更に含む、請求項23に記載の方法。
【請求項25】
正電圧をトランジスタのディープN型ウェルに印加して、正電圧を発生させることを更に含む、請求項23に記載の方法。」(当審注:下線は,請求人が付与したものである。以下,この特許請求の範囲に記載された請求項を「補正後の請求項」という。)

に補正するものである。

イ そして,本件補正は,本件補正前の請求項1に記載の発明を特定するための事項(以下,「発明特定事項」という。)である「第1負電圧」につき,「-5?-9ボルト」であるとの限定事項を付すとともに,「第2負電圧」につき,「0?-0.5ボルト」であるとの限定事項を付して本件補正後の請求項1の発明特定事項とすることを含むものである。さらに本件補正は,本件補正前の請求項14についても同様の限定を付し本件補正後の請求項13とすることも含むものであって,この限定によって,本件補正前の請求項1及び14と,本件補正後の請求項1及び13に係る発明の産業上の利用分野及び解決しようとする課題が変更されるものではない。

ウ したがって,本件補正の目的は,請求項に記載した発明特定事項を限定するものであって,その補正前の請求項1及び14に記載された発明とその補正後の請求項1及び13に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの(以下,「限定的減縮」という。)に該当し,特許法17条の2第5項2号に掲げられる事項を目的とするものである。

2 独立特許要件

以上のように,本件補正は,特許法17条の2第5項2号に掲げる特許請求の範囲の減縮(限定的減縮)を目的とするものである。そこで,限定的減縮を目的として補正された補正後の請求項1に記載された発明が特許出願の際独立して特許を受けることができるものであるか(特許法17条の2第6項において準用する同法126条7項の規定に適合するか)以下に検討する。

(1) 補正後の本願発明
本件補正により補正された特許請求の範囲の請求項1の記載(以下,「請求項1記載事項」という。)は,次のとおりである。

「【請求項1】
不揮発性メモリ装置であって、
第1導電型の半導体基板と、
複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープN型ウェル内のP型ウェルに位置付けられ、
各メモリセルが、
第2導電型の前記半導体基板の表面上の第1領域と、
前記第2導電型の前記半導体基板の前記表面上の第2領域と、
前記第1領域と前記第2領域との間にあるチャネル領域と、
前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第1領域に隣接して、前記第1領域とほとんど重ならない、又は全く重ならないワード線端子と、
前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第2領域に隣接する浮遊ゲートと、
前記浮遊ゲート上に重なる結合ゲートと、
前記第1領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
前記第1領域に接続されるビット線端子と、を有する、不揮発性分割ゲートフラッシュメモリセルのアレイと、
第1負電圧を発生させるためのチャージポンプ回路と、
コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第1負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第2負電圧を印加するための制御回路と、を備え、
前記第1負電圧が、-5?-9ボルトであり、
前記第2負電圧が、0?-0.5ボルトである、不揮発性メモリ装置。」

上記記載中,「第1領域」及び「第2領域」について,本願明細書の発明の詳細な説明の記載と対比しながら検討する。(下線は,説明のために当審で付加。)

ア 本願明細書の段落0002には,次のとおりの記載(以下,「段落2記載事項」という。)が認められる。

「【0002】
不揮発性メモリセルは、当該技術分野において周知である。1つの従来技術の不揮発性分割ゲートメモリセル10を図1に示す。メモリセル10は、P型などの第1導電型の半導体基板12を備える。基板12は、その上にN型などの第2導電型の第1領域14(ソース線SLとしても知られる)が形成される表面を有する。やはりN型の第2領域16(ドレイン線としても知られる)が、基板12の表面に形成される。第1領域14と第2領域16との間には、チャネル領域18が設けられている。ビット線BL20は、第2領域16に接続される。ワード線WL22は、チャネル領域18の第1部分の上方に位置付けられ、そこから絶縁される。ワード線22は、第2領域16とほとんど又は全く重ならない。浮遊ゲートFG24は、チャネル領域18の他の部分の上方にある。浮遊ゲート24は、そこから絶縁され、ワード線22に隣接する。浮遊ゲート24はまた、第1領域14にも隣接する。浮遊ゲート24は、第1領域14に重なり、領域14から浮遊ゲート24への結合を提供することができる。結合ゲートCG(制御ゲートとしても知られる)26は、浮遊ゲート24の上方にあり、そこから絶縁される。消去ゲートEG28は、第1領域14の上方にあり、浮遊ゲート24及び結合ゲート26に隣接し、そこから絶縁される。浮遊ゲート24の上隅部は、消去効率を高めるために、T字形状の消去ゲート28の内側隅部の方に向けることができる。消去ゲート28はまた、第1領域14からも絶縁される。セル10は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第7,868,375号に更に具体的に記述されている。」

イ また図面の図1は,次のように図示されている。





ウ 上記段落2記載事項からは,「第1領域14」は,「N型などの第2導電型」であり,「基板12」の表面に形成されていること,「第2領域16」は,「N型」であって,「基板12」の表面に形成されること,並びに,当該「第1領域14」及び「第2領域16」との間には,「チャネル領域18」が設けられること,のそれぞれを読取ることができ,このことは,請求項1記載事項における,「第2導電型の前記半導体基板の表面上の第1領域」と,「前記第2導電型の前記半導体基板の前記表面上の第2領域」と,「前記第1領域と前記第2領域との間にあるチャネル領域と」を有するとの記載と整合する。

エ また,段落2記載事項から,「ビット線BL20」,「ワード線WL22」,及び「浮遊ゲートFG24」に関し,「ビット線BL20」は「第2領域16に接続される」ことを,「ワード線WL22」は「チャネル領域18の第1部分の上方に位置付けられ、そこから絶縁される」こと及び「第2領域16とほとんど又は全く重ならない」ことを,並びに,「浮遊ゲートFG24」は「そこから絶縁され、ワード線22に隣接する」こと,「第1領域14にも隣接する」こと,及び「第1領域14に重なり、領域14から浮遊ゲート24への結合を提供する」ことをそれぞれ読取ることができる。
段落2記載事項のうち,「ビット線BL20」,「ワード線WL22」,及び「浮遊ゲートFG24」はそれぞれ,請求項1記載事項の,「ビット線端子」,「ワード線端子」,及び「浮遊ゲート」に対応し,請求項1記載事項の,「前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第1領域に隣接して、前記第1領域とほとんど重ならない、又は全く重ならないワード線端子」と,「前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第2領域に隣接する浮遊ゲート」と,「前記第1領域に接続されるビット線端子と」を有するとの記載のうち,「第1領域」とされている部分は,段落2記載事項における,「第2領域」と対応し,また請求項1記載事項の「第2領域」は,段落2記載事項における,「第1領域」と対応するものと理解される。
そうすると,請求項1記載事項のうち,「ビット線端子」,「ワード線端子」,及び「浮遊ゲート」に係る「第1領域」及び「第2領域」は,それぞれ,「第2領域」及び「第1領域」の誤記であると認められる。

オ 一方,請求項1記載事項のうち,「前記第1領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲート」に関しては,上記段落2記載事項の「消去ゲートEG28は、第1領域14の上方にあり、浮遊ゲート24及び結合ゲート26に隣接し、そこから絶縁される。」との記載と整合することから,特に「第1領域」に関しては誤記は認められない。

カ 上記ウ乃至オの検討により,本件補正後の請求項1における誤記の箇所を訂正した(訂正箇所は下線部)後の請求項1に記載された発明を次のとおりのものと認め,以下これを「本件補正発明」という。

「不揮発性メモリ装置であって、
第1導電型の半導体基板と、
複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープN型ウェル内のP型ウェルに位置付けられ、
各メモリセルが、
第2導電型の前記半導体基板の表面上の第1領域と、
前記第2導電型の前記半導体基板の前記表面上の第2領域と、
前記第1領域と前記第2領域との間にあるチャネル領域と、
前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第2領域に隣接して、前記第2領域とほとんど重ならない、又は全く重ならないワード線端子と、
前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第1領域に隣接する浮遊ゲートと、
前記浮遊ゲート上に重なる結合ゲートと、
前記第1領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
前記第2領域に接続されるビット線端子と、を有する、不揮発性分割ゲートフラッシュメモリセルのアレイと、
第1負電圧を発生させるためのチャージポンプ回路と、
コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第1負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第2負電圧を印加するための制御回路と、を備え、
前記第1負電圧が、-5?-9ボルトであり、
前記第2負電圧が、0?-0.5ボルトである、不揮発性メモリ装置。」

(2) 引用例
(2-1) 引用例1に記載された事項
原査定の拒絶の理由において引用した,本願の第一国出願前に既に公知である,国際公開第2013/137995号(2013年9月20日公開。以下,これを「引用例1」という。)には,関連する図面と共に,次の事項が記載されている。(下線は説明のために当審で付加。以下同様。)

A “[0001] The present invention relates to a non- volatile memory cell device and a method of operating same. More particularly, the present invention relates to such memory device in which a negative voltage is applied to the word line and selectively in combination with other terminals of the unselected memory cells during the operations of read, program or erase.

BACKGROUND OF THE INVENTION

[0002] Non- volatile memory cells are well known in the art. One prior art non-volatile memory cell 10 is shown in Figure 1. The memory cell 10 comprises a semiconductor substrate 12 of a first conductivity type, such as P type. The substrate 12 has a surface on which there is formed a first region 14 (also known as the source line SL ) of a second conductivity type, such as N type. A second region 16 (also known as the drain line) also of N type is formed on the surface of the substrate 12. Between the first region 14 and the second region 16 is a channel region 18. A bit line BL 20 is connected to the second region 16. A word line WL 22 is positioned above a first portion of the channel region 18 and is insulated therefrom. The word line 22 has little or no over lap with the second region 16. A floating gate FG 24 is over another portion of the channel region 18. The floating gate 24 is insulated therefrom, and is adjacent to the word line 22. The floating gate 24 is also adjacent to the first region 14. A coupling gate CG (also known as control gate) 26 is over the floating gate 24 and is insulated therefrom. An erase gate EG 28 is over the first region 14 and is adjacent to the floating gate 24 and the coupling gate 26 and is insulated therefrom. The erase gate 28 is also insulated from the first region 14. The cell 10 is more particularly described in USP 7,868,375 whose disclosure is incorporated herein by reference in its entirety. ”
(当審仮訳(なお,以下の仮訳は,引用例1のファミリー文献である,特表2015-515748号公報によるものであり,当該公報の段落番号とともに訳出した。):
【0001】
本発明は、不揮発性メモリセル装置及びその動作方法に関する。より具体的には本発明は、負電圧が、ワード線、及び読み出し、プログラム又は消去の動作中に非選択メモリセルの他の端子との選択的な組み合わせに適用される、メモリ装置に関する。

【背景技術】

【0002】
不揮発性メモリセルは、当該技術分野において周知である。1つの従来技術の不揮発性メモリセル10を図1に示す。メモリセル10は、P型などの第1導電型の半導体基板12を備える。基板12は、その上にN型などの第2導電型の第1領域14(ソース線SLとしても知られる)が形成されている表面を有する。N型の第2領域16(ドレイン線としても知られる)もまた、基板12の表面に形成される。第1領域14と第2領域16との間は、チャネル領域18である。ビット線BL20は、第2領域16に接続される。ワード線WL22は、チャネル領域18の第1部分の上方に位置付けられ、そこから絶縁される。ワード線22は、第2領域16とほとんど重ならない。浮遊ゲートFG24は、チャネル領域18の他の部分の上方にある。浮遊ゲート24は、そこから絶縁され、ワード線22に隣接する。浮遊ゲート24はまた、第1領域14にも隣接する。結合ゲートCG(制御ゲートとしても知られる)26は、浮遊ゲート24の上方にあり、そこから絶縁される。消去ゲートEG28は、第1領域14の上方にあり、浮遊ゲート24及び結合ゲート26に隣接し、そこから絶縁される。消去ゲート28はまた、第1領域14から絶縁される。セル10は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第7,868,375号に更に具体的に記述されている。)

B 「

Figure 1(Prior Art)」

C 「

Figure 2」

D “[0019] Referring to Figure 2 there is shown a block level diagram of a non-volatile memory device 50 of the present invention. In the embodiment shown in Figure 2, the memory device 50 comprises two arrays 52A and 52B of non-volatile memory cells 10 of the type shown in Figure 1, arranged in a plurality of rows and columns in a semiconductor substrate 12.
Adjacent to each array 52 of non-volatile memory cells 10 is a decoder (Xdecoder 54 A and 54B, respectively), for receiving address signals to be decoded and supplied to the word lines 22 of selected and unselected memory cells 10. Each of decoders 54 also has an associate negative charge pump included in a charge pump 56 to generate a negative voltage. A decoder (WSHDRHALFV, NCG) 80 placed in between the array 52A and 52B provides voltage levels for the control gate 26, the sourceline 14, and the erase gate 28 as shown in embodiments in Figure 5-7.”
(当審仮訳:
【0008】
図2を参照すると、本発明の不揮発性メモリ装置50のブロックレベルの図が示されている。図2に示される実施形態では、メモリ装置50は、半導体基板12内で複数の行及び列に配置された、図1に示される型の不揮発性メモリセル10の2つのアレイ52A及び52Bを備える。不揮発性メモリセル10の各アレイ52に隣接するのは、復号されて、選択及び非選択メモリセル10のワード線22に供給されるアドレス信号を受信するためのデコーダ(それぞれXデコーダ54A及び54B)である。各デコーダ54はまた、チャージポンプ56に含まれ負電圧を発生させるための関連する負チャージポンプを有する。アレイ52Aと52Bとの間に配置されるデコーダ(WSHDRHALFV、NCG)80は、図5?7の実施形態に示されるように制御ゲート26、ソース線14、及び消去ゲート28に対する電圧レベルを提供する。)

E “[0021] In response to the read, erase or program command, the logic circuit 60 causes the various voltages to be supplied in a timely and least disturb manner to the various portions of both the selected memory cell 10 and the unselected memory cells 10.
[0022] For the selected and unselected memory cell 10, the voltage and current applied are as follows. As used hereinafter, the following abbreviations are used: source line or first region 14 (SL), bit line 20 (BL), word line 22 (WL), coupling gate 26 (CG), erase gate 28 (EG).

Read Command

Erase Command

Alternatively, the erase command can be performed with the following voltages:

Erase Command


Alternatively, the erase operation can be performed with P substrate 12 being negative instead of 0v, e.g., Vsub= -6v, in this case, the voltage on the wordline WL 22 is =< -4v( to prevent WL oxide breakdown. )

Program Command


Alternatively, the program command can be performed with the following voltages and current:

Program Command


Alternatively, the program operation can be performed with the P substrate Vsub 12 being negative instead of 0v, e.g., -lv to -5v, in this case, the voltage on the selected wordline WL 22 is such that (VWL-Vsub) ? =< 2v, i.e., Vwl ? =< 1v to -3v ( to prevent WL oxide breakdown)”
(当審仮訳:
【0010】
読み出し、消去、又はプログラムコマンドに応答して、論理回路60は、選択メモリセル10及び非選択メモリセル10の両方の様々な部分に、適時にできるだけディスターブが少ない方法で様々な電圧を供給させる。
【0011】
選択及び非選択メモリセル10に対し、印加される電圧及び電流は次のとおりである。以下に使用されるように、次の略語、つまり、ソース線又は第1領域14(SL)、ビット線20(BL)、ワード線22(WL)、結合ゲート26(CG)、消去ゲート28(EG)が使用される。
【0012】
読み出しコマンド
【0013】
【表1】


【0014】
消去コマンド
【0015】
【表2】


【0016】
あるいは、消去コマンドを次の電圧で実行することができる。
【0017】
消去コマンド
【0018】
【表3】


【0019】
あるいは、例えば、Vsub=-6vなど0vの代わりに負になっているP基板12によって消去動作を実行することができる。この場合、ワード線WL 22上の電圧は、=<-4vである(WLの酸化膜破壊を防止するため)。
【0020】
プログラムコマンド
【0021】
【表4】


【0022】
あるいは、プログラムコマンドを次の電圧及び電流で実行することができる。
【0023】
プログラムコマンド
【0024】
【表5】


【0025】
あるいは、例えば、-1v?-5vなど0vの代わりに負になっているP基板のVsub 12を使用してプログラム動作を実行することができる。この場合、選択ワード線WL 22上の電圧は、(VWL-Vsub)?=<2v、即ち、Vwl?=<1v?-3vである(WLの酸化膜破壊を防止するため)。)

F “[0034] Referring to Figure 6 there is shown second embodiment of a high voltage decoding circuit 400 for positive/negative level signals for use in the memory device 50 of Triple well CMOS process of the present invention. The circuits 310-350, 370 are same or similar as those of figure 5. A circuit 410 consisting of hv NMOS transistor 410 and lv NMOS transistors 412-414 is used for de-selecting the CGs to a low level, e.g., 0v. The hv transistor 410 serves as isolation transistor to isolate the negative level into CGs, hence its bulk VCGNEG also at a negative level. A circuit 420, serves as a negative level shifter, is used to provide negative level for CGs. The circuit 420 consists of NAND 421, inverter 422 as enabling entity and hv PMOS transistors 423 and 424 and hv NMOS transistors 425 and 426 as a cross-coupled negative latch and hv NMOS transistor 427 as a buffer. The sources of NMOS transistors 425, 426, 427 connect to a negative power supply VCGNEG. ”
(当審仮訳:
【0037】
図6を参照すると、本発明のトリプルウェルCMOSプロセスのメモリ装置50用の正/負レベル信号の高電圧デコード回路400の第2の実施例が示されている。回路310?350、370は、図5のそれらと同一又は同様である。hv NMOSトランジスタ410及びlv NMOSトランジスタ412?414からなる回路410は、例えば0vなどの低レベルへのCGを選択解除するために使用される。hvトランジスタ410は、分離トランジスタとして機能して、CGに負レベルを分離し、したがって負レベルでもバルクVCGNEGとなる。回路420は、負レベルシフタとして機能し、CGに負レベルを提供するために使用される。回路420は、許可エンティティとしてNAND 421、インバータ422、並びに交差結合された負ラッチとしてhv PMOSトランジスタ423及び424、並びにhv NMOSトランジスタ425及び426、並びにバッファとしてhv NMOSトランジスタ427からなる。NMOSトランジスタ425、426、427のソースは、負電源VCGNEGに接続する。 )

(2-2) 引用発明

ア 上記記載事項Aの「本発明は、不揮発性メモリセル装置…に関する。」との記載,上記記載事項B及びCに示す図1及び図2,並びに上記記載事項Dの,「メモリ装置50は、半導体基板12内で複数の行及び列に配置された、図1に示される型の不揮発性メモリセル10…中略…を備える。」との記載から,引用例1には,“不揮発性メモリ装置”が“半導体基板12内で複数の行及び列に配置された不揮発性メモリセル10”を備えることが記載されているといえる。

イ 上記記載事項Aの「不揮発性メモリセルは…(中略)…メモリセル10は、P型などの第1導電型の半導体基板12を備える。」との記載,及び上記記載事項Bの図1から,当該「不揮発性メモリセル」である「メモリセル10」は,半導体基板12上に形成され,当該「メモリセル10」は,上記記載事項Aにおける,「不揮発性メモリセル装置」において形成されているものと認められることから,上記アの認定と合わせ,引用例1には,“不揮発性メモリ装置”が“第1導電型の半導体基板12”を備えることが記載されているといえる。
そして,上記記載事項Aの「基板12は、その上にN型などの第2導電型の第1領域14(ソース線SLとしても知られる)が形成されている表面を有する。N型の第2領域16(ドレイン線としても知られる)もまた、基板12の表面に形成される。第1領域14と第2領域16との間は、チャネル領域18である。ビット線BL20は、第2領域16に接続される。ワード線WL22は、チャネル領域18の第1部分の上方に位置付けられ、そこから絶縁される。ワード線22は、第2領域16とほとんど重ならない。浮遊ゲートFG24は、チャネル領域18の他の部分の上方にある。…中略…浮遊ゲート24はまた、第1領域14にも隣接する。結合ゲートCG(制御ゲートとしても知られる)26は、浮遊ゲート24の上方にあり、そこから絶縁される。消去ゲートEG28は、第1領域14の上方にあり、浮遊ゲート24及び結合ゲート26に隣接し、そこから絶縁される。消去ゲート28はまた、第1領域14から絶縁される。」との記載も合わせ,以上を総合すると,引用例1には,
“不揮発性メモリ装置であって,
第1導電型の半導体基板12を備え,
前記半導体基板12内で複数の行及び列に配置された不揮発性メモリセル10を備え,
各不揮発性メモリセル10は,
前記半導体基板12の上にN型などの第2導電型のソース線SLとしても知られる第1領域14が形成されている表面を有し,
N型のドレイン線としても知られる第2領域16もまた,前記半導体基板12の表面に形成され,
前記第1領域14と前記第2領域16との間は,チャネル領域18であり,
ビット線BL20は,前記第2領域16に接続され,
ワード線WL22は,チャネル領域18の第1部分の上方に位置付けられ,そこから絶縁され,
前記ワード線WL22は,前記第2領域16とほとんど重ならず,
浮遊ゲートFG24は,前記チャネル領域18の他の部分の上方にあり,
前記浮遊ゲートFG24はまた,前記第1領域14にも隣接し,
制御ゲートとしても知られる結合ゲートCG26は,前記浮遊ゲートFG24の上方に絶縁され,
消去ゲートEG28は,前記第1領域14の上方にあり,前記浮遊ゲートFG24及び前記結合ゲートCG26に隣接し絶縁され,
前記消去ゲート28はまた,第1領域14から絶縁され”ることが記載されているといえる。

ウ 上記記載事項Dの「不揮発性メモリセル10の各アレイ52に隣接するのは、復号されて、選択及び非選択メモリセル10のワード線22に供給されるアドレス信号を受信するためのデコーダ(それぞれXデコーダ54A及び54B)である。各デコーダ54はまた、チャージポンプ56に含まれ負電圧を発生させるための関連する負チャージポンプを有する。」との記載から,引用例1には,“不揮発性メモリセル10の各アレイ52に隣接する,復号されて,選択及び非選択メモリセル10のワード線22に供給されるアドレス信号を受信するためのデコーダを備え”ること,及び“前記デコーダはまた,負電圧を発生させるための関連する負チャージポンプを有”することが記載されているといえる。

エ 上記記載事項Eの「読み出し、消去、又はプログラムコマンドに応答して、論理回路60は、選択メモリセル10及び非選択メモリセル10の両方の様々な部分に、適時にできるだけディスターブが少ない方法で様々な電圧を供給させる。…中略…選択及び非選択メモリセル10に対し、印加される電圧及び電流は次のとおりである。…中略…あるいは、消去コマンドを次の電圧で実行することができる。」との記載,及び上記記載事項Eの“Read Command”,“Erase Command”,“Program Command”の表に対応する,上記翻訳文の表1乃至表5における,「非選択メモリセル」の「WL」の欄,並びに同表3の「選択メモリセル」の「CG」の欄,さらに上記記載事項Eの「次の略語、つまり、ソース線又は第1領域14(SL)、ビット線20(BL)、ワード線22(WL)、結合ゲート26(CG)、消去ゲート28(EG)が使用される。」との記載も参照すると,同表における「WL」及び「CG」の略号はそれぞれ,“ワード線WL22”及び“結合ゲートCG26”を意味するものと解されるから,以上を総合して引用例1には,“読み出し,消去,又はプログラムコマンドに応答して,論理回路60は,選択メモリセル10及び非選択メモリセル10の両方の様々な部分に,適時にできるだけディスターブが少ない方法で様々な電圧を供給させ,前記コマンド信号が消去動作を示しているときに,選択メモリセルの結合ゲートCG26に-5?-9ボルトの第1負電圧を印加し,コマンド信号が読み出し,消去,又はプログラムコマンドを示すとき,非選択メモリセルのワード線WL22に0?-0.5ボルトである第2負電圧を印加”することが記載されているといえる。

オ 以上上記ア乃至エより,引用例1には,次の発明(以下「引用発明」という。)が記載されているといえる。

「不揮発性メモリ装置であって,
第1導電型の半導体基板12を備え,
前記半導体基板12内で複数の行及び列に配置された不揮発性メモリセル10を備え,
各不揮発性メモリセル10は,
前記半導体基板12の上にN型などの第2導電型のソース線SLとしても知られる第1領域14が形成されている表面を有し,
N型のドレイン線としても知られる第2領域16もまた,前記半導体基板12の表面に形成され,
前記第1領域14と前記第2領域16との間は,チャネル領域18であり,
ビット線BL20は,前記第2領域16に接続され,
ワード線WL22は,チャネル領域18の第1部分の上方に位置付けられ,そこから絶縁され,
前記ワード線WL22は,前記第2領域16とほとんど重ならず,
浮遊ゲートFG24は,前記チャネル領域18の他の部分の上方にあり,
前記浮遊ゲートFG24はまた,前記第1領域14にも隣接し,
制御ゲートとしても知られる結合ゲートCG26は,前記浮遊ゲートFG24の上方に絶縁され,
消去ゲートEG28は,前記第1領域14の上方にあり,前記浮遊ゲートFG24及び前記結合ゲートCG26に隣接し絶縁され,
前記消去ゲート28はまた,第1領域14から絶縁され
前記不揮発性メモリセル10の各アレイ52に隣接する,復号されて,選択及び非選択メモリセル10のワード線22に供給されるアドレス信号を受信するためのデコーダを備え,
前記デコーダはまた,負電圧を発生させるための関連する負チャージポンプを有し,
読み出し,消去,又はプログラムコマンドに応答して,論理回路60は,選択メモリセル10及び非選択メモリセル10の両方の様々な部分に,適時にできるだけディスターブが少ない方法で様々な電圧を供給させ,前記コマンド信号が消去動作を示しているときに,選択メモリセルの結合ゲートCG26に-5?-9ボルトの第1負電圧を印加し,コマンド信号が読み出し,消去,又はプログラムコマンドを示すとき,非選択メモリセルのワード線WL22に0?-0.5ボルトである第2負電圧を印加する
不揮発性メモリ装置。」

(2-3) 引用例2に記載された事項
原査定において引用した,本願の第一国出願前に既に公知である,特開2013-69364号公報(平成25年4月18日公開。以下,これを「引用例2」という。)には,関連する図面と共に,次の事項が記載されている。

G 「【0089】
(1-4)不揮発性半導体記憶装置におけるデータの消去動作
次に、不揮発性半導体記憶装置1におけるデータの消去動作について以下説明する。図1との対応部分に同一符号を付して示す図4は、不揮発性半導体記憶装置1の回路構成に加えて、ディープNウェルDNW(図示せず)上に形成されたウェル分割構造をも示した概略図である。なお、不揮発性半導体記憶装置1のウェル分割構造の詳細説明については、後段の「(4)不揮発性半導体記憶装置のウェル分割構造について」にて説明し、ここでは不揮発性半導体記憶装置1のデータ消去動作を概略的に説明する。」

H 「

図4」

(2-4) 引用例3に記載された事項
原査定において引用した,本願の第一国出願前に既に公知である,特開2010-97676号公報(平成22年4月30日公開。以下,これを「引用例3」という。)には,関連する図面と共に,次の事項が記載されている。

I 「【0020】
各メモリセルMCはNMOSで構成されており、メモリセルMCの底面がPウェル90となっており、そのPウェル90の底面を覆うようにディープNウェル91が配置され、さらにその底面を図示しないP基板で覆っている。上述したソース線SL、Pウェル90、ディープNウェル91、P基板ともに、消去バイアス印加時以外は接地電位に固定される。本実施形態では、消去時の説明は省略し、ソース線SL、Pウェル90、ディープNウェル91、P基板がいずれも接地電位固定として説明する。」

(3) 対比
本件補正発明と引用発明とを対比する。

(3-1)引用発明の「不揮発性メモリ装置」及び「第1導電型の半導体基板12」は,本件補正発明の「不揮発性メモリ装置」及び「第1導電型の半導体基板」に相当するから,引用発明と本件補正発明とは,“不揮発性メモリ装置であって,第1導電型の半導体基板”を備える点で一致するといえる。

(3-2)引用発明の「不揮発性メモリセル10」は,不揮発性メモリとして代表的なフラッシュメモリのメモリセルを表しているから,引用発明の「不揮発性メモリセル10」は,本件補正発明の「不揮発性分割ゲートフラッシュメモリセル」と,“不揮発性フラッシュメモリセル”である点で一致するといえる。したがって,引用発明の「半導体基板12内で複数の行及び列に配置された不揮発性メモリセル10を備え」る構成と,本件補正発明の「複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープN型ウェル内のP型ウェルに位置付けられ」る構成とは,下記の点(相違点)で相違するものの,“複数の行及び列に配置された前記半導体基板内にある不揮発性フラッシュメモリセルのアレイ”である点で一致する。

(3-3)引用発明の「各不揮発性メモリセル10」は,「前記半導体基板12は,その上にN型などの第2導電型のソース線SLとしても知られる第1領域14が形成されている表面を有」するとともに,「N型のドレイン線としても知られる第2領域16もまた,前記半導体基板12の表面に形成され」るものであるから,本件補正発明の「各メモリセル」が,「第2導電型の前記半導体基板の表面上の第1領域」と,「前記第2導電型の前記半導体基板の前記表面上の第2領域」とを有するとの構成に対し,
“各メモリセルが,
第2導電型の前記半導体基板の表面上の第1領域と,
前記第2導電型の前記半導体基板の前記表面上の第2領域と,”
を備える点で一致する。

(3-4)引用発明の「チャネル領域18」,「ワード線WL22」,「浮遊ゲートFG24」,「結合ゲートCG26」,「消去ゲートEG28」及び「ビット線BL20」は,それぞれ本件補正発明の「チャネル領域」,「ワード線端子」,「浮遊ゲート」,「結合ゲート」,「消去ゲート」及び「ビット線端子」に相当する。

(3-5)引用発明の,「前記第1領域14と前記第2領域16との間は,チャネル領域18であ」るとの構成を,本件補正発明の「前記第1領域と前記第2領域との間にあるチャネル領域」との構成と対比すると,両者は,“前記第1領域と前記第2領域との間にあるチャネル領域”を有する点で一致する。

(3-6)引用発明の,「ビット線BL20は,前記第2領域16に接続され」るとの構成を,本件補正発明の「前記第2領域に接続されるビット線端子」との構成と対比すると,両者は,“前記第2領域に接続されるビット線端子”を有する点で一致する。

(3-7)引用発明の,「ワード線WL22は,チャネル領域18の第1部分の上方に位置付けられ,そこから絶縁され」るとの構成,及び「前記ワード線WL22は,前記第2領域16とほとんど重ならず」との構成を,本件補正発明の「前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第2領域に隣接して、前記第2領域とほとんど重ならない、又は全く重ならないワード線端子」との構成と対比すると,両者は,“前記チャネル領域の第1部分上に重なり,そこから絶縁され,また前記第2領域に隣接して,前記第2領域とほとんど重ならない,又は全く重ならないワード線端子”を有する点で一致する。

(3-8)引用発明の,「浮遊ゲートFG24は,前記チャネル領域18の他の部分の上方にあ」るとの構成,及び「前記浮遊ゲートFG24はまた,前記第1領域14にも隣接」との構成を,本件補正発明の「前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第1領域に隣接する浮遊ゲート」との構成と対比すると,両者は,“前記チャネル領域の第2部分上に重なり,前記第1部分に隣接し,またそこから絶縁され,前記第1領域に隣接する浮遊ゲート”を有する点で一致する。

(3-9)引用発明の,「制御ゲートとしても知られる結合ゲートCG26は,前記浮遊ゲートFG24の上方に絶縁され」るとの構成を,本件補正発明の「前記浮遊ゲート上に重なる結合ゲート」との構成と対比すると,両者は,“浮遊ゲート上に重なる結合ゲート”を有する点で一致する。

(3-10)引用発明の,「消去ゲートEG28は,前記第1領域14の上方にあり,前記浮遊ゲートFG24及び前記結合ゲートCG26に隣接し絶縁され」るとの構成,及び「前記消去ゲート28はまた,第1領域14から絶縁され」るとの構成を,本件補正発明の「前記第1領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲート」との構成と対比すると,両者は,“前記第1領域上に重なり,前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲート”を有する点で一致する。

(3-11)引用発明は,「前記不揮発性メモリセル10の各アレイ52に隣接する,復号されて,選択及び非選択メモリセル10のワード線22に供給されるアドレス信号を受信するためのデコーダを備え」るとともに,「前記デコーダはまた,負電圧を発生させるための関連する負チャージポンプを有」するものであるところ,当該「負電圧」を「第1負電圧」と呼称するならば,本件補正発明と,“第1負電圧を発生させるためのチャージポンプ回路”を備える点で一致するといえる。

(3-12)引用発明の「論理回路60」は,「読み出し,消去,又はプログラムコマンドに応答」して,「選択メモリセル10及び非選択メモリセル10の両方の様々な部分に,適時にできるだけディスターブが少ない方法で様々な電圧を供給させ」るとともに,「読み出し,消去,又はプログラムコマンドに応答」して,「前記コマンド信号が消去動作を示しているとき」には,「選択メモリセルの結合ゲートCG26に-5?-9ボルトの第1負電圧」を印加し,「コマンド信号が読み出し,消去,又はプログラムコマンドを示すとき」は,「非選択メモリセルのワード線WL22に0?-0.5ボルトである第2負電圧を印加する」ことから,引用発明の上記構成と,本件補正発明の「コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第1負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第2負電圧を印加するための制御回路」,「前記第1負電圧が、-5?-9ボルトであ」るとの構成,及び「前記第2負電圧が、0?-0.5ボルトである」との構成とは,
“コマンド信号を受信し,複数の制御信号を発生させて,前記コマンド信号が消去動作を示しているときに,選択メモリセルの結合ゲートに前記第1負電圧を印加し,コマンド信号が読み出し,消去,又はプログラムコマンドを示すとき,非選択メモリセルのワードライン端子に第2負電圧を印加するための制御回路と,を備え,
前記第1負電圧が,-5?-9ボルトであり,
前記第2負電圧が,0?-0.5ボルトである”
点で一致するといえる。

(3-13)以上,(3-1)乃至(3-12)の検討から,引用発明と本件補正発明とは,次の一致点及び相違点を有する。

〈一致点〉
不揮発性メモリ装置であって,
第1導電型の半導体基板と,
複数の行及び列に配置された前記半導体基板内にある不揮発性フラッシュメモリセルのアレイであって,
各メモリセルが,
第2導電型の前記半導体基板の表面上の第1領域と,
前記第2導電型の前記半導体基板の前記表面上の第2領域と,
前記第1領域と前記第2領域との間にあるチャネル領域と,
前記チャネル領域の第1部分上に重なり,そこから絶縁され,また前記第2領域に隣接して,前記第2領域とほとんど重ならない,又は全く重ならないワード線端子と,
前記チャネル領域の第2部分上に重なり,前記第1部分に隣接し,またそこから絶縁され,前記第1領域に隣接する浮遊ゲートと,
前記浮遊ゲート上に重なる結合ゲートと,
前記第1領域上に重なり,前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと,
前記第2領域に接続されるビット線端子と,を有する,不揮発性フラッシュメモリセルのアレイと,
第1負電圧を発生させるためのチャージポンプ回路と,
コマンド信号を受信し,複数の制御信号を発生させて,前記コマンド信号が消去動作を示しているときに,選択メモリセルの結合ゲートに前記第1負電圧を印加し,コマンド信号が読み出し,消去,又はプログラムコマンドを示すとき,非選択メモリセルのワードライン端子に第2負電圧を印加するための制御回路と,を備え,
前記第1負電圧が,-5?-9ボルトであり,
前記第2負電圧が,0?-0.5ボルトである,不揮発性メモリ装置。

〈相違点〉
本件補正発明の不揮発性メモリセルが,「不揮発性分割ゲートフラッシュメモリセル」であり,「各メモリセルが、ディープN型ウェル内のP型ウェルに位置付けられ」るものであるのに対し,引用発明の不揮発性メモリセルが不揮発性分割ゲートフラッシュメモリセルであることや,各メモリセルが,ディープN型ウェル内のP型ウェルに位置付けられることなどが特定されていない点。

(4) 判断
上記相違点につき検討する。
まず本件補正発明の「不揮発性分割ゲートフラッシュメモリセル」について,どのようなものを示すものかを検討するに,本願明細書の段落0002には,「不揮発性メモリセルは、当該技術分野において周知である。1つの従来技術の不揮発性分割ゲートメモリセル10を図1に示す。」とある。また,上記(1)イに示した本願図面の図1と,上記(2)(2-1)の記載事項Bに示した引用例1の図1とを対比して明らかなように,両者に構造上の相違は無く,してみれば,引用発明の「不揮発性メモリセル10」は,本件補正発明の「不揮発性分割ゲートフラッシュメモリセル」に相当し一致するものといえる。
次に,本件補正発明の「各メモリセルが、ディープN型ウェル内のP型ウェルに位置付けられ」る点について検討する。上記(2)(2-1)の記載事項Fに記載されているように,引用発明は,トリプルウェルCMOSプロセスによるメモリ装置であることが示唆されており,また,上記(2)(2-3)の記載事項Gや(2-4)の記載事項Iに記載されているように,ディープN型ウェル内のP型ウェルに位置付けられたメモリセルの構造は,本願第1国出願前に周知な構造であり,引用発明において当該周知な構造を採用し,引用発明の各メモリセルをディープN型ウェル内のP型ウェルに位置付けられるよう構成することは当業者にとって容易というべきである。
以上検討したとおり,相違点は格別なものとはいえず,またそのことによる効果も,当業者であれば普通に想起し得る程度のことに過ぎない。
したがって,本件補正発明は,引用発明及び周知技術に基づいて当業者が容易になし得たものである。

したがって,本件補正発明は,引用発明並びに引用例2及び3に記載された周知技術に基づいて,当業者が容易に発明をすることができたものであり,特許法29条2項の規定により,特許出願の際独立して特許を受けることができないものである。

(5) 本件補正についてのむすび

以上のとおり,本件補正は特許法17条の2第6項において準用する同法126条7項の規定に違反するので,同法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。


第3 本願発明について

1 本願発明
令和1年5月17日にされた手続補正は,上記のとおり却下されたので,本願の請求項に係る発明は,平成30年9月11日にされた手続補正により補正された特許請求の範囲に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下,「本願発明」という。)は,明細書及び図面の記載からみて,前記第2[理由]1に記載された,本件補正前の請求項1に記載されたものから,上記第2[理由]2(1)で検討した誤記を訂正した,次のとおりのものと認める。(下線部は,訂正箇所を表す。)

「不揮発性メモリ装置であって、
第1導電型の半導体基板と、
複数の行及び列に配置された前記半導体基板内にある不揮発性分割ゲートフラッシュメモリセルのアレイであって、各メモリセルが、ディープN型ウェル内のP型ウェルに位置付けられ、
各メモリセルが、
第2導電型の前記半導体基板の表面上の第1領域と、
前記第2導電型の前記半導体基板の前記表面上の第2領域と、
前記第1領域と前記第2領域との間にあるチャネル領域と、
前記チャネル領域の第1部分上に重なり、そこから絶縁され、また前記第2領域に隣接して、前記第2領域とほとんど重ならない、又は全く重ならないワード線端子と、
前記チャネル領域の第2部分上に重なり、前記第1部分に隣接し、またそこから絶縁され、前記第1領域に隣接する浮遊ゲートと、
前記浮遊ゲート上に重なる結合ゲートと、
前記第1領域上に重なり、前記浮遊ゲート及び前記結合ゲートに隣接する消去ゲートと、
前記第2領域に接続されるビット線端子と、を有する、不揮発性分割ゲートフラッシュメモリセルのアレイと、
第1負電圧を発生させるためのチャージポンプ回路と、
コマンド信号を受信し、複数の制御信号を発生させて、前記コマンド信号が消去動作を示しているときに、選択メモリセルの結合ゲートに前記第1負電圧を印加し、コマンド信号が読み出し、消去、又はプログラムコマンドを示すとき、非選択メモリセルのワードライン端子に第2負電圧を印加するための制御回路と、を備える、不揮発性メモリ装置。」

2 原査定の拒絶の理由
原査定の拒絶の理由は,この出願の請求項1に係る発明は,本願の第1国出願前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1,5,6に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用文献1:国際公開第2013/137995号
引用文献2?4:省略
引用文献5:特開2013-69364号公報
引用文献6:特開2010-97676号公報

3 引用例
原査定の拒絶の理由で引用された引用文献1,5,6の記載事項は,前記第2の[理由]2(2)において引用例1乃至3の記載事項として摘記したとおりである。

4 対比・判断
本願発明は,前記第2の[理由]2で検討した本件補正発明から,「前記第1負電圧が、-5?-9ボルトであり」及び「前記第2負電圧が、0?-0.5ボルトである」との限定事項を削除したものである。
そうすると,本願発明の発明特定事項を全て含み,さらに他の事項を付加したものに相当する本件補正発明が,前記第2[理由]2(4),(5)に記載したとおり,引用発明並びに引用例2及び3に記載された周知技術に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,同様の理由により,引用発明並びに引用例2及び3に記載された周知技術に基づいて,当業者が容易に発明することができたものである。


第4 むすび

以上のとおり,本願発明は,本願第1国出願前に頒布された引用例1乃至3に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。
したがって,その余の請求項に係る発明について論及するまでもなく,本願は拒絶すべきものである。
よって,結論のとおり審決する。
 
別掲
 
審理終結日 2020-05-25 
結審通知日 2020-06-01 
審決日 2020-06-17 
出願番号 特願2017-538340(P2017-538340)
審決分類 P 1 8・ 575- WZ (G11C)
P 1 8・ 121- WZ (G11C)
最終処分 不成立  
前審関与審査官 滝谷 亮一  
特許庁審判長 仲間 晃
特許庁審判官 山崎 慎一
月野 洋一郎
発明の名称 相補的電圧源を使用した分割ゲートフラッシュメモリシステム  
代理人 大塚 文昭  
代理人 田中 伸一郎  
代理人 那須 威夫  
代理人 須田 洋之  
代理人 西島 孝喜  
代理人 上杉 浩  
代理人 近藤 直樹  

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