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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1368711
審判番号 不服2019-6641  
総通号数 253 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-01-29 
種別 拒絶査定不服の審決 
審判請求日 2019-05-22 
確定日 2020-12-15 
事件の表示 特願2018- 32936「半導体装置の作製方法」拒絶査定不服審判事件〔平成30年 8月30日出願公開、特開2018-137448、請求項の数(1)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成26年3月18日(優先権主張平成25年4月4日)に出願された特許出願(特願2014-54599号)の一部を、平成30年2月27日に特許法第44条第1項の規定による新たな特許出願としたものであって、平成30年3月13日付けで上申書が提出され、平成30年12月14日付けで拒絶理由通知がされ、平成31年2月7日付けで手続補正がされるとともに意見書が提出され、平成31年2月28日付けで拒絶査定(原査定)がされ、これに対し、令和1年5月22日に拒絶査定不服審判の請求がされ、令和2年5月28日付けで拒絶理由通知がされ、令和2年7月16日付けで意見書が提出されたものである。

第2 本願発明
本願請求項1に係る発明(以下、「本願発明1」という。)は、平成31年2月7日付けの手続補正で補正された特許請求の範囲の請求項1に記載された事項により特定される発明であり、本願発明1は以下のとおりの発明である。

「【請求項1】
基板の上方に第1の導電膜を形成する工程と、
前記第1の導電膜の上方に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜の上方に半導体膜を形成する工程と、
前記半導体膜の上方に第2の絶縁膜を形成する工程と、
前記第2の絶縁膜の上方に、レジストマスクを形成する工程と、
前記レジストマスクを用いて、前記第1の絶縁膜及び前記第2の絶縁膜に第1の開口を形成すると同時に、前記第1の導電膜と前記半導体膜と重なる領域の前記第2の絶縁膜に第2の開口を形成する工程と、
前記レジストマスクを除去する工程と、
前記第2の絶縁膜の少なくとも一部の上方に、前記第1の開口及び前記第2の開口を介して前記第1の導電膜と前記半導体膜とを電気的に接続する第2の導電膜を形成する工程と、を有することを特徴とする半導体装置の作製方法。」

第3 引用文献、引用発明等
1.引用文献1について
ア 原査定の拒絶の理由に引用された引用文献1(特開2010-272691号公報)には、図面とともに次の事項が記載されている。

「【技術分野】
【0001】
本発明は、薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、及び該薄膜トランジスタ基板を用いた表示装置に関するものである。」

「【0016】
以下、本発明の実施例を、図面を参照して詳細に説明する。図1(a)、(b)は本発明の第一実施例のトップゲート型のTFT基板の要部を示す断面図である。図1(a)、(b)に示すように、TFT基板1は、厚さ0.5?0.7mm程度の透明無アルカリガラス等からなるガラス基板2の表面全面にSiO_(2)/SiNO、SiO_(2)等からなる汚染防止膜としての下地絶縁膜3が、50?200nm程度の膜厚に形成され、該下地絶縁膜3の表面に半導体層として所定のパターン状に半導体シリコン薄膜4が10?300nm程度の膜厚に形成されている。半導体シリコン薄膜4は、アモルファスシリコン(a-Si)薄膜、低温ポリシリコン(LTPS)薄膜、高温ポリシリコン(HTPS)薄膜、微結晶シリコン(μc-Si)薄膜、連続粒界結晶シリコン(CGS)薄膜等を用いることができる。
・・・
【0022】
本発明は、TFT基板のゲートコンタクトホールとシリコンコンタクトホールを形成する場合、ホールを形成する絶縁膜の厚みの薄い部分に薄膜レジスト部を設け、ホールを形成する絶縁膜の厚みが厚い部分を開口部として形成し、レジスト層の開口部の絶縁膜のエッチングと、前記レジスト層の薄膜部の除去と該レジスト層の下層の絶縁膜のエッチングを行うことで、前記ゲートコンタクトホールと前記半導体コンタクトホールを共に形成したものである。以下、TFT基板の製造方法について説明する。
【0023】
図3(a)?(d)、図4(e)?(g)は、図1に示すTFT基板の製造方法を説明するための各工程を示す断面図である。ここでは低温ポリシリコン薄膜を用いたTFT基板の製造方法の一例を説明する。尚、図3(a)?(d)及び図4(e)?(g)において右側はシリコンコンタクトホールの部分を示し、左側はゲートコンタクトホールの部分を示している。以下、TFT基板の全体の製造方法について説明する。先ず図3(a)に示すようにガラス基板2を洗浄した後、ガラス基板2の表面にプラズマCVD法等を用いてSiO_(2)/SiN_(O)を成膜して全面に下地絶縁膜3を形成する。
【0024】
次に、前駆体としてa-Si薄膜をプラズマCVD法で全面に成膜し、熱アニールにより脱水素化処理し、エキシマレーザーアニールによりレーザービームを照射して全面ポリシリコン膜を形成する。次いで、レジストパターン形成とドライエッチングによるリソグラフィー法で、所定のパターン状のポリシリコン薄膜4を形成する。
【0025】
次いで図3(b)に示すように、ポリシリコン薄膜4の上から、プラズマCVD法で全面にゲート絶縁膜5を形成する。次いでゲート絶縁膜5の上に、スパッタリング法でゲート電極6、16を形成する金属膜を成膜し、レジストパターン形成とエッチングによるリソグラフィー法により、所定のパターン状のゲート電極6、16形成する(図3(c)参照)。
【0026】
次に、特に図示しないが、マスク露光でn型TFT領域にレジストパターンを形成して、n型TFT領域をマスクした状態で、ｐ型TFT領域のポリシリコン薄膜のソース・ドレイン領域に、ボロンをイオンドーピングして注入する。更に同様にマスク露光でｐ型TFT領域にレジストパターンを形成し、n型TFT領域のポリシリコン薄膜のソース・ドレイン領域にリンをイオンドーピングして注入する。その後、注入イオンの活性化処理を行い、ポリシリコン薄膜のソース・ドレイン領域を低抵抗化する。
【0027】
次に、図3(d)に示すように、ゲート電極6、16の上からプラズマCVD法で層間絶縁膜7を全面に成膜する。
【0028】
次に、図4(e)に示すように、レジストパターンを形成するレジスト形成工程とホールを形成するエッチング工程とからなるリソグラフィー工程により、ゲート電極16の上部のゲートコンタクトホール8と半導体シリコン薄膜4の上部のシリコンコンタクトホール9を形成する。本発明は、上記のゲートコンタクトホール8とシリコンコンタクトホール9が、同じリソグラフィー工程によりホール加工されて形成されている。そして、コンタクトホール形成方法に特定の方法を用いる点に大きな特徴がある(コンタクトホール形成方法の詳細は後述する)。
【0029】
次に、図4(f)に示すように、コンタクトホールを形成した層間絶縁膜の上からスパッタリング法によりTi/Al/Tiを全面に成膜した後、マスク露光とエッチングによるリソグラフィー法により所定のパターン状にソース・ドレイン電極、ソース配線、データ信号線等を形成する。
【0030】
次に、図4(g)に示すように、ソース電極上の保護膜11と所定の位置にソース電極と透明導電膜を接合するためのコンタクトホール13は、感光性アクリル樹脂膜の全面塗布とマスク露光により形成する。そして、その上からスパッタリング法を用いてITO膜を全面に形成した後、マスク露光とエッチングによるリソグラフィー法により所定のパターン状に透明導電膜からなる透明電極12を形成することで、図1に示すTFT基板1が得られる。
【0031】
以下、ゲートコンタクトホールとシリコンコンタクトホールを形成するための、リソグラフィー工程について説明する。リソグラフィー工程は、図4(d)に示す表面に層間絶縁膜7が形成された積層体に、所定のパターンのレジスト層20を形成するレジスト形成工程と、レジスト層20を形成した積層体に対してエッチングにより穴あけ加工を行うエッチング工程とからなる。」

「【0058】 図11は本発明の第三実施例のレジスト層を形成した状態の要部断面を示す説明図である。第三実施例は図11に示すように、ボトムゲート構造のTFTを製造する場合の例である。第一実施例及び第二実施例は、トップゲート構造のTFTであるが、本発明は、第三実施例に示すようなボトムゲート構造のTFTに用いることもできる。【0059】 ボトムゲート構造のTFTでは、例えば、図11に示すように、ガラス基板2上に下地絶縁膜3、ゲート電極6、16が設けられ、ゲート絶縁膜5を介して半導体シリコン薄膜4が設けられて、積層体が構成されている。この場合、レジスト層20は、半導体シリコン薄膜4の上部(シリコンコンタクト領域)に薄膜レジスト部22を設け、ゲート電極16の上部(ゲートコンタクト領域)に開口部23を設け、それ以外の部分(ホール非形成領域)が厚膜レジスト部21からなる、膜厚差を有するパターンとして構成されている。【0060】 図11に示す膜厚差を有するパターンのレジスト層20が設けられた積層体に対し、上記の第一実施例又は第二実施例と同様のエッチング処理方法を用いてエッチング工程を行い、ゲートコンタクトホール8とシリコンコンタクトホール9を同じ処理工程で形成することができる。すなわち、第三実施例のTFT基板も、レジスト層20の開口部23の絶縁膜のエッチングと、レジスト層20の薄膜レジスト部22の除去とその下層の絶縁膜のエッチングが行われ、ゲートコンタクトホール9とシリコンコンタクトホール8が共に形成されたものである。」

図1?4、11は、以下のとおりのものである。
図2には、4個のTFTが示されており、図1、4も参照すると、図2の2つのT字状のデータ信号線15のうち、上の方のデータ信号線15は、右上のTFTの左側のシリコンコンタクトホール9及び左下及び右下の2つのTFTの共通のゲート配線16を接続するためのゲートコンタクトホール8を介して、左下及び右下の2つのTFTの当該ゲート配線16と右上及び左上の2つのTFTのそれぞれの半導体シリコン薄膜4とを接続する配線であることが、見てとれる。
図11から、ゲート電極6の上方を覆うように、ゲート絶縁膜5の上に、所定のパターン状の半導体シリコン薄膜4が形成されていること、ゲート電極(ゲート配線)16の上方を含むゲート絶縁膜5の上と半導体シリコン薄膜4の上の全面に層間絶縁膜7が形成されていること、ゲート電極(ゲート配線)16の上部のゲート絶縁膜5と層間絶縁膜7とにゲートコンタクトホール8が、半導体シリコン薄膜4の上部の層間絶縁膜7にシリコンコンタクトホール9が形成されていることが、見てとれる。





イ(ア)以下において、引用文献1の図2における、右上の第1のTFTのゲート電極を6、ゲートバスライン(ゲート配線)を16、シリコンコンタクトホールを9、ゲート電極6の左側のT字状のデータ信号線を15とし、その左下の第2のTFTのゲート電極を6’、ゲートバスライン(ゲート配線)を16’、シリコンコンタクトホールを9’、ゲートコンタクトホールを8’(図2の中央の符号8)、T字状のデータ信号線を15’とし、その下の第3のTFTのゲートバスライン(ゲート配線)を16’’、ゲートコンタクトホールを8’’(図2の下方の符号8)とする。

(イ)図2及び図1、4を参酌すると、引用文献1には、第三実施例においても、第一実施例と同様に、第2のTFTのゲート絶縁膜5及び層間絶縁膜7に形成され、第2のTFTのゲート配線16’を接続するためのゲートコンタクトホール8’、及び、第1のTFTのゲート電極6の上方に形成された半導体シリコン薄膜4の上部の層間絶縁膜7に形成されたシリコンコンタクトホール9を介して、第2のTFTのゲート配線16’と第1のTFTの半導体シリコン薄膜4とを電気的に接続するデータ信号線15を形成する工程が記載されているといえる。

引用文献1の段落【0018】?【0021】、【0030】の記載、及び図1、2、4を参酌すると、図2において、第1のTFTのゲート電極6の右側のデータ信号線15はソース配線であり、ゲート電極6の左側のT字状のデータ信号線15は、画素電極(透明電極)12であることは明らかであるから、段落【0029】に記載された「所定のパターン状にソース・ドレイン電極、ソース配線、データ信号線等を形成する。」は、「所定のパターン状にソース・ドレイン電極10、ソース配線15、データ信号線15等を形成する。」と解される。

(ウ)そうすると、上記引用文献1には、第一実施例のトップゲート型のTFT基板の製造方法の説明についての記載を参酌すると、第三実施例のボトムゲート構造のTFTについて、次の発明(以下、「引用発明」という。)が記載されていると認められる。

「ガラス基板2上に下地絶縁膜3を形成し、
所定パターン状のゲート電極(ゲート配線)6、16、6’、16’、16’’を形成し、
ゲート電極(ゲート配線)6、16、6’、16’、16’’の上から、全面にゲート絶縁膜5を形成し、
ゲート電極6、6’の上方を覆うように、ゲート絶縁膜5の上に、所定のパターン状の半導体シリコン薄膜4を形成し、
ゲート電極(ゲート配線)6、16、6’、16’、16’’の上方を含むゲート絶縁膜5の上と、半導体シリコン薄膜4の上から層間絶縁膜7を全面に成膜し、
レジストパターン20を形成するレジスト形成工程とホールを形成するエッチング工程とからなるリソグラフィー工程により、ゲート配線16、16’、16’’の上部のゲート絶縁膜5と層間絶縁膜7とにゲートコンタクトホール8、8’を、半導体シリコン薄膜4の上部の層間絶縁膜7にシリコンコンタクトホール9、9’を形成し、
上記のゲートコンタクトホール8、8’とシリコンコンタクトホール9、9’が、同じリソグラフィー工程によりホール加工されて形成されており、
コンタクトホール8、8’、9、9’を形成した層間絶縁膜7の上からTi/Al/Tiを全面に成膜した後、所定のパターン状にソース・ドレイン電極10、ソース配線15、データ信号線15等を形成する方法であって、
第2のTFTのゲート絶縁膜5及び層間絶縁膜7に形成され、第2のTFTのゲート配線16’を接続するためのゲートコンタクトホール8’、及び、第1のTFTのゲート電極6の上方に形成された半導体シリコン薄膜4の上部の層間絶縁膜7に形成されたシリコンコンタクトホール9を介して、第2のTFTのゲート配線16’と第1のTFTの半導体シリコン薄膜4とを電気的に接続するデータ信号線15を形成する工程を有する、TFT基板の製造方法。」

2.引用文献2について
また、原査定で周知技術を示す文献として引用された引用文献2(特開2010-129859号公報)には、図面とともに次の事項が記載されている。

「【0032】(画素の構成)
図3は、前記画素の領域(図1の点線枠内の領域)における構成を示した平面図である。また、図3のIa-Ia線における断面図を図1(a)に示している。
【0033】
図3において、まず基板SUB1(図1(a)参照)があり、この基板SUB1の表面にはたとえばシリコン酸化膜からなる下地膜UGL(図1(a)参照)が形成されている。下地膜UGLの表面には、ゲート信号線GLが形成され、このゲート信号線GLはその一部に突起部からなるゲート電極GTが一体化されて形成されている。また、下地膜UGLの表面には、ゲート信号線GLに近接し、該ゲート信号線と平行にコモン信号線CLが形成されている。
【0034】
基板SUB1の上面には、ゲート信号線GL(ゲート電極GT)、コモン信号線CLをも被って絶縁膜GI(図1(a)参照)が形成されている。この絶縁膜GIは薄膜トランジスタTFTｐの形成領域においてゲート絶縁膜として機能するようになっている。
【0035】
絶縁膜GIの上面であって、ゲート電極GTと重畳する領域に、多結晶半導体層PSと非晶質半導体層ASの順次積層体(以下、半導積層体PLSと称する場合がある)が形成されている。この半導積層体PLSは島状をなし、平面的に観て前記ゲート電極GTからはみ出すことなく、前記ゲート電極GTに重畳して形成されている。このように、半導積層体PLSを平面的に観て前記ゲート電極GTからはみ出すことなく形成したのは、基板SUB1の背面に配置されたバックライトからの光を前記ゲート電極GTによって遮光させ、光の照射によって半導積層体PLSに発生するリーク電流を回避させるようにしている。
・・・
【0037】
ドレイン信号線DL、ドレイン電極DT、ソース電極STは、高濃度半導体層HDSおよび金属膜MTの順次積層体(以下、導電積層体PLCと称する場合がある)から構成されている。ドレイン電極DT、ソース電極STは、図1(a)に示すように、層間絶縁膜INに予め形成されたコンタクトホールCHを通して、半導積層体PLSのうち上面に形成されている非晶質半導体層ASに電気的に接続されるようになっている。」

「【0047】
(製造方法)
図5および図6は、本発明の表示装置の製造方法を示す説明図で、図1に対応する箇所における行程を示した図である。以下、行程順に説明をする。
【0048】
行程1.(図5(a))
たとえばガラスからなる基板SUB1を用意し、この基板SUB1の主表面にたとえばシリコン酸化膜からなる下地膜UGLを膜厚約300nmで形成する。下地膜UGLの上面にパターン化された金属膜(たとえばAl)からなるゲート電極GT等を膜厚約150nmで形成する。下地膜UGLの上面にゲート電極GT等を被ってたとえばシリコン酸化膜からなる絶縁膜GIを膜厚約100nmで形成する。この絶縁膜GIは薄膜トランジスタTFTの形成領域においてゲート絶縁膜として機能するようになっている。絶縁膜GIの上面にポリシリコンからなる多結晶半導体層PSとアモルファスシリコンからなる非晶質半導体層ASの順次積層体を形成する。多結晶半導体層PSと非晶質半導体層ASの順次積層体はゲート電極GTに重畳するようにして島状に形成する。多結晶半導体層PSの膜厚はたとえば約50nm、非晶質半導体層ASの膜厚はたとえば約150nmで形成する。多結晶半導体層PSはたとえば最初アモルファスシリコンを製膜した後にレーザアニール法等を用いて結晶化することにより形成できる。
【0049】
行程2.(図5(b))
基板SUB1の上面に、たとえばシリコン窒化膜からなる層間絶縁膜INを、多結晶半導体層PSと非晶質半導体層ASの順次積層体等をも被って膜厚約500nmで形成する。次に、層間絶縁膜INの上面にフォトレジストを塗布し、いわゆるハーフトーン露光を用いたフォトリソグラフィ技術により、膜厚の異なる部分を有してパターニングされたフォトレジスト膜RSTを形成する。
【0050】
フォトレジスト膜RSTは、薄膜トランジスタTFTｐ側において膜厚が厚く電極を形成すべく領域に孔開けがなされ、薄膜トランジスタTFTc側において膜厚が薄くコンタクトホールCH2を形成すべく領域に孔開けがなされパターンとなっている。なお、薄膜トランジスタTFTc側のフォトレジスト膜RSTには電極を形成すべく領域には孔開けはなされていないものとなっている。
【0051】
行程3.(図5(c))
フォトレジスト膜RSTをマスクとし、層間絶縁膜INをエッチングする。これにより、層間絶縁膜INには、薄膜トランジスタTFTｐ側において該薄膜トランジスタTFTｐの電極用のコンタクトホールCHが形成され、薄膜トランジスタTFTc側において前記コンタクトホールCH2が形成されるようになる。
【0052】
行程4.(図6(a))
フォトレジスト膜RSTをいわゆるハーフアッシングする。これにより、フォトレジスト膜RSTは、膜厚が薄く形成された薄膜トランジスタTFTc側において完全に除去され、膜厚が厚く形成された薄膜トランジスタTFTｐ側において膜厚が薄くなったフォトジスト膜RST(図中符号RST’で示す)が残存するようになる。
【0053】
行程5.(図6(b))
フォトレジスト膜RST’をマスクとして層間絶縁膜INをエッチングする。この場合のエッチングはたとえばウェットエッチングによって行うことが好適である。これにより、薄膜トランジスタTFTc側の層間絶縁膜INは除去され、薄膜トランジスタTFTｐ側の層間絶縁膜INは残存されるようになる。
【0054】
行程6.(図6(c))
フォトレジスト膜RST’を除去する。そして、基板SUB1の上面に、高濃度に不純物がドープされたアモルファスシリコンからなる高濃度半導体層HDS、および金属膜MTを順次形成する。高濃度半導体層HDSおよび金属膜MTの順次積層体を、フォトリソグラフィ技術による選択エッチング法を用いてパターン化する。これにより、薄膜トランジスタTFTｐの各電極およびこれら電極に接続される配線、薄膜トランジスタTFTcの各電極およびこれら電極に接続される配線が形成される。」

したがって、上記引用文献2には、図1(a)、図5(c)等も参照すると、「ゲート電極GT(第1の導電膜)、絶縁膜GI(第1の絶縁膜)、多結晶半導体層PSと非晶質半導体層AS(半導体膜)、層間絶縁膜IN(第2の絶縁膜)を積層する工程と、フォトレジスト膜RST(レジストマスク)を形成する工程と、前記フォトレジスト膜RST(レジストマスク)を用いて、絶縁膜GI(第1の絶縁膜)及び層間絶縁膜IN(第2の絶縁膜)にコンタクトホールCH2を形成すると同時に、多結晶半導体層PSと非晶質半導体層AS(半導体膜)と重なる領域の前記層間絶縁膜IN(第2の絶縁膜)にコンタクトホールCHを形成する工程と、フォトレジスト膜RSTをハーフアッシングし、フォトレジスト膜RST’とし、層間絶縁膜INをエッチングし、フォトレジスト膜RST’を除去する工程と、を有する半導体装置の作製方法」という技術的事項が記載されていると認められる。

3.引用文献3について
また、原査定で周知技術を示す文献として引用された引用文献3(特開2010-080947号公報)には、図面とともに次の事項が記載されている。

「【0070】
(実施の形態1) 本実施の形態では、薄膜トランジスタ及びその作製工程について、図5乃至図8を用いて説明する。
【0071】
本実施の形態のボトムゲート構造の薄膜トランジスタ170a、170b、170cを図5及び図6に示す。図5(A1)は平面図であり、図5(A2)は図5(A1)における線A1-A2の断面図である。図5(B1)は平面図であり、図5(B2)は図5(B1)における線B1-B2の断面図である。図6(A1)は平面図であり、図6(A2)は図6(A1)における線C1-C2の断面図である。
【0072】
図5において、基板100上に、ゲート電極層101、ゲート絶縁層102、半導体層103、ソース領域又はドレイン領域104a、104b、ソース電極層又はドレイン電極層105a、105bを薄膜トランジスタ170aが設けられている。」

「【0086】
図4(A)(B)に、ゲート電極層101が半導体層103、ソース領域又はドレイン領域104a、104b、ソース電極層又はドレイン電極層105a、105bより大きく、ゲート電極層101上に半導体層103、ソース領域又はドレイン領域104a、104b、ソース電極層又はドレイン電極層105a、105bが形成されている薄膜トランジスタ170d、170eの例を示す。また、薄膜トランジスタ170d、170eには保護膜として絶縁膜107a、107bが形成されている。」

「【0087】
図5(A1)(A2)の薄膜トランジスタ170aの作製方法を図7(A)乃至(G)を用いて説明する。
【0088】
基板100上にゲート電極層101、ゲート絶縁層102、半導体膜111を形成する(図7(A)参照。)。・・・
【0116】次に半導体膜111をマスク113を用いてエッチングにより加工し、半導体層112を形成する(図7(B)参照。)。半導体層112は、フォトリソグラフィ技術または液滴吐出法によりマスク113を形成し、当該マスク113を用いて半導体膜111をエッチングすることで、形成することができる。
・・・
【0118】
次に、ゲート絶縁層102、半導体層112上にIn、Ga、及びZnを含む酸素欠乏酸化物半導体膜である半導体膜114を形成する(図7(C)参照。)。半導体膜114上にマスク116を形成する。マスク116は、フォトリソグラフィ技術またはインクジェット法により形成する。半導体膜114をマスク116を用いてエッチングにより加工し、半導体膜115を形成する(図7(D)参照。)。半導体膜115は膜厚2?100nm(好ましくは20?50nm)とすればよい。半導体膜114は希ガス(好ましくはアルゴン)雰囲気下で成膜する。
・・・
【0120】
半導体膜115上に導電膜117を形成する(図7(E)参照。)。
・・・
【0124】
次に、導電膜117上にマスク118を形成する。マスク118を用いて導電膜117をエッチングし分離して、ソース電極層又はドレイン電極層105a、105bを形成する(図7(F)参照。)。本実施の形態の図7のように導電膜117をウエットエッチングすると、導電膜117は等方的にエッチングされるため、マスク118の端部と、ソース電極層又はドレイン電極層105a、105bの端部はより一致せずより後退している。次に、マスク118を用いてn型の導電型を有する半導体膜115をエッチングして、ソース領域又はドレイン領域104a、104bを形成する(図7(G)参照。)。なお、エッチング条件にもよるが半導体膜115のエッチング工程において、半導体層112の露出領域も一部エッチングされ、半導体層103となる。よってソース領域又はドレイン領域104a、104bの間の半導体層103のチャネル領域は図7(G)に示すように膜厚の薄い領域となる。IGZO半導体層である半導体層103において、薄い膜厚の領域が、2nm以上200nm以下、好ましくは20nm以上150nm以下とする。
・・・
【0130】
次に図5(B1)(B2)に示す薄膜トランジスタ170bの作製工程を図8に示す。
【0131】
図8(A)は図7(B)の工程においてマスク113を除去した状態である。半導体層112上に半導体膜114と導電膜121とを順に積層する(図8(B)参照。)。この場合半導体膜114と導電膜121とを大気に曝さないでスパッタ法で連続的に成膜することができる。
【0132】
半導体膜114と導電膜121上にマスク122を形成し、マスク122を用いて導電膜121をウエットエッチング加工してソース電極層又はドレイン電極層105a、105bを形成する(図8(C)参照。)。
【0133】
次に、半導体膜114をドライエッチング加工してソース領域又はドレイン領域104a、104bを形成する(図8(D)参照。)。同工程で半導体層112の一部もエッチングされ、半導体層103となる。図8のように、ソース領域又はドレイン領域104a、104bとソース電極層又はドレイン電極層105a、105bとを形成するエッチングに同じマスクを用いると、マスク数を減らすことができるため、工程簡略化、低コスト化が計れる。
【0134】
薄膜トランジスタ170a、170b、170c上にも、薄膜トランジスタ170d、170eと同様に保護膜として絶縁膜を形成してもよい。保護膜としてはゲート絶縁層と同様に形成することができる。・・・」

したがって、上記引用文献3には、「ゲート電極層101(第1の導電膜)、ゲート絶縁層102(第1の絶縁膜)、半導体層112と半導体膜114(半導体膜)、導電膜117、保護膜としての絶縁膜(第2の絶縁膜)を積層する工程を有する薄膜トランジスタ170a、170b(半導体装置)の作製方法」、及び「ゲート電極層101が半導体層103よりも大きい薄膜トランジスタ170d、170e」という技術的事項が記載されていると認められる。

第4 対比・判断
1.本願発明1について
(1)対比
ア 本願発明1と引用発明とを対比すると、次のことがいえる。

(ア)引用発明における「ガラス基板2」、「ゲート電極(ゲート配線)6、16、6’、16’、16’’」、「ゲート絶縁膜5」、「TFT基板の製造方法」は、それぞれ、本願発明1における「基板」、「第1の導電膜」、「第1の絶縁膜」、「半導体装置の作製方法」に相当する。
(イ)また、引用発明における「ゲートコンタクトホール8、8’」、「シリコンコンタクトホール9、9’」、「層間絶縁膜7」は、それぞれ、本願発明1における「第1の開口」、「第2の開口」、「第2の絶縁膜」に対応する。
(ウ)引用発明は、「層間絶縁膜7を全面に成膜し、レジストパターン20を形成するレジスト形成工程とホールを形成するエッチング工程とからなるリソグラフィー工程により、ゲート配線16、16’、16’’の上部のゲート絶縁膜5と層間絶縁膜7とにゲートコンタクトホール8、8’を、半導体シリコン薄膜4の上部の層間絶縁膜7にシリコンコンタクトホール9、9’を形成」するものであるから、「レジストパターン20を用いて、ゲート絶縁膜5及び層間絶縁膜7にゲートコンタクトホール8、8’を形成すると同時に、ゲート電極6、6’’の上方に形成された半導体シリコン薄膜4の上部の層間絶縁膜7にシリコンコンタクトホール9、9’を形成する工程を有する」ものであるといえる。
したがって、本願発明1と引用発明とは、「前記第2の絶縁膜の上方に、レジストマスクを形成する工程」と、「前記レジストマスクを用いて、前記第1の絶縁膜及び前記第2の絶縁膜に第1の開口を形成すると同時に、前記第1の導電膜の上方に形成された前記半導体膜の上部の前記第2の絶縁膜に第2の開口を形成する工程」と、「前記レジストマスクを除去する工程」を有する点で一致ないし共通する。

イ したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。

＜一致点＞
「基板の上方に第1の導電膜を形成する工程と、 前記第1の導電膜の上方に第1の絶縁膜を形成する工程と、 前記第1の絶縁膜の上方に半導体膜を形成する工程と、 前記半導体膜の上方に第2の絶縁膜を形成する工程と、 前記第2の絶縁膜の上方に、レジストマスクを形成する工程と、 前記レジストマスクを用いて、前記第1の絶縁膜及び前記第2の絶縁膜に第1の開口を形成すると同時に、前記第1の導電膜の上方に形成された前記半導体膜の上部の前記第2の絶縁膜に第2の開口を形成する工程と、 前記レジストマスクを除去する工程と、を有する半導体装置の作製方法。」

＜相違点＞
＜相違点1＞
本願発明1は、「前記レジストマスクを用いて、前記第1の絶縁膜及び前記第2の絶縁膜に第1の開口を形成すると同時に、前記第1の導電膜と前記半導体膜と重なる領域の前記第2の絶縁膜に第2の開口を形成する工程」を有するのに対し、 引用発明は、「レジストパターン20」を用いて、「ゲート配線16、16’、16’’の上部のゲート絶縁膜5と層間絶縁膜7とにゲートコンタクトホール8、8’」を、形成すると同時に、「半導体シリコン薄膜4の上部の層間絶縁膜7にシリコンコンタクトホール9、9’」を形成するものであるといえるものの、本願発明1の上記のような構成を備えるものではない点。

＜相違点2＞
本願発明1は、「前記第2の絶縁膜の少なくとも一部の上方に、前記第1の開口及び前記第2の開口を介して前記第1の導電膜と前記半導体膜とを電気的に接続する第2の導電膜を形成する工程」を有するのに対し、 引用発明では、「第2のTFTのゲート絶縁膜5及び層間絶縁膜7に形成され、第2のTFTのゲート配線16’を接続するためのゲートコンタクトホール8’、及び、第1のTFTのゲート電極6の上方に形成された半導体シリコン薄膜4の上部の層間絶縁膜7に形成されたシリコンコンタクトホール9を介して、第2のTFTのゲート配線16’と第1のTFTの半導体シリコン薄膜4(本願発明1の「前記半導体膜」に相当。))とを電気的に接続するデータ信号線15を形成する工程を有する」ものの、 第1のTFTのゲート絶縁膜5及び層間絶縁膜7には開口(第1の開口)が形成されておらず、「前記第1の開口」、及び、層間絶縁膜7に形成されたシリコンコンタクトホール9を介して、第1のTFTの前記ゲート電極6(前記導電膜)と前記半導体シリコン薄膜4(前記半導体膜)とを電気的に接続するものではなく、本願発明1の上記のような構成を備えるものではない点。

(2)相違点についての判断
上記相違点1、2について、まとめて検討する。

ア ボトムゲート構造の薄膜トランジスタトランジスタにおいて、ゲート電極が半導体薄膜よりも大きい構成は、上記引用文献2、3に記載されているように、周知であるといえる。
また、上記引用文献2には、「ゲート電極GT(第1の導電膜)、絶縁膜GI(第1の絶縁膜)、多結晶半導体層PSと非晶質半導体層AS(半導体膜)、層間絶縁膜IN(第2の絶縁膜)を積層する工程と、フォトレジスト膜RST(レジストマスク)を形成する工程と、前記フォトレジスト膜RST(レジストマスク)を用いて、絶縁膜GI(第1の絶縁膜)及び層間絶縁膜IN(第2の絶縁膜)にコンタクトホールCH2を形成すると同時に、多結晶半導体層PSと非晶質半導体層AS(半導体膜)と重なる領域の前記層間絶縁膜IN(第2の絶縁膜)にコンタクトホールCHを形成する工程と、フォトレジスト膜RSTをハーフアッシングし、フォトレジスト膜RST’とし、層間絶縁膜INをエッチングし、フォトレジスト膜RST’を除去する工程と、を有する半導体装置の作製方法」という技術的事項が記載されていると認められる。

イ しかしながら、上記(1)イの＜相違点2＞のとおり、引用発明では、第1のTFTのゲート絶縁膜5及び層間絶縁膜7には開口(第1の開口)が形成されておらず、「前記第1の開口」、及び、層間絶縁膜7に形成されたシリコンコンタクトホール9を介して、第1のTFTの前記ゲート電極6(前記導電膜)と前記半導体シリコン薄膜4(前記半導体膜)とを電気的に接続するものではない。
そうすると、引用発明において、上記引用文献2、3を参照した当業者であっても、まず、第1のTFTにおいて、ゲート電極6を半導体シリコン薄膜4より大きくして、シリコンコンタクトホール9を、大きくしたゲート電極と半導体シリコン薄膜4とが重なる領域に形成するものとし、さらに、このシリコンコンタクトホール9の形成と同時に、第1のTFTのゲート絶縁膜5及び層間絶縁膜7にゲートコンタクトホールを新たに形成し、さらに、この新たに形成したゲートコンタクトホール及び前記シリコンコンタクトホール9を介して、前記大きくしたゲート電極と前記半導体シリコン薄膜4とを電気的に接続する導電膜を形成するものとする動機付けがあるとはいえない。

したがって、引用発明において、上記引用文献2、3を参照した当業者が、上記相違点1、2に係る本願発明1の構成とすることは容易になし得たこととはいえない。

ウ よって、本願発明1は、当業者が引用発明及び引用文献2、3に記載された周知技術に基づいて容易に発明をすることができたものであるとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は、請求項1について上記引用文献1に記載された発明及び上記引用文献2、3に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら、上記のとおり、本願発明1は、当業者が上記引用文献1に記載された発明及び上記引用文献2、3に記載された周知技術に基づいて容易に発明をすることができたものではない。したがって、原査定を維持することはできない。

第6 当審拒絶理由について
1.特許法第36条第6項第2号について
(1)当審では、請求項1の「前記第2の絶縁膜の少なくとも一部の上方に、前記第1の開口及び前記第2の開口を介して前記第1の導電膜と前記半導体膜とを電気的に接続する第2の導電膜を形成する工程」(以下「工程B」という。)との記載における、「前記第1の導電膜」と「前記半導体膜」とを電気的に接続することの技術的意味が不明なので、工程Bの技術的意義を理解できず、請求項1に係る発明は、明確でないとの拒絶の理由を通知している。
しかしながら、令和2年7月16日付けの意見書における、「本願明細書の段落[0028]には、図1(B)は液晶表示装置のドライバ等が設けられた周辺部として機能させることができる部分であることが記載されています。また、図1(B)のレイアウトは、例えば、ダイオード接続されたトランジスタであることは、当業者であれば容易に理解されるものと思料します。つまり、例えば、接続部160は、ソース又はドレインの一方とゲートが接続した部分であると言えます。
そして、接続部160は、絶縁膜108の半導体膜と重なる部分に開口を形成することと同時に、半導体膜と重ならない部分では絶縁膜108だけでなく絶縁膜104にも開口を形成することで、絶縁膜108と絶縁膜104の開口を別々に形成する場合よりも、マスクおよびフォトリソグラフィ工程を削減することができます。そのため半導体装置の製造時間を短縮し、製造コストを抑制することができるという特徴があります。」との主張を踏まえれば、上記「『前記第1の導電膜』と『前記半導体膜』とを電気的に接続すること」の技術的意味は、例えば、ダイオード接続されたトランジスタにおいて、ゲートとソース又はドレインの一方とを電気的に接続することを意味することが明らかになったことから、請求項1に係る発明は明確である。

第7 むすび
以上のとおり、本願発明1は、当業者が引用文献1に記載された発明及び引用文献2、3に記載された周知技術に基づいて容易に発明をすることができたものではない。
したがって、原査定の理由及び当審で通知した拒絶理由によっては、本願を拒絶することはできない。 また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2020-11-30 
出願番号 特願2018-32936(P2018-32936)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 脇水 佳弘  
特許庁審判長 加藤 浩一
特許庁審判官 小川 将之
恩田 春香
発明の名称 半導体装置の作製方法  

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