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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1368938
審判番号 不服2018-16952  
総通号数 253 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-01-29 
種別 拒絶査定不服の審決 
審判請求日 2018-12-20 
確定日 2020-12-02 
事件の表示 特願2015-547954「絶縁ゲート型電界効果トランジスタ素子及びその作製方法」拒絶査定不服審判事件〔平成26年 6月19日国際公開、WO2014/092936、平成28年 2月12日国内公表、特表2016-504764〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1 手続の経緯
本願は、2013年11月18日(パリ条約による優先権主張外国庁受理2012年12月12日、米国)を国際出願日とする出願であって、平成30年8月15日付けで拒絶査定がなされた。その後の手続きは、概略、以下のとおりである。

平成30年 8月15日(起案日):拒絶査定
平成30年12月20日 :審判請求
平成30年12月20日 :手続補正書
令和 1年 7月 8日(起案日):拒絶理由通知
令和 1年10月22日 :意見書・手続補正書
令和 1年12月 2日(起案日):拒絶理由通知
令和 2年 3月 3日 :意見書・手続補正書(以下、この手続補正書による手続補正を「本件補正」という。)

第2 本願発明
本件補正によって補正された特許請求の範囲の請求項1(以下「本願発明」という。)は、以下のとおりである。

「【請求項1】
ソースコンタクト及びドレインコンタクトと導電接続された炭化ケイ素を含む半導体基体であって、
半導体基体が、半導体基体の第1の側に配置され、かつ第1の型のドーパントをドープした、半導体基体の第1の体積部を備える第1のウェル領域を含み、半導体基体が、半導体基体の第1の側に配置され、かつ逆極性の第2の型のドーパントをドープした、半導体基体の第2の体積部を備える第2のウェル領域を含み、第2のウェル領域が、第1のウェル領域内に配置され、第1のウェル領域及び第2のウェル領域がソースコンタクトと導電接続し、第1のウェル領域内であって第2のウェル領域外に配置されたドープ表面領域を有する半導体基体と、
半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含み、外側セクションが、半導体基体のドープ表面領域、第1のウェル領域及び第2のウェル領域上に配置されており、内部セクションが、半導体基体の第1のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されており、半導体基体が、ゲート信号がゲートコンタクトに印加されているときに第2のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成されているゲート酸化膜と、
を備え、
ここで前記ゲートコンタクトが金属合金から選ばれる1種類以上の導電性材料から形成されるものである、
絶縁ゲート型電界効果トランジスタ(IGFET)素子。」

第3 拒絶の理由
令和1年12月2日付けで当審が通知した拒絶理由(以下「当審拒絶理由」という。)のうちの理由3は、次のとおりのものである。
「理由3(進歩性)
本件出願の請求項1?23に係る発明は、その優先日前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。

<引用文献等一覧>
引用文献1:特開2011-129547号公報(令和1年7月8日付け拒絶理由通知で引用した引用文献1)
引用文献2:特表2004-519842号公報(令和1年7月8日付け拒絶理由通知で引用した引用文献2)
引用文献3:米国特許出願公開第2004/0108547号明細書(令和1年7月8日付け拒絶理由通知で引用した引用文献3)
周知例1:特開2009-43880号公報(周知技術を示す文献)
周知例2:再公表特許第2005/076327号(周知技術を示す文献)
周知例3:特表2010-509771号公報(原査定で周知技術を示す文献として引用された引用文献7。周知技術を示す文献)
周知例4:特開2009-32919号公報(原査定で周知技術を示す文献として引用された引用文献4。周知技術を示す文献)」

第4 引用文献の記載及び引用発明
1 引用文献1の記載
引用文献1には、以下の事項が記載されている(下線は、当審で付した。以下同じ。)。

「【0001】
本発明は、半導体装置およびその製造方法に関し、特に、縦型MOS半導体装置(MOSFET)、絶縁ゲート型バイポーラトランジスタ(IGBT)などの電力用半導体装置およびその製造方法に関する。」

「【0012】
図16は、一般的なMOSFET70の構成を示す断面図である。図16に示すMOSFET70において、N型不純物を比較的高濃度(N^(+))に含んだドレイン領域22の一方の主面上に、N型不純物を比較的低濃度(N^(-))に含んだエピタキシャル層21が形成され、エピタキシャル層21の上層部には、P型不純物を含んだ複数のボディ領域24が選択的に形成され、ボディ領域24の表面内には、N型不純物を比較的高濃度(N^(+))に含んだソース領域25が形成されている。
【0013】
そして、隣り合うボディ領域24のソース領域25間上に渡るように薄いゲート絶縁膜23を介してゲート電極27が形成されている。ゲート絶縁膜23の直下のボディ領域24の表面内には、MOSFET70の動作時にチャネル部26が形成される。」

「【0029】
<実施の形態>
<装置構成>
図1は本発明に係る実施の形態のMOSFET100の構成を示す断面図である。なお、説明するMOSFET100はNチャネル型であるが、本発明はPチャネル型に適用可能であることは言うまでもなく、その場合は、各不純物の導電型が反対になる。
【0030】
図1に示すMOSFET100において、N型不純物を比較的高濃度(N^(+))に含んだドレイン領域2の一方の主面上に、N型不純物を比較的低濃度(N^(-))に含んだエピタキシャル層1(ドリフト層)が形成され、エピタキシャル層1の上層部には、P型不純物を含んだ複数のウエル領域4が選択的に形成され、ウエル領域4の表面内には、N型不純物を比較的高濃度(N^(+))に含んだソース領域5が形成されている。
【0031】
そして、隣り合うボディ領域24のソース領域5間上に渡るように部分的に厚さの異なるゲート絶縁膜3が形成されている。
【0032】
ゲート絶縁膜3は、ソース領域5の端縁部からウエル領域4の外縁にかけての部分の上部に相当する領域(第2の領域)が、厚さ約50nmの薄膜部3aとなっており、エピタキシャル層1の上部に相当する領域(第1の領域)が、厚さ80?100nmの厚膜部3bとなっている。薄膜部3aと厚膜部3bとの間は曲率を有して緩やかに変化し、この薄膜部3aから厚膜部3bへと変化する領域を膜厚変化領域15(第3の領域)と呼称する。膜厚変化領域15は、エピタキシャル層1のウエル領域4の側面に接する部分および、当該部分近傍のウエル領域4の上部に相当する領域であり、厚膜部3bが膜厚変化領域15まで及ぶことで、そこでのゲート絶縁膜3の厚さは薄膜部3aよりも厚くなっている。
【0033】
そして、ゲート絶縁膜3の上にはゲート電極7が形成されている。ゲート絶縁膜3の直下のウエル領域4の表面内には、MOSFET100の動作時にチャネル部6が形成される。
【0034】
ゲート絶縁膜3およびゲート電極7を覆うように層間絶縁膜8が形成され、また、層間絶縁膜8に覆われていない部分のソース領域5およびウエル領域4を共通に接続するように、エピタキシャル層1の一方の主面上全面に渡ってソース電極9が形成され、ソース領域5およびウエル領域4は、ソース電極9とコンタクト部11で電気的に接続されることとなる。
【0035】
また、ドレイン領域2の他方の主面上には全面に渡ってドレイン電極10が形成されている。
【0036】
なお、隣り合うウエル領域4間のゲート絶縁膜3下方のエピタキシャル層1内の領域をJFET領域12と呼称する。
【0037】
<製造方法>
次に、図1に示したMOSFET100の好ましい製造方法について図2?図8を用いて説明する。
【0038】
まず、図2に示す工程において、ドレイン領域2となるN型不純物を比較的高濃度(N^(+))に含んだ半導体基板(例えば炭化珪素基板)の一方の主面上に、エピタキシャル成長によりエピタキシャル層1を形成する。なお、エピタキシャル成長の代わりに、他の方法、例えば貼り合わせ法によりN型不純物を比較的低濃度(N^(-))に含んだ炭化珪素基板を貼り合わせて半導体層としても良い。
【0039】
次に、エピタキシャル層1の一方の主面(半導体基板側とは反対側の主面)全面に、CVD(chemicalvapor deposition)法(または熱酸化法)により厚さ30?80nmの一次酸化膜14を形成する。
【0040】
続いて、写真製版およびエッチング工程によって、この一次酸化膜14の所定の位置にウエル領域4を形成するための開口部OP1を形成する。
【0041】
このエッチング工程においては、ウエットエッチングなどの等方性エッチングを用いることにより、一次酸化膜14の開口部OP1の端縁部は、断面形状に曲率を持たせることが可能となる。その結果、ゲート絶縁膜3内の電界強度の緩和やソース電極9の段差切れを防止することができる。この曲率は、一次酸化膜14の厚み程度となる。
【0042】
次に、一次酸化膜14の上方から、P型不純物として例えばアルミニウム(Al)のイオン注入を行い、開口部OP1に対応する位置のエピタキシャル層1の上層部にウエル領域4を形成する。なお、本例では、炭化珪素基板上に形成される炭化珪素半導体装置を例に採っているのでAlのイオン注入によりウエル領域4を形成しているが、シリコン基板上に形成されるシリコン半導体装置の場合は、P型不純物としてはボロンを使用し、N型不純物としてはリン(P)やヒ素(As)を使用することが一般的である。本願発明は、炭化珪素半導体装置にもシリコン半導体装置にも適用が可能である。
【0043】
なお、炭化珪素半導体装置は、シリコン半導体装置に比べて、高温環境下、高耐圧下での使用が可能という特徴がある。
【0044】
ここでのイオン注入は、多段階の注入エネルギーを用いて行う、いわゆる多段注入方式を用い、また、各注入段階での注入イオン電流値(ドーズ量)を変化させることにより不純物濃度が、エピタキシャル層1の主面から深さ方向に徐々に高くなり、所定の深さでピーク値を示した後は、深さ方向に徐々に低くなるというプロファイルを実現する。
【0045】
この場合のドーズ量および注入エネルギーの一例としては、400keVの注入エネルギーでドーズ量1×10^(13)cm^(-2)のイオン注入を行い、500keVの注入エネルギーでドーズ量4×10^(13)cm^(-2)のイオン注入を行い、700keVの注入エネルギーでドーズ量5×10^(13)cm^(-2)のイオン注入を行う。この条件で得られる不純物プロファイルのピーク値の不純物濃度は3×10^(18)cm^(-3)となる。このような技術はレトログレード技術と呼称されている。
【0046】
なお、通常のウエル領域の形成では、注入エネルギーの範囲を、例えば60keV?700keVとし、その範囲で6段階に分けて注入行い、各段階でのドーズ量は共通とすることで、均一な不純物プロファイルを得る方法が一般的である。
【0047】
ここで、ウエル領域4の形成と同時に、MOSFET100の終端領域に形成される耐電圧確保のためのガードリング(図示せず)の形成も行うことが可能である。
【0048】
この際、例えば、終端領域の不純物濃度がウエル領域4の不純物濃度より高くする必要がある場合には、ウエル領域4を形成した後、位置合わせ精度をあまり必要としない写真製版工程を利用して開口部OP1をマスクするレジストマスクを形成し、ガードリング形成用の開口部のみはマスクせずに追加のイオン注入を行うことによってガードリングを形成することができる。
【0049】
イオン注入後、例えばアルゴン雰囲気中で半導体基板を1700℃で10分間加熱することで、注入されたイオンを活性化する。
【0050】
次に、図3に示す工程において、CVD法によりエピタキシャル層1の一方の主面全面に厚さ50nm程度のシリコン酸化膜を形成することで、一次酸化膜14を厚くして80?120nmとするとともに、露出したウエル領域4上も覆う二次酸化膜13を得る。この二次酸化膜13が、後にゲート絶縁膜3となる。二次酸化膜13の形成を等方的に行うことにより、JFET領域12の端縁部近傍のウエル領域4上のゲート絶縁膜3の厚みをウエル領域4上の他の部分よりも厚くすることが可能となる。
【0051】
次に、図4に示す工程において、二次酸化膜13の全面に渡って、例えばCVD法により厚さ300?1000nmの多結晶シリコン膜17(導電膜)を堆積する。この多結晶シリコン膜17が、後にゲート電極7となる。
【0052】
次に、図5に示す工程において、多結晶シリコン膜17上に写真製版工程によってソース領域5の形成のための開口パターンを有したレジストマスクをパターニングし、当該レジストマスクを用いて、多結晶シリコン膜17および二次酸化膜13をエッチングし、ソース領域5形成のための開口部OP2を形成する。
【0053】
そして、レジストマスクを除去した後、多結晶シリコン膜17の上方から、N型不純物として例えば窒素(N)またはリン(P)のイオン注入を行い、開口部OP2を介してウエル領域4の表面内にソース領域5を形成する。
・・・(略)・・・
【0056】
次に、図7に示す工程において、シリコン酸化膜18の全面に渡って、写真製版工程によってレジストマスクRM1をパターニングする。レジストマスクRM1は、コンタクト部11に対応する部分が開口されたパターンを有しており、当該レジストマスクRM1を用いて、シリコン酸化膜18、多結晶シリコン膜17および二次酸化膜13をエッチングし、コンタクト部11に対応した部分に開口部OP3を形成する。このエッチングにより、シリコン酸化膜18、多結晶シリコン膜17および二次酸化膜13は、それぞれ層間絶縁膜8、ゲート電極7およびゲート絶縁膜3となる。
【0057】
次に、レジストマスクRM1を除去した後、図8に示す工程において、層間絶縁膜8の全面に渡ってAl等の金属膜をスパッタ法または蒸着法によって形成し、その後にパターニング処理を行うことで、ソース電極9を形成する。ソース電極9は、開口部OP3内にも形成され、開口部OP3を埋め込むことで、ソース電極9とソース領域5およびウエル領域4がコンタクト部11で電気的に接続される。
【0058】
この後、ドレイン領域2の他方の主面上にAl等の金属膜をスパッタ法または蒸着法によって形成することでドレイン電極13を形成し、図1に示されるMOSFET100が完成する。
【0059】
<効果>
次に、図1に示したMOSFET100の奏する効果について説明する。図2を用いて説明したように、ウエル領域4の製造工程においては、多段注入方式によりイオン注入を行い、各注入段階での注入イオン電流値(ドーズ量)を変化させることにより、深さ方向において不純物濃度のピーク値を有する不純物プロファイルを実現している。
・・・(略)・・・
【0062】
また、ゲート絶縁膜3の薄膜部3aから厚膜部3bへと変化する膜厚変化領域15は、ウエル領域4の上部に形成されるため、膜厚変化領域15のゲート絶縁膜3内中の電界強度が緩和される。これにより、耐圧劣化や絶縁破壊等を防止し、耐電圧の向上、ひいては信頼性の向上が可能となる。」

図1は、以下のとおりである。


2 引用発明
(1)上記1の段落【0039】?【0041】、【0050】,【0056】の記載から、引用文献1の図1に示されたMOSFET100のゲート絶縁膜3は、二次酸化膜13からなるゲート酸化膜であるといえることは明らかである。

(2)上記1の段落【0012】、【0013】の記載から、段落【0031】に記載の「ボディ領域24」は、引用文献1の図1に示されたMOSFET100の、「P型不純物」を含んだ「ウエル領域4」と同じ領域であることが明らかである。

(3)したがって、上記1からみて、引用文献1には、図1に示された「本発明に係る実施の形態のMOSFET100」に関する、以下の発明が記載されている(以下「引用発明」という。)。

「縦型MOS半導体装置(MOSFET)100であって、
N型不純物を含んだ炭化珪素基板からなるドレイン領域2の一方の主面上に、エピタキシャル層1(ドリフト層)が形成され、エピタキシャル層1の上層部には、P型不純物を含んだ複数のウエル領域4が選択的に形成され、ウエル領域4の表面内には、N型不純物を含んだソース領域5が形成され、
隣り合うウエル領域4のソース領域5間上に渡るように部分的に厚さの異なるゲート酸化膜3が形成され、
ゲート酸化膜3は、ソース領域5の端縁部からウエル領域4の外縁にかけての部分の上部に相当する領域(第2の領域)が、薄膜部3aとなっており、エピタキシャル層1の上部に相当する領域(第1の領域)が、厚膜部3bとなっており、薄膜部3aと厚膜部3bとの間は曲率を有して緩やかに変化し、この薄膜部3aから厚膜部3bへと変化する領域を膜厚変化領域15(第3の領域)は、エピタキシャル層1のウエル領域4の側面に接する部分および、当該部分近傍のウエル領域4の上部に相当する領域であり、厚膜部3bが膜厚変化領域15まで及ぶことで、そこでのゲート酸化膜3の厚さは薄膜部3aよりも厚くなっており、
膜厚変化領域15は、ウエル領域4の上部に形成され、
ゲート酸化膜3の上には、多結晶シリコン膜17からなるゲート電極7が形成され、ゲート酸化膜3の直下のウエル領域4の表面内には、MOSFET100の動作時にチャネル部6が形成され、
ソース領域5およびウエル領域4は、ソース電極9とコンタクト部11で電気的に接続され、
ドレイン領域2の他方の主面上には全面に渡ってドレイン電極10が形成され、
隣り合うウエル領域4間のゲート酸化膜3下方のエピタキシャル層1内の領域はJFET領域12である、MOSFET。」

3 引用文献2の記載
引用文献2には、以下の事項が記載されている。

「【0015】
(発明の概要)
本発明の実施形態によって、炭化ケイ素金属酸化物半導体電界効果トランジスタ(MOSFET)と、n型炭化ケイ素ドリフト層、ドリフト層内の離間されたp型炭化ケイ素領域を有し、またp型炭化ケイ素領域内のn型炭化ケイ素領域、ドリフト層上の酸化物層を有する炭化ケイ素MOSFETの製造方法とが提供される。またMOSFETは、n型炭化ケイ素領域のそれぞれからn型炭化ケイ素ドリフト層へ延びるn型の短絡チャネル(shorting channel)を有する。」

「【0019】
本発明のさらなる実施形態においては、n型短絡チャネルは、ゼロボルトゲートバイアスが印加されたときにn型チャネルが自己空乏(self depleted)領域となるように、ドープされている。本発明の特定の実施形態においては、短絡チャネルはシート電荷が約10^(13)cm^(-2)未満である。たとえばn型短絡チャネルは、厚みが約3500Åでキャリア濃度が約2×10^(16)cm^(-3)の炭化ケイ素のエピタキシャル層のシート電荷に対応するシート電荷を有していても良い。また4Hポリタイプ炭化ケイ素における本発明の実施形態の場合、酸化物層とn型ドリフト層との間の界面は好ましくは、界面準位密度が、4Hポリタイプ炭化ケイ素の伝導帯エネルギーの約0.3?約0.4eVのエネルギー準位において、10^(12)eV^(-1)cm^(-2)未満である。」

「【0040】
図6に、本発明の実施形態によるMOSFETを例示する。図6に示すように、本発明の特定の実施形態においては、低濃度ドープされた炭化ケイ素のn^(-)ドリフト層12が、炭化ケイ素のn^(+)層10の上にある。n^(-)ドリフト層12は、炭化ケイ素の基板またはエピタキシャル層であっても良く、好ましくは4Hポリタイプ炭化ケイ素である。好ましくは、n^(-)ドリフト層12は、キャリア濃度が約10^(14)から約10^(17)cm^(-3)である。また、n^(+)層10は、注入された層もしくは領域またはエピタキシャル層であっても良い。n^(+)層は好ましくは、キャリア濃度が約10^(18)から10^(21)cm^(-3)である。
【0041】
さらに図6に示すように、離間されたp型炭化ケイ素領域によってn-ドリフト層12の中にp-ウェル20が形成されている。p-ウェル20は好ましくは、Alが注入され、少なくとも約1500℃の温度でアニールされている。p-ウェル20は、キャリア濃度が約1×10^(16)から約2×10^(19)cm^(-3)であっても良く、またn-ドリフト層12内に約0.1μmから約3μmだけ延びていても良い。種々のp型ドーパントを用いても良いが、ボロンよりもAlがp-ウェル20のドーパントとしては好ましい。と言うのは、ボロンは、1500℃を超える温度でアニールしたときに数μmに渡って拡散する傾向があるからである。そのため、p-ウェル20間の正確なギャップ(JFET領域21と言われることがある領域)を制御するのが難しくなる可能性がある。このギャップが大きすぎると、デバイスがブロッキング状態(blocking state)にあるときに、ゲート酸化物中の電界が高くなりすぎる可能性がある。しかしこのギャップが狭すぎると、JFET領域21の抵抗が非常に高くなる可能性がある。したがってギャップとしては、約1μmから約10μmであることが好ましい。与えられたデバイスに対して用いる個々のギャップは、デバイスの好ましいブロッキング電圧およびオン状態の抵抗に依存し得る。
【0042】
n^(+)炭化ケイ素領域24および、随意にp^(+)炭化ケイ素領域22が、p-ウェル20内に配置されている。n^(+)炭化ケイ素領域24は好ましくは、約0.5μmから約5μmだけ、JFET領域21に隣接するp-ウェル20の縁から間隔を置いて配置されている。随意のp^(+)炭化ケイ素領域22は好ましくは、n^(+)炭化ケイ素領域24に隣接し、かつp-ウェル20の縁の反対側である。n型炭化ケイ素の薄い層、たとえば窒素またはリンなどのn型不純物が所定のドーズだけドープされた層が、炭化ケイ素領域24から、ゲート酸化物28に隣接するn^(-)ドリフト層12のJFET領域へ延びて、短絡チャネル26を形成している。短絡チャネル26をp^(-)ウェル内に注入して、p-ウェルの活性化と一緒に少なくとも約1500℃の温度で活性化しても良い。好ましくは、短絡チャネル26はp-ウェル20内部に、約0.05μmから約1μmの深さまで延びている。短絡チャネル26のドーピングは、図10A?10Cを参照して後述するように、層の深さ、ゲートコンタクト32用材料の仕事関数、およびp-ウェル20のドーピングに依存し得る。しかし一般的に、短絡チャネル26は、シート電荷が約10^(13)cm^(-2)未満であっても良い。またp-ウェル20用のAlを注入した後に同じマスクを用いて短絡チャネル26用のn型不純物を注入することによって、マスクを再位置合わせする必要性を回避して、短絡チャネル26をp-ウェル20に対して自己整合することが好ましい。前述したように、短絡チャネル26はJFET領域内部に延びていないことが好ましい。と言うのは、このような層をJFET領域内部に延ばすと、デバイスがブロッキング状態にあるときに酸化物中の電界が増大する可能性があるからである。
【0043】
ゲート酸化物28は、少なくとも炭化ケイ素のn^(+)領域24間を延び、好ましくは、NOまたはN_(2)Oアニールによって熱成長させた酸化物か、酸化物/窒化物/酸化物(ONO)(最初の酸化物は熱酸化物でその後にNOまたはN_(2)Oアニールを行う)の何れかである。ゲートコンタクト材料は、好適であればどんなコンタクト材料であっても良いが、その高い仕事関数によりp型ポリシリコンが好ましい場合がある。ゲート酸化物28の厚みは、ゲートコンタクト32の材料の仕事関数に依存し得る。しかし一般的に、厚みとしては約100Åから約5000Åが好ましい。
【0044】
また1つまたは複数のソースコンタクト30およびドレインコンタクト34が形成されている。ソースコンタクト30は好ましくは、ニッケル(Ni)で形成され、p^(+)領域22およびn^(+)領域24の両方に対してオーミックコンタクトを形成するように、約600℃から約1000℃、たとえば825℃でアニールしても良い。ドレインコンタクト34も、Niまたは、n型炭化ケイ素へのオーミックコンタクトの形成に対して好適な他のこのような材料であっても良い。」

「【0066】
前述したように、本発明の実施形態によって、デバイスのJFET領域とp-ウェル20を通ってn^(+)領域24との間の短絡チャネル26および26’が得られる。短絡チャネル26および26’を形成する際には、n型不純物のドーズおよびエネルギーを好ましくは、ゼロゲートバイアスにおいてデバイスがノーマリオフとなるように制御する。こうすることは可能である。と言うのは、pn接合のビルトイン電圧、ゲート金属とSiCとの間の仕事関数の差、酸化物および界面準位での正味の電荷から、浅いn型層の自己空乏が存在するからである。しかし埋め込まれたpn接合によってn^(-)層が完全に空乏することがないように、注意しなければならない。こうすることによって、薄い蓄積層の下にバルクチャネルが存在することが保証される。図10A?10Cに示すように、このバルクチャネルの幅は、MOS界面に蓄積層が形成されるまで、正のゲートバイアスとともに増加する。この蓄積層は、表面粗さおよび表面電位の変動によって、不連続となる場合がある。
【0067】
図10Aには、ゲートバイアスを全く印加しないときの短絡チャネル26および26’を例示する。図10Bに示すように、バルクチャネル(正のゲートバイアスによって生成される)は、不連続な表面蓄積層領域をつなげており、その結果、滑らかな電流経路がMOSFETのソースからドレインまで形成される。図10Cに示すように、印加するゲートバイアスが大きくなるにつれて、バルクチャネルは最終的に蓄積層まで延びる。
【0068】
すでに簡単に述べたように、より効果的な短絡チャネルを実現するために、高い仕事関数を有するゲート金属(たとえばp^(+)ポリシリコン)およびより薄いゲート誘電体を用いることができる。高い仕事関数のゲート金属およびより薄いゲート誘電体によって、ゼロゲートバイアス時にMOSゲートの下の電荷をより多く空乏させることができる。その結果、正ゲートバイアス時にバルクチャネルが有する自由キャリアは多くなる(図10A)。しかし短絡チャネルを設けるだけでは、非常に高い有効チャネル移動度を実現するには不十分である可能性がある。と言うのは、バルクチャネル内の自由電子の数が非常に限られているからである。しかし短絡チャネルとともに、表面状態密度の低減(好ましくは、4Hポリタイプ炭化ケイ素の伝導帯エネルギーの0.4eV以内において約10^(12)ev^(-1)cm^(-2)未満まで)を行ってキャリアの表面散乱を減らすことによって、非常に高い有効チャネル移動度を得ることができる。」

第5 対比
本願発明と引用発明とを対比すると、次のことがいえる。
(1)引用発明における「縦型MOS半導体装置(MOSFET)100」、「ソース電極」、「ドレイン電極」は、それぞれ本願発明における「絶縁ゲート型電界効果トランジスタ(IGFET)」、「ソースコンタクト」、「ドレインコンタクト」に相当する。

(2)引用発明における「炭化珪素基板からなるドレイン領域2」と「エピタキシャル層1(ドリフト層)」を併せたものは、本願発明の「炭化ケイ素を含む半導体基体」に相当し、引用発明における「P型不純物を含んだ複数のウエル領域4」、「N型不純物を含んだソース領域5」は、それぞれ本願発明の「第1の型のドーパントをドープした、半導体基体の第1の体積部を備える第1のウェル領域」、「逆極性の第2の型のドーパントをドープした、半導体基体の第2の体積部を備える第2のウェル領域」に相当する。
引用発明において、ソース領域5は、「ウエル領域4の表面内」に形成されたものであるから、そうすると、本願発明と引用発明とは、「半導体基体が、半導体基体の第1の側に配置され、かつ第1の型のドーパントをドープした、半導体基体の第1の体積部を備える第1のウェル領域を含み、半導体基体が、半導体基体の第1の側に配置され、かつ逆極性の第2の型のドーパントをドープした、半導体基体の第2の体積部を備える第2のウェル領域を含み、第2のウェル領域が、第1のウェル領域内に配置され」たものである点で一致する。

(3)引用発明において、「ソース領域5およびウエル領域4は、ソース電極9とコンタクト部11で電気的に接続され」たものであるから、本願発明と引用発明とは、「第1のウェル領域及び第2のウェル領域がソースコンタクトと導電接続し」たものである点で一致する。

(4)本願発明における、「半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含み、外側セクションが、半導体基体のドープ表面領域、第1のウェル領域及び第2のウェル領域上に配置されており、内部セクションが、半導体基体の第1のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されて」いる「ゲート酸化膜」を備える点と、
引用発明における、「隣り合うウエル領域4のソース領域5間上に渡るように部分的に厚さの異なるゲート酸化膜3が形成され、
ゲート酸化膜3は、ソース領域5の端縁部からウエル領域4の外縁にかけての部分の上部に相当する領域(第2の領域)が、薄膜部3aとなっており、エピタキシャル層1の上部に相当する領域(第1の領域)が、厚膜部3bとなっており、薄膜部3aと厚膜部3bとの間は曲率を有して緩やかに変化し、この薄膜部3aから厚膜部3bへと変化する領域を膜厚変化領域15(第3の領域)は、エピタキシャル層1のウエル領域4の側面に接する部分および、当該部分近傍のウエル領域4の上部に相当する領域であり、厚膜部3bが膜厚変化領域15まで及ぶことで、そこでのゲート酸化膜3の厚さは薄膜部3aよりも厚くなっており、
膜厚変化領域15は、ウエル領域4の上部に形成され」、
「隣り合うウエル領域4間のゲート酸化膜3下方のエピタキシャル層1内の領域はJFET領域12である」とを対比する。

ア 引用発明では、「隣り合うウエル領域4のソース領域5間上に渡るように部分的に厚さの異なるゲート酸化膜3が形成され、ゲート酸化膜3は、ソース領域5の端縁部からウエル領域4の外縁にかけての部分の上部に相当する領域(第2の領域)が、薄膜部3aとなっており、エピタキシャル層1の上部に相当する領域(第1の領域)が、厚膜部3bとなって」いるから、本願発明と引用発明とは、「半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクション」を含む点で一致する。

イ 引用発明では、「ゲート酸化膜3は、ソース領域5の端縁部からウエル領域4の外縁にかけての部分の上部に相当する領域(第2の領域)が、薄膜部3aとなっており、エピタキシャル層1の上部に相当する領域(第1の領域)が、厚膜部3bとなっており」、「膜厚変化領域15は、ウエル領域4の上部に形成され」るから、ゲート酸化膜3の薄膜部3aは、ウエル領域4及びソース領域5上に配置されており、ゲート酸化膜3の膜厚変化領域15と厚膜部3bは、ウェル領域4及びJFET領域12上に配置されているといえる。
また、引用発明の「JFET領域12」は本願発明の「接合ゲート型電界効果トランジスタ領域」に相当する。
したがって、引用発明の「ゲート酸化膜3の薄膜部3a」、「ゲート酸化膜の厚膜部3b」と「膜厚変化領域15」は、それぞれ本願発明のゲート酸化膜が含む「外側セクション」、「内部セクション」に相当し、本願発明と引用発明は、「外側セクションが、半導体基体の第1のウェル領域及び第2のウェル領域上に配置されており、内部セクションが、半導体基体の第1のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されて」いる「ゲート酸化膜」を備える点で共通する。

(5)引用発明では、「ゲート酸化膜3の上には、多結晶シリコン膜17からなるゲート電極7が形成され、ゲート酸化膜3の直下のウエル領域4の表面内には、MOSFET100の動作時にチャネル部6が形成され、ソース領域5およびウエル領域4は、ソース電極9とコンタクト部11で電気的に接続され、ドレイン領域2の他方の主面上には全面に渡ってドレイン電極10が形成され、隣り合うウエル領域4間のゲート酸化膜3下方のエピタキシャル層1内の領域はJFET領域12である」から、本願発明と引用発明とは、「半導体基体が、ゲート信号がゲートコンタクトに印加されているときに第2のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成されている」点で一致する。

(6)したがって、本願発明と引用発明との一致点及び相違点は次のとおりである。

<一致点>
「ソースコンタクト及びドレインコンタクトと導電接続された炭化ケイ素を含む半導体基体であって、
半導体基体が、半導体基体の第1の側に配置され、かつ第1の型のドーパントをドープした、半導体基体の第1の体積部を備える第1のウェル領域を含み、半導体基体が、半導体基体の第1の側に配置され、かつ逆極性の第2の型のドーパントをドープした、半導体基体の第2の体積部を備える第2のウェル領域を含み、第2のウェル領域が、第1のウェル領域内に配置され、第1のウェル領域及び第2のウェル領域がソースコンタクトと導電接続する半導体基体と、
半導体基体及びゲートコンタクトと接続されたゲート酸化膜であって、ゲート酸化膜が、互いに異なる厚さ寸法を有する外側セクション及び内部セクションを含み、外側セクションが、半導体基体の第1のウェル領域及び第2のウェル領域上に配置されており、内部セクションが、半導体基体の第1のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されており、半導体基体が、ゲート信号がゲートコンタクトに印加されているときに第2のウェル領域及び接合ゲート型電界効果トランジスタ領域を通る、ソースコンタクトからドレインコンタクトへの導電チャネルを形成するように構成されているゲート酸化膜と、
を備える、
絶縁ゲート型電界効果トランジスタ(IGFET)素子。」

<相違点>
<相違点1>
本願発明は、半導体基体が、「第1のウェル領域内であって第2のウェル領域外に配置されたドープ表面領域を有する」ものであり、ゲート酸化膜の「外側セクションが、半導体基体のドープ表面領域、第1のウェル領域及び第2のウェル領域上に配置されて」いるのに対し、引用発明は、ウエル領域4(本願発明の「第1のウェル領域」に相当。)内に配置されたドープ表面領域について特定されておらず、また、ゲート酸化膜3の薄膜部3a(本願発明の「外側セクション」に相当。)について、上記のような特定はなされていない点。

<相違点2>
本願発明は、「ここで前記ゲートコンタクトが金属合金から選ばれる1種類以上の導電性材料から形成されるものである」のに対し、引用発明ではそのような特定はなされていない点。

第6 判断
上記相違点について、検討する。

(1)相違点1について
引用文献2には、縦型炭化ケイ素金属酸化物半導体電界効果トランジスタにおいて、p-ウェル20内に、n^(+)炭化ケイ素領域24から、ゲート酸化物28に隣接するn^(-)ドリフト層12のJFET領域へ延びて、短絡チャネル26を形成している、n型不純物が所定のドーズだけドープされた層を形成すること(段落【0042】)、及び、n型短絡チャネルは、ゼロボルトゲートバイアスが印加されたときにn型チャネルが自己空乏領域となるように、ドープされること(段落【0019】)、短絡チャネルを形成する際には、n型不純物のドーズおよびエネルギーを好ましくは、ゼロゲートバイアスにおいてデバイスがノーマリーオフとなるように制御することが可能である旨(段落【0066】)が記載されている。
引用発明と引用文献2に記載された技術は、縦型炭化ケイ素MOSFETの技術分野に属する点で共通するものであるから、引用発明において、引用文献2に記載のような短絡チャネルを採用することは当業者が容易になし得たことである。
また、引用発明において、引用文献2に記載の技術的事項に基づき、短絡チャネルを採用するに際して、ゲート酸化膜の「外側セクションが、半導体基体のドープ表面領域、第1のウェル領域及び第2のウェル領域上に配置されて」おり、「内部セクションが、半導体基体の第1のウェル領域及び接合ゲート型電界効果トランジスタ領域上に配置されて」いるように構成することも、当業者であれば適宜なし得たことである。

(2)相違点2について
縦型炭化ケイ素MOSFETにおいて、ゲートコンタクトを金属合金で形成することは周知技術であり、ゲートコンタクトを金属とシリコンの合金やAl合金で形成することは、例えば、以下の周知例A?Cに記載されているように周知技術である。
したがって、引用発明において、ゲート電極の材料を、上記周知技術に基づき、金属合金で形成されるものとすることは、当業者であれば適宜なし得たことである。

ア 周知例A:特開2009-32919号公報(当審拒絶理由で周知技術を示す文献として引用された、上記第3に記載の「周知例4」。)
「【0041】
(実施の形態1)
図1は、本発明の一実施の形態である実施の形態1におけるDMOS構造を有するSiC系MOSFETを示す概略断面図である。図1を参照して、実施の形態1におけるDMOS構造を有するSiC系MOSFET(酸化膜電界効果トランジスタ)について説明する。
・・・(略)・・・
【0050】
ゲート電極40は、ゲート酸化膜30に接触するようにゲート酸化膜30上に形成され、一方のpウェル211内のチャネル領域29上から他方のpウェル212内のチャネル領域29上にまで延在している。また、ゲート電極の素材には、ポリシリコン、またはW、Ti、Ni、Mo、Ptなどの高融点金属および/またはこれらの珪化物を採用することができる。
・・・(略)・・・
【0054】
ドレイン電極70は、n^(+)SiC基板10においてn-SiC層20が形成される側とは反対側の主面に接触して形成されている。・・・(略)・・・」

イ 周知例B:特開2004-71750号公報
「【特許請求の範囲】
【請求項1】 高不純物濃度のN型炭化珪素基板の上に設けた低不純物濃度のN型炭化珪素層と、
上記低不純物濃度のN型炭化珪素層の表面上に、互いに隣接させて設けた第1P型炭化珪素領域および第1の不純物濃度の第1N型炭化珪素領域と、
上記第1N型炭化珪素領域とは離れた位置に、上記第1P型炭化珪素領域の表面から内部にわたって選択的に設けた第2の不純物濃度の第2N型炭化珪素領域と、
上記第1P型炭化珪素領域と第2N型炭化珪素領域とを短絡する、金属または不純物が注入された多結晶シリコンと、
上記第1P型炭化珪素領域の表面部分にゲート絶縁膜を介して設けたゲート電極と、
上記第1N型炭化珪素領域と上記ゲート電極の下方の第1P型炭化珪素領域との間、あるいは上記第2N型炭化珪素領域とゲート電極の下方の第1P型炭化珪素領域との間の少なくとも一方に、第1P型炭化珪素領域の表面から内部にわたって選択的に設けた第3の不純物濃度の第3N型炭化珪素領域と、
を備え、これらの各部が縦型DMOS構造に構成されている、
ことを特徴とする半導体装置。
・・・(略)・・・
【請求項5】 上記ゲート電極は、アルミニウム、アルミニウムを含む合金、あるいはモリブデンからなる、請求項1から4の何れかに記載の半導体装置。」

「【0043】
なお、上記の説明では、ゲート電極8をP+ポリシリコンで形成するようにしたが、このゲート電極8をアルミニウム、アルミニウム合金、あるいはモリブデン金属で形成してもよい。ゲート電極8をアルミニウム、アルミニウム合金、あるいはモリブデン金属で形成した場合のゲート酸化膜9との界面は、ゲート電極8にポリシリコンを用いた場合のゲート酸化膜9との界面よりも良好であり、チャネル移動度が高くなるという効果も確認することができた。」

ウ 周知例C:特開2005-136386号公報
「【0029】
(第1の実施形態)
図1は、本発明の第1の実施形態に係るSiC基板を用いた蓄積型MISFETの構造を示す断面図である。図1には、部分的な断面構造しか開示されていないが、MISFETの平面構造は、たとえば国際出願PCT/JP01/07810号の図2又は図10に開示されるような構造となっている。
・・・(略)・・・
【0032】
図1に示すように、この二重注入型MISFETは、濃度が1×10^(18)cm^(-3)以上のn型不純物(ドーパント)を含む低抵抗のSiC基板1と、SiC基板1の主面上に設けられ、濃度が1×10^(15)cm^(-3)?1×10^(16)cm^(-3)程度のn型不純物がドープされている高抵抗SiC層2と、高抵抗SiC層2の表面部の一部に濃度が1×10^(16)cm^(-3)から1×10^(18)cm^(-3)のp型不純物をドープして形成されたpウェル領域3と、pウェル領域3の一部に濃度が約1×10^(19)cm^(-3)のn型不純物をドープして形成されたソース領域6と、ソース領域の直下方に位置するpウェル領域3の一部に高濃度のp型不純物をドープして形成されたp^(+)コンタクト領域11と、pウェル領域3及び高抵抗SiC層2に跨って形成された積層ドープ層構造を含むチャネル層5と、チャネル層5の表面上に設けられた熱酸化膜からなる,V族元素含有酸化物層であるゲート絶縁膜7と、ゲート絶縁膜7の上に設けられたAl合金膜からなるゲート電極10と、ソース領域6を貫通してp^(+)コンタクト領域11に到達する溝の壁面上に設けられ、p^(+)コンタクト領域11及びソース領域7に接触するように設けられたソース電極8と、SiC基板1の裏面上にオーミック接触するように形成されたドレイン電極9とを備えている。」

(3)請求人の主張について
請求人は、令和2年3月3日に提出した意見書の<進歩性について>において、「拒絶理由通知書においては、周知例1?4において金属や金属合金を用いることが開示されているとしています。
これに関して、周知例1はゲート電極がAlやMoであってもよいこと、・・・(略)・・・、周知例4はゲート電極としてW、Ti、Ni、Mo、Ptまたはこれ珪化物を用いてもよいこと、がそれぞれ記載されています。
しかしながら、上記周知例のいずれもゲート電極に金属合金を用いることは何ら開示も示唆もされていません。
したがって、引用文献1?3と周知例1?4の開示内容から当業者が本願補正後の請求項に係る発明に想到したであろうということはできず、よって本願補正後の請求項に係る発明は引用文献に対して進歩性を有するものと思料いたします。」と主張する。

しかしながら、当審拒絶理由通知の「●理由3(進歩性)について」の「・請求項1?23」「・引用文献1?3」の備考には、以下のように記載した。
「ウ 相違点2について検討する。
縦型炭化ケイ素MOSFETにおいて、ゲートコンタクトを金属または金属合金で形成することは周知技術であり、例えば、下記の周知例1(段落【0060】等を参照。)、・・・(略)・・・、周知例4(段落【0050】等を参照。)に記載されている。
したがって、引用発明において、ゲート電極の材料を、周知技術に基づき、金属または金属合金で形成されるものとすることは、当業者であれば適宜なし得たことである。」

また、本件の明細書の段落【0023】には、「導電ゲートコンタクト250は、ゲート酸化膜234上に配置されている。ゲートコンタクト250は、1種類以上の導電性材料(金属、金属合金、及びポリシリコンなど)から形成されてもよいし、或いはこれを含んでもよい。」と記載されているものの、ゲートコンタクトを金属合金で形成したことによる効果に関する記載は見い出せない。

そうすると、本件発明と引用発明との相違点2について、上記(2)で検討したとおり、「縦型炭化ケイ素MOSFETにおいて、ゲートコンタクトを金属合金で形成することは周知技術であり、ゲートコンタクトを金属とシリコンの合金やAl合金で形成することは、例えば、上記の周知例A?Cに記載されているように周知技術である。
したがって、引用発明において、ゲート電極の材料を、周知技術に基づき、金属合金で形成されるものとすることは、当業者であれば適宜なし得たことである」との判断のとおりである。
よって、請求人の上記主張を採用することはできない。

(4)判断についてのまとめ
以上のとおりであるから、引用発明において、引用文献2に記載された技術及び上記周知技術に基づいて、相違点1、2に係る本願発明の構成、それぞれを採用することは、当業者が容易になし得たことである。
また、上記相違点1、2を総合的に勘案しても、本願発明は当業者が容易に発明をすることができたものと認められる。
したがって、本願発明は、引用発明並びに引用文献2に記載された技術及び上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により、特許を受けることができない。

第7 むすび
以上のとおり、本願発明は、その優先日前に日本国内又は外国において、頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献1に記載された発明並びに引用文献2に記載された技術及び周知技術に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶するべきものである。

よって、結論のとおり審決する。
 
別掲
 
審理終結日 2020-06-10 
結審通知日 2020-06-23 
審決日 2020-07-08 
出願番号 特願2015-547954(P2015-547954)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 恩田 和彦  
特許庁審判長 加藤 浩一
特許庁審判官 恩田 春香
小田 浩
発明の名称 絶縁ゲート型電界効果トランジスタ素子及びその作製方法  
代理人 荒川 聡志  
代理人 田中 拓人  
代理人 小倉 博  
代理人 関口 一哉  
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