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| 審決分類 |
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L 審判 査定不服 2項進歩性 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1369512 |
| 審判番号 | 不服2019-13868 |
| 総通号数 | 254 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2021-02-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2019-10-17 |
| 確定日 | 2020-12-16 |
| 事件の表示 | 特願2016-536774「レーザスクライブ及びプラズマエッチングによるウエハダイシング処理のためのスクリーン印刷マスク」拒絶査定不服審判事件〔平成27年 6月11日国際公開、WO2015/084661、平成28年12月22日国内公表、特表2016-540386〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,2014年11月25日(平成26年11月25日)(パリ条約による優先権主張外国庁受理2013年12月6日(平成25年12月6日,アメリカ合衆国))を国際出願日とする出願であって,その手続の経緯は以下のとおりである。 平成28年 6月 3日 :国内書面 平成30年12月 7日付け:拒絶理由通知書(起案日) 平成31年 3月 6日 :意見書,手続補正書の提出 令和 元年 6月12日付け:拒絶査定(起案日)(以下「原査定」という。) 令和 元年10月17日 :審判請求書,手続補正書の提出 第2 令和元年10月17日にされた手続補正についての補正の却下の決定 [補正の却下の決定の結論] 令和元年10月17日にされた手続補正(以下「本件補正」という。)を却下する。 [理由] 1 本件補正について(補正の内容) (1)本件補正後の特許請求の範囲の記載 本件補正により,特許請求の範囲の請求項1の記載は,次のとおり補正された。(下線部は,補正箇所である。) 「10ミクロン未満の幅を有するストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法であって, 前記集積回路を覆う水溶性マスクを,前記半導体ウエハの上にスクリーン印刷することと, 前記半導体ウエハの前記集積回路間の領域を露出させるために,前記ストリートをレーザスクライビング処理によってレーザアブレーション加工することと, 前記集積回路を個片化するために,前記半導体ウエハの前記露出した領域を貫通して,前記半導体ウエハをプラズマエッチングすることであって,パターニングされた前記水溶性マスクが前記プラズマエッチング中に前記集積回路を保護する,プラズマエッチングすることと を含み, 前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することが400フェムト秒以下のフェムト秒レーザ処理の使用を含み,前記半導体ウエハをプラズマエッチングすることが高密度プラズマエッチング処理の使用を含む,方法。」 (2)本件補正前の特許請求の範囲 本件補正前の,平成31年3月6日にされた手続補正により補正された特許請求の範囲の請求項1の記載は次のとおりである。 「10ミクロン以下の幅を有するストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法であって, 前記集積回路を覆う水溶性マスクを,前記半導体ウエハの上にスクリーン印刷することと, 前記半導体ウエハの前記集積回路間の領域を露出させるために,前記ストリートをレーザスクライビング処理によってレーザアブレーション加工することと, 前記集積回路を個片化するために,前記半導体ウエハの前記露出した領域を貫通して,前記半導体ウエハをプラズマエッチングすることであって,パターニングされた前記水溶性マスクが前記プラズマエッチング中に前記集積回路を保護する,プラズマエッチングすることと を含み, 前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することが400フェムト秒以下のフェムト秒レーザ処理の使用を含み,前記半導体ウエハをプラズマエッチングすることが高密度プラズマエッチング処理の使用を含む,方法。」 2 補正の適否 本件補正は,本件補正前の請求項1に記載された発明を特定するために必要な事項である「10ミクロン以下の幅を有するストリート」について,さらに「10ミクロン未満の幅」に限定するものであって,補正前の請求項1に記載された発明と補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから,特許法17条の2第5項2号の特許請求の範囲の減縮を目的とするものに該当する。 そこで,本件補正後の請求項1に記載される発明(以下「本件補正発明」という。)が同条6項において準用する同法126条7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について,以下,検討する。 (1)本件補正発明 本件補正発明は,上記1(1)に記載したとおりのものである。 (2)引用文献の記載事項 ア 引用文献1 (ア)原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である,国際公開第2012/173768号(2012年12月20日国際公開。以下「引用文献1」という。)には,図面とともに,次の記載がある。(下線は当審で付加した。以下同じ。) 「TECHNICAL FIELD [0001] Embodiments of the present invention pertain to the field of semiconductor processing and, in particular, to masking methods for dicing substrates, each substrate having an IC (IC) thereon. BACKGROUND DESCRIPTION OF RELATED ART [0002] In semiconductor substrate processing, ICs are formed on a substrate (also referred to as a wafer), typically composed of silicon or other semiconductor material. In general, thin film layers of various materials which are either semiconducting, conducting or insulating are utilized to form the ICs. These materials are doped, deposited and etched using various well-known processes to simultaneously form a plurality of ICs, such as memory devices, logic devices, photovoltaic devices, etc, in parallel on a same substrate. [0003] Following device formation, the substrate is mounted on a supporting member such as an adhesive film stretched across a film frame and the substrate is "diced" to separate each individual device or "die" from one another for packaging, etc. Currently, the two most popular dicing techniques are scribing and sawing. For scribing, a diamond tipped scribe is moved across a substrate surface along pre-formed scribe lines. Upon the application of pressure, such as with a roller, the substrate separates along the scribe lines. For sawing, a diamond tipped saw cuts the substrate along the streets. For thin substrate singulation, such as 50-150 μms (μm) thick bulk silicon singulation, the conventional approaches have yielded only poor process quality. Some of the challenges that may be faced when singulating die from thin substrates may include microcrack formation or delamination between different layers, chipping of inorganic dielectric layers, retention of strict kerf width control, or precise ablation depth control. [0004] While plasma dicing has also been contemplated, a standard lithography operation for patterning resist may render implementation cost prohibitive. Another limitation possibly hampering implementation of plasma dicing is that plasma processing of commonly encountered metals (e.g., copper) in dicing along streets can create production issues or throughput limits. Finally, masking of the plasma dicing process may be problematic, depending on, inter alia, the thickness and top surface topography of the substrate, the selectivity of the plasma etch, and the materials present on the top surface of the substrate. SUMMARY [0005] Embodiments of the present invention include methods of masking semiconductor substrates for a hybrid dicing process including both laser scribing and plasma etching. [0006] In an embodiment, a method of dicing a semiconductor substrate having a plurality of ICs includes forming a mask over the semiconductor substrate, the mask including a water soluble material covering and protecting the ICs. The mask is patterned with a laser scribing process to provide a patterned mask with gaps, exposing regions of the substrate between the ICs. The substrate is then plasma etched through the gaps in the patterned mask to singulate the ICs into chips. [0007] In another embodiment, a system for dicing a semiconductor substrate includes a femtosecond laser; a plasma etch chamber, and a wet station, coupled to a same platform. [0008] In another embodiment, a method of dicing a substrate having a plurality of ICs includes forming a water soluble mask layer of a poly-vinyl alcohol (PVA) over a front side of a silicon substrate. The mask covers and protects ICs disposed on the front side of the substrate. The ICs include a copper bumped top surface having bumps surrounded by a passivation layer, such as polyimide (PI). Subsurface thin films below the bumps and passivation include a low-κ interlayer dielectric (ILD) layer and a layer of copper interconnect. The water soluble material, the passivation layer, and subsurface thin films are patterned with a femtosecond laser scribing process to expose regions of the silicon substrate between the ICs. The silicon substrate is etched through the gaps with a deep silicon plasma etch process to singulate the ICs and the PVA layer then washed off in water.」(日本語訳は引用文献1の日本語ファミリー文献である特表2014-523112号公報をもとに当合議体で作成した。以下同じ。:技術分野 [0001]本発明の実施形態は,半導体処理の分野に関し,特に,各基板がICを上に有する基板をダイシングするためのマスキング方法に関する。 関連技術の背景説明 [0002]半導体基板の処理において,典型的にはシリコン又は他の半導体材料からなる基板(ウェハとも呼ばれる)上にICが形成される。一般的には,半導体,導体又は絶縁体のうちのいずれかである種々の材料の薄膜層が,ICを形成するために使用される。これらの材料は,様々な周知のプロセスを用いてドープされ,蒸着(堆積)され,エッチングされ,これによって同時に複数のIC(例えば,メモリデバイス,論理デバイス,光起電デバイス等)を同一基板上に同時に形成する。 [0003]デバイス形成に続いて,基板は,支持部材(例えば,フィルムフレーム全域に亘って引き伸ばされた接着フィルム)に載置され,基板は梱包等のために互いに各々個々のデバイス又は「ダイ」に分離するために「ダイシング」される。現在,最も人気のある2つのダイシング技術は,スクライビングとソーイングである。スクライビングの場合,ダイヤモンドを先端に付けたスクライブが,予め形成されたスクライブラインに沿って基板表面を横切って移動する。例えば,ローラによって圧力を印加すると,基板はスクライブラインに沿って分離する。ソーイングの場合は,ダイヤモンドを先端に付けたのこぎりがストリートに沿って基板を切断する。50?150μm厚のバルクシリコンの個片化等の薄い基板の個片化の場合,従来のアプローチでは,悪いプロセス品質のみが得られている。薄い基板からダイを個片化する際に直面する可能性のある課題のいくつかは,異なる層間における微小亀裂の形成又は剥離,無機誘電体層のチッピング,厳密な切り口幅制御の保持,又は正確なアブレーション深さの制御を含めることができる。 [0004]プラズマダイシングも考えられるが,レジストのパターニングのための標準的なリソグラフィ操作は,実行コストが桁違いに高くなる可能性がある。プラズマダイシングの実施を妨げる可能性のあるもう一つの制限は,一般的に発生する金属(例えば,銅)のプラズマ処理は,ストリートに沿ってダイシングする際に,生産の問題やスループットの限界を作る可能性があることである。最後に,プラズマダイシングプロセスのマスキングは,とりわけ,基板の厚さ及び上面のトポグラフィー,プラズマエッチングの選択性,及び基板の上面上に存在する材料に応じて,問題となる可能性がある。 概要 [0005]本発明の実施形態は,レーザスクライビング及びプラズマエッチングの両方を含むハイブリッドダイシングプロセスのための半導体基板をマスキングする方法を含む。 [0006]一実施形態では,複数のICを有する基板をダイシングする方法は,半導体基板上にICを被覆し保護する水溶性材料を含むマスクを形成する工程を含む。マスクは,レーザスクライビングプロセスによってパターニングされ,ギャップを有するパターニングされたマスクを提供し,IC間の基板の領域を露出させる。その後,パターニングされたマスク内のギャップを貫通して基板をプラズマエッチングして,ICを個片化してチップにする。 [0007]別の一実施形態では,半導体基板をダイシングするシステムは,同じプラットフォームに結合されたフェムト秒レーザと,プラズマエッチングチャンバと,ウェットステーションを含む。 [0008]別の一実施形態では,複数のICを有する基板をダイシングする方法は,シリコン基板の表側の上にポリビニルアルコール(PVA)の水溶性マスク層を形成する工程を含む。マスクは,基板の表側の上に配置されたICを被覆し保護する。ICは,パッシベーション層(ポリイミド(PI)等)によって取り囲まれたバンプを有する銅でバンプ形成された上面を含む。バンプ及びパッシベーションの下の表面下の薄膜は,低κの層間誘電体(ILD)層及び銅配線の層を含む。水溶性材料,パッシベーション層,及び表面下の薄膜は,フェムト秒レーザスクライビングプロセスでパターニングされ,これによってIC間のシリコン基板の領域を露出させる。シリコン基板は,ディープシリコンプラズマエッチングプロセスによってギャップを貫通してエッチングされ,これによってIC及びPVA層を個片化し,その後,水中で洗い流される。) 「[0028] Referring to operation 102 of Figure 1, and corresponding Figure 4A, a mask layer 402 is formed above a substrate 406. Generally, substrate 406 is composed of any material suitable to withstand a fabrication process of the thin film device layers formed thereon. For example, in one embodiment, substrate 406 is a group IV-based material such as, but not limited to, monocrystalline silicon, germanium or silicon/germanium. In another embodiment, substrate 406 is a III-V material such as, e.g., a III-V material substrate used in the fabrication of light emitting diodes (LEDs). During device fabrication, the substrate 406 is typically 600 μm-800 μm thick, but as illustrated in Figure 4A has been thinned to 50 μm to 100 μm with the thinned substrate now supported by a carrier, such as a backing tape 410 stretched across a fame (not illustrate) and adhered to a backside of the substrate with a die attach film (DAF) 408. [0029] In embodiments, first and second ICs 425, 426 include memory devices or complimentary metal-oxide-semiconductor (CMOS) transistors fabricated in a silicon substrate 406 and encased in a dielectric stack. A plurality of metal interconnects may be formed above the devices or transistors, and in surrounding dielectric layers, and may be used to electrically couple the devices or transistors to form the ICs 425, 426. Materials making up the street 427 may be similar to or the same as those materials used to form the ICs 425, 426. For example, street 427 may include thin film layers of dielectric materials, semiconductor materials, and metallization. In one embodiment, the street 427 includes a test device similar to the ICs 425, 426. The width of the street 427 may be anywhere between 10 μm and 100 μm. [0030] In embodiments, the mask layer 402 includes a water soluble material layer covering a top surface of the ICs 425, 426. The mask layer 402 also covers intervening street 427 between the ICs 425, 426. The water soluble material layer is to provide protection a top surface of the ICs 425, 426 during the hybrid laser scribing, plasma etch dicing method 100 (Figure 1). The mask layer 402 is unpatterned prior to the laser scribing operation 103 with the laser scribe to perform a direct writing of the scribe lines by ablating portions of the mask layer 402 disposed over the street 427.」([0028]図1の操作102及び対応する図4Aを参照すると,マスク層402が,基板406の上に形成される。一般的に,基板406は,その上に形成される薄膜デバイス層の製造プロセスに耐えるのに適した任意の材料から構成される。例えば,一実施形態では,基板406は,IV族系材料(例えば,単結晶シリコン,ゲルマニウム又はシリコン/ゲルマニウムが挙げられるが,これらに限定されない)である。別の一実施形態では,基板406は,III-V族材料(例えば,発光ダイオード(LED)の製造に使用されるIII-V族材料基板等)である。デバイス製造中に,基板406は,典型的には600μm?800μmの厚さであるが,図4Aに示されるように,キャリア(例えば,フレーム(図示せず)全域に亘って引き伸ばされ,ダイ取り付け膜(DAF)408によって基板の裏面に付けられたバッキングテープ410)によって薄化された基板を今支持しながら,50μm?100μmまで薄くされている。 [0029]実施形態では,第1及び第2のIC425,426は,シリコン基板406内で製造され,誘電体スタック内に入れられたメモリデバイス又は相補型金属酸化膜半導体(CMOS)トランジスタを含む。複数の金属相互接続をデバイス又はトランジスタの上方かつ取り囲む誘電体層内に形成することができ,IC425,426を形成するためにデバイス又はトランジスタを電気的に結合するために使用することができる。ストリート(通り)427を構成する材料は,IC425,426を形成するために用いる材料と類似又は同一であることができる。例えば,ストリート427は,誘電材料,半導体材料,及びメタライゼーションの薄膜層を含むことができる。一実施形態では,ストリート427は,IC425,426と同様のテストデバイスを含む。ストリート427の幅は,どこでも10μm?100μmの間である。 [0030]実施形態では,マスク層402は,IC425,426の上面を覆う水溶性材料層を含む。マスク層402は,IC425,426の間に介在しているストリート427も覆う。水溶性材料層は,ハイブリッドレーザスクライビング・プラズマエッチングダイシング法100(図1)の間,IC425,526の上面に保護を提供することができる。マスク層402は,ストリート427の上に配置されたマスク層402の一部を除去することによってスクライブラインの直接描画を行うレーザスクライブによるレーザスクライビング操作103の前にはパターン化されていない。) 「[0042] Returning now to operation 103 of method 100, and corresponding Figure 4B, the mask layer 402 is patterned by ablation with a laser scribing process forming trenches 412, extending the subsurface thin film device layers, and exposing regions of the substrate 406 between the ICs 425, 426. As such, the laser scribing process is used to ablate the thin film material of the streets 427 originally formed between the ICs 425, 426. In accordance with an embodiment of the present invention, patterning the mask layer 402 with the laser-based scribing process includes forming trenches 414 partially into the regions of the substrate 406 between the ICs 425, 426, as depicted in Figure 4B.」([0042]ここで,方法100の操作103及び対応する図4Bに戻ると,マスク層402は,トレンチ412を形成するレーザスクライビングプロセスのアブレーションによってパターニングされ,表面下の薄膜デバイス層まで延ばし,IC425,426間の基板の領域を露出させる。このように,もともとIC425,426間に形成されていたストリート427の薄膜材料を除去するためにレーザスクライビングプロセスが用いられる。本発明の一実施形態によると,レーザベースのスクライビングプロセスによってマスク層402をパターニングすることは,図4Bに示されるように,IC425,426間の基板406の領域内に部分的にトレンチ414を形成することを含む。) 「[0044] In an embodiment, the mask layer 402 is patterned with a laser having a pulse width (duration) in the femtosecond range (i.e., 10^(-15) seconds), referred to herein as a femtosecond laser. Laser parameters selection, such as pulse width, may be critical to developing a successful laser scribing and dicing process that minimizes chipping, microcracks and delamination in order to achieve clean laser scribe cuts. A laser frequency in the femtosecond range advantageously mitigates heat damage issues relative longer pulse widths (e.g.,picosecond or nanosecond). Although not bound by theory, as currently understood a femtosecond energy source avoids low energy recoupling mechanisms present for picosecond sources and provides for greater thermal nonequilibrium than does a nanosecond-source. With nanosecond or picoseconds laser sources, the various thin film device layer materials present in the street 427 behave quite differently in terms of optical absorption and ablation mechanisms. For example, dielectrics layers such as silicon dioxide, is essentially transparent to all commercially available laser wavelengths under normal conditions. By contrast, metals, organics (e.g., low-κ materials) and silicon can couple photons very easily, particularly nanosecond-based or picosecond-based laser irradiation. If non-optimal laser parameters are selected, in a stacked structures that involve two or more of an inorganic dielectric, an organic dielectric, a semiconduct or,or a metal, laser irradiation of the street 427 may disadvantageously cause delamination. For example, a laser penetrating through high bandgap energy dielectrics (such as silicon dioxide with an approximately of 9eV bandgap) without measurable absorption may be absorbed in an underlying metal or silicon layer, causing significant vaporization of the metal or silicon layers. The vaporization may generate high pressures potentially causing severe interlayer delamination and microcracking. Femtosecond-based laser irradiation processes have been demonstrated to avoid or mitigate such microcracking or delamination of such material stacks. [0045] Parameters for a femtosecond laser-based process may be selected to have substantially the same ablation characteristics for the inorganic and organic dielectrics, metals, and semiconductors. For example, the absorptivity/absorptance of silicon dioxide is non-linear and may be brought more in-line with that of organic dielectrics, semiconductors and metals. In one embodiment, a high intensity and short pulse width femtosecond-based laser process is used to ablate a stack of thin film layers including a silicon dioxide layer and one or more of an organic dielectric, a semiconductor, or a metal. In accordance with an embodiment of the present invention, suitable femtosecond-based laser processes are characterized by a high peak intensity (irradiance) that usually leads to nonlinear interactions in various materials. In one such embodiment, the femtosecond laser sources have a pulse width approximately in the range of 10 femtoseconds to 450 femtoseconds, although preferably in the range of 50 femtoseconds to 500 femtoseconds.」([0044]一実施形態では,マスク層402は,本明細書内でフェムト秒レーザと呼ぶフェムト秒範囲(つまり,10^(-15)秒)のパルス幅(持続時間)を有するレーザによってパターニングされる。パルス幅等のレーザパラメータの選択は,クリーンなレーザスクライブによる切り口を達成するために,チッピング,微小亀裂,及び剥離を最小限にする成功したレーザスクライビング・ダイシングプロセスの開発には重要である可能性がある。フェムト秒域のレーザ周波数は,有利なことに,より長いパルス幅(例えば,ピコ秒又はナノ秒)に対して熱損傷の問題を軽減する。理論に縛られないが,現在理解されているように,フェムト秒エネルギー源は,ピコ秒光源に存在する低エネルギー再結合メカニズムを回避し,ナノ秒光源よりも大きな熱非平衡性を提供する。ナノ秒又はピコ秒レーザ光源を使用すると,ストリート427内に存在する様々な薄膜デバイス層材料は,光学吸収及びアブレーションメカニズムの面で,かなり異なって振る舞う。例えば,二酸化ケイ素等の誘電体層は,通常の状態で市販されているすべてのレーザ波長に対して基本的に透明である。対照的に,金属,有機物(例えば,低κ材料)及びシリコンは,非常に容易に光子に結合可能である(特に,ナノ秒ベース又はピコ秒ベースのレーザ照射)。最適でないレーザパラメータが選択されている場合は,無機誘電体,有機誘電体,半導体,又は金属のうちの2以上を含む積層構造において,ストリート427のレーザ照射は,不利なことに剥離を生ずる可能性がある。例えば,測定可能な吸収がなく,高バンドギャップエネルギーの誘電体(例えば,約9eVのバンドギャップを有する二酸化ケイ素)を貫通するレーザは,下地の金属又はシリコン層に吸収され,金属層又はシリコン層のかなりの蒸発を引き起こす可能性がある。蒸発は高い圧力を発生させ,潜在的に深刻な層間剥離及び微小亀裂の発生を引き起こす可能性がある。フェムト秒ベースのレーザ照射プロセスは,このような材料積層体のこのような剥離及び微小亀裂の発生を回避又は軽減することが実証されている。 [0045]フェムト秒レーザベースのプロセス用のパラメータは,無機・有機誘電体,金属,及び半導体に対して実質的に同一のアブレーション特性を有するように選択することができる。例えば,二酸化ケイ素の吸収係数/吸収率は非線形であり,有機誘電体,半導体,及び金属のそれにより一致してもたらされる可能性がある。一実施形態では,高強度及び短パルス幅フェムト秒レーザベースのプロセスが,二酸化ケイ素層及び1以上の有機誘電体,半導体,又は金属を含む薄膜層の積層体をアブレーションするために使用される。本発明の一実施形態によると,適切なフェムト秒レーザベースのプロセスは,通常,様々な材料の非線形相互作用をもたらす高いピーク強度(照度)によって特徴付けられる。このような一実施形態では,フェムト秒レーザ光源は,概して10フェムト秒?450フェムト秒の範囲のパルス幅を有するが,好ましくは,50フェムト秒?500フェムト秒の範囲内である。) 「[0047] In one embodiment, the laser and associated optical pathway provide a focal spot at the work surface approximately in the range of 3 μm to 15 μm, though advantageously in the range of 5 μm to 10 μm. The spatial beam profile at the work surface may be a single mode (Gaussian) or have a beam shaped top-hat profile. In an embodiment, the laser source has a pulse repetition rate approximately in the range of 300 kHz to 10 MHz, although preferably approximately in the range of 500 kHz to 5 MHz In an embodiment, the laser source delivers pulse energy at the work surface approximately in the range of 0.5 μJ to 100 μJ, although preferably approximately in the range of 1 μJ to 5 μJ. In an embodiment, the laser scribing process runs along a work piece surface at a speed approximately in the range of 500 mm/sec to 5 m/sec, although preferably approximately in the range of 600 mm/sec to 2 m/sec. [0048] The scribing process may be run in single pass only, or in multiple passes, but is advantageously no more than two passes. The laser may be applied either in a train of single pulses at a given pulse repetition rate or a train of pulse bursts. In an embodiment, the kerf width of the laser beam generated is approximately in the range of 2 μms to 15 μm, although in silicon substrate scribing/dicing preferably approximately in the range of 6 μm to 10 μm, as measured at a device/silicon interface. [0049] Returning to Figures 1 and 4C, the substrate 406 is etched through the trenches 412 in the patterned mask layer 402 to singulate the ICs 426. In accordance with an embodiment of the present invention, etching the substrate 406 includes etching the trenches 412 formed with the femtosecond-based laser scribing process to ultimately etch entirely through substrate 406, as depicted in Figure 4C. [0050] In an embodiment, etching the substrate 406 includes using a plasma etching process. In one embodiment, a through via etch process is used. For example, in a specific embodiment, the etch rate of the material of substrate 406 is greater than 25 μms per minute. A high-density plasma source operating at high powers may be used for the plasma etching operation 105. Exemplary powers range between 3 kW and 6 kW, or more.」([0047]一実施形態では,レーザ及び関連する光経路は,作業面で約3μm?15μmの範囲内の焦点を提供するが,有利には,約5μm?10μmの範囲内である。作業面での空間ビームプロファイルは,シングルモード(ガウス分布)であるか,又はシルクハットプロファイルの形をしたビームであることができる。一実施形態では,レーザ光源は,約300kHｚ?10MHｚの範囲内のパルス繰り返し数を有するが,好ましくは,500kHｚ?5MHｚの範囲内である。一実施形態では,レーザ光源は,作業面で約0.5μJ?100μJの範囲内のパルスエネルギーを送出するが,好ましくは約1μJ?5μJの範囲内である。一実施形態では,レーザスクライビングプロセスは,ワークピース表面に沿って約500mm/秒?5m/秒の範囲内の速度で走るが,好ましくは,約600mm/秒?2m/秒の範囲内である。 [0048]スクライビングプロセスは,単一のパスのみ,又は複数のパスで実行可能であるが,有利なことには2パスだけである。レーザは,特定のパルス繰り返し数の単一パルス列又はパルスバーストの列のいずれかで印加することができる。一実施形態では,生成されたレーザ光の切り口の幅は,約2μm?15μmの範囲内であるが,シリコン基板のスクライビング/ダイシングでは,デバイス/シリコン界面で測定されたときに,好ましくは約6μm?10μmの範囲内である。 [0049]図1及び図4Cに戻って,基板406は,パターニングされたマスク層402内のトレンチ412を貫通してエッチングされ,IC426を個片化する。本発明の一実施形態によると,基板406をエッチングすることは,図4Cに示されるように,フェムト秒ベースのレーザスクライビングプロセスによって形成されたトレンチ412をエッチングして,最終的に基板406を完全に貫通してエッチングすることを含む。 [0050]一実施形態では,基板406をエッチングすることは,プラズマエッチングプロセスを使用することを含む。一実施形態では,スルービアエッチングプロセスが使用される。例えば,特定の一実施形態では,基板406の材料のエッチング速度は,毎分25μmよりも大きい。高出力で稼働する高密度プラズマ源は,プラズマエッチング操作105に対して使用することができる。典型的な出力は,3kW?6kWの間の範囲である。」 」 「1. A method of dicing a substrate comprising a plurality of ICs, the method comprising: forming a mask over the substrate covering and protecting the ICs, the mask comprising a layer of water soluble material in contact with a top surface of the IC; patterning the mask with a laser scribing process to provide a patterned mask with gaps, exposing regions of the substrate between the ICs; and plasma etching the substrate through the gaps in the patterned mask to singulate the ICs.」(請求項1.複数のICを含む基板をダイシングする方法であって, 基板上にICを被覆し保護するマスクを形成する工程であって,マスクはICの上面と接触する水溶性材料の層を含む工程と, レーザスクライビングプロセスによってマスクをパターニングして,ギャップを有するパターニングされたマスクを提供し,IC間の基板の領域を露出させる工程と, パターニングされたマスク内のギャップを貫通して基板をプラズマエッチングして,ICを個片化する工程を含む方法。) 「7. The method of claim 1, wherein the applying comprises: spin coating an aqueous solution of a water soluble polymer on to the top surface of the IC; and drying the aqueous solution.」(請求項7.塗布する工程が,ICの上面の上に水溶性ポリマーの水溶液をスピンコーティングする工程と, 水溶液を乾燥させる工程を含む請求項1記載の方法。) 「9. The method of claim 1, wherein the applying comprises: vacuum laminating a dry film of the water soluble material on to the top surface of the IC.」(請求項9.塗布する工程が,ICの上面の上に水溶性材料のドライフィルムを真空ラミネートする工程を含む請求項1記載の方法。) 「FIG.4A  」 「FIG.4B  」 「FIG.4C  」 「FIG.4D  」 (イ)上記記載から,引用文献1には,次の技術的事項が記載されているものと認められる。 a 引用文献1の記載された技術は,各基板がICを上に有する基板をダイシングするためのマスキング方法に関するものであり,従来のダイシング技術であるスクライビングやソーイングにおいては,微小亀裂の形成,剥離,チッピング等の課題が存在し,及び,プラズマダイシングにおいては,リソグラフィ工程における高コスト,金属に対するプラズマ処理はストリートに沿ってダイシングする際に,生産の問題やスループットの限界を有する等の課題が存在することが知られていた([0001],[0003],[0004])。 b 基板406上に形成されたIC425,426,及び,IC425及び426を分離するストリート427を覆うように,マスク層402が形成される工程において,ストリート427は誘電材料,半導体材料,メタライゼーションの薄膜層を含むことができ,その幅は10μm?100μmの間である([0028]?[0030],FIG.4A)。 c マスク層402は,水溶性材料により形成され,プラズマエッチングの間IC425,426の上面に保護を提供するものであり,トレンチ412を形成するレーザスクライビングプロセスのアブレーションによってパターニングされ,その際にストリート427の薄膜材料も除去され,IC425,426間の基板の領域が露出される([0018],[0042],FIG.4B)。 d マスク層402のパターニングの際には,フェムト秒レーザと呼ぶフェムト秒範囲のパルス幅を有するレーザが用いられる([0044])。 e フェムト秒レーザはより長いパルス幅のものと比べて熱損傷や剥離等の問題を軽減しうるものであり,フェムト秒レーザ光源は概して10フェムト秒?450フェムト秒の範囲のパルス幅を有するが,好ましくは,50フェムト秒?500フェムト秒の範囲内である([0044],[0045])。 f 生成されたレーザ光の切り口の幅は,約2μm?15μmの範囲内であるが,シリコン基板のスクライビング/ダイシングでは,デバイス/シリコン界面で測定されたときに,好ましくは約6μm?10μmの範囲内である([0048])。 g レーザスクライビング処理により,ストリート427の幅内において,ストリート427の幅に対し狭い幅にアブレーション加工が施される([0029],[0048],FIG.4B)。 h 基板406は,パターニングされたマスク層402内のトレンチ412を貫通してエッチングされ,IC426を個片化する([0049],FIG.4C)。 i プラズマエッチングプロセスにおいては,高出力で稼働する高密度プラズマが,プラズマエッチング操作105に対して使用することができる([0050])。 j マスクを塗布する工程においては,ICの上面の上に水溶性ポリマーの水溶液をスピンコーティングする工程や水溶性材料のドライフィルムを真空ラミネートする工程が採用されうる(請求項1,7,9)。 (ウ)上記(ア),(イ)から,引用文献1には,次の発明(以下「引用発明」という。)が記載されていると認められる。 「10μm?100μmの幅を有するストリート427で分離されるIC425及び426が形成された基板406をダイシングする方法であって, IC425,426,及び,IC425及び426を分離するストリート427を覆うように水溶性材料によりマスク層402が形成され, IC425,426間の基板の領域を露出させるために,レーザスクライビングプロセスのアブレーション処理が施され, IC426を個片化するために,パターニングされたマスク層402内の前記露出した領域を貫通して基板406はプラズマエッチングされ,マスク層402はプラズマエッチングの間IC425,426の上面に保護を提供し, レーザスクライビングプロセスのアブレーションにおいてはパルス幅が50フェムト秒?500フェムト秒のフェムト秒レーザが使用され,プラズマエッチングプロセスにおいては,高出力で稼働する高密度プラズマ源が用いられる, 方法。」 イ 引用文献2 (ア)同じく原査定に引用され,本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開平11-111646号公報(以下「引用文献2」という。)には,次の記載がある。 「【0002】このパッケージのリアルチップサイズ化に伴い,通常のパッケージのようにチップ周辺で内部配線を行なうことができなくなり,このため半導体チップ上に配線を行なう必要が生じる。このように,半導体チップ上に配線を行なう場合,この配線が行なわれる面(回路形成面)を保護する必要が生じる。このため,半導体チップの回路形成面には,形成された配線及び回路の保護を目的として樹脂膜が形成されている。 【0003】上記のように,樹脂膜は半導体チップに形成された配線及び回路の保護するものであるため,信頼性の高い製造方法が望まれており,また生産性の向上の面からは効率の良い製造方法が望まれている。 【0004】 【従来の技術】従来,リアルチップサイズ化に対応した半導体装置の製造方法において,半導体チップに樹脂膜を形成する方法としては,スピンコート法或いはポッティング法が一般的に用いられていた。このスピンコート法及びポッティング法は,共にウェーハを個々の半導体チップにスクライビング(分割)する前に実施されるものである。」 「【0006】 【発明が解決しようとする課題】しかるに,スピンコート法を用いてウェーハ上に樹脂膜を形成する方法では,厚膜化が難しく,また成膜に要するコストが高くなるという問題点があった。即ち,高速回転を行なうウェーハに対し樹脂を滴下する方法では,膜厚が薄くなる傾向がある。よって,このスピンコート法はウェーハ上にレジスト膜を形成する場合においては有効であるが,半導体チップの保護を行なうためある程度の厚さを必要とする場合には,十分な膜厚を実現することができない。」 「【0010】 【課題を解決するための手段】上記の課題は,次に述べる手段を講じることにより解決することができる。請求項1記載の発明に係る半導体装置の製造方法では,スクライブラインにより画成されると共に夫々電極部を有する複数の半導体チップが形成されたウェーハ上に,前記スクライブライン及び電極部を除き前記半導体チップを保護する樹脂を一括してスクリーン印刷法を用いて印刷するスクリーン印刷工程と,予備加熱を行なうことにより,前記スクリーン印刷工程で印刷された前記樹脂を半固化し,前記樹脂の印刷形状を維持させる予備加熱工程と,前記予備加熱工程の終了後,前記半導体チップの電極部上に外部接続端子を形成する端子形成工程と,前記予備加熱工程において半固化した前記樹脂を加熱し溶融することにより,少なくとも前記半導体チップ上に樹脂充填を行なう樹脂充填工程と,前記ウェーハを前記スクライブライン位置においてスクライビングすることにより,個々の半導体チップに分離するスクライビング工程とを有することを特徴とするものである。」 「【0018】スクリーン印刷法では,印刷する樹脂の膜厚は,用いるマスクの厚さによりコントロールすることができ,またウェーハの全面において印刷される樹脂の膜厚を均一とすることができる。更に,ウェーハに形成された複数の半導体チップに対し,配設位置を選定しつつ(即ち,スクライブライン及び電極部を除き),樹脂を一括的に配設することができる。よって,所望する膜厚を有した樹脂を低コストでかつ効率良く形成することが可能となる。」 「【0030】また,半導体チップ12の回路形成面26上には,樹脂膜20が配設されている。この樹脂膜20の材質は,例えばポリイミド樹脂,エポキシ樹脂,或いはシリコーン樹脂等の熱硬化性或いは熱可塑性を有した絶縁樹脂が選定されている。また,樹脂膜20の膜厚は,例えば20?50μm程度の比較的厚い寸法に形成されている。 【0031】このように,樹脂膜20の膜厚を比較的厚く設定した構成としたのは,半導体チップ12を外部から印加される種々の悪影響から保護するためである。即ち,樹脂膜12はストレス,水分,α線,塵埃等(悪影響)から半導体チップ12(特に,回路形成面26)を保護する機能を奏するものであるため,その厚さが大である程保護機能が高くなる。よって,本実施例では樹脂膜20の厚ささを比較的厚く設定している。」 「【0044】上記のように,スクリーン印刷工程を実施することにより,ウェーハ30上のスクライブラインSL及び電極部14の形成位置を除き液状樹脂20Aが印刷される。この際,スクリーン印刷法では,ウェーハ30上における樹脂膜20の配設位置に液状樹脂20Aを一括的に配設できるため,効率良くまた低コストで液状樹脂20Aの配設を行なうことができる。」 (イ)上記記載から,引用文献2には,次の技術が記載されていると認められる。 a 半導体チップの回路形成面に形成された配線及び回路を保護するための樹脂膜を形成する際,従前のスピンコート法を用いてウェーハ上に樹脂膜を形成する方法では,厚膜化が難しく,また成膜に要するコストが高くなるという問題点があった(【0002】,【0006】)。 b スクライブライン及び電極部を除き半導体チップを保護する樹脂を一括してスクリーン印刷法を用いて印刷することにより,所望する膜厚を有した樹脂を低コストでかつ効率良く形成することが可能(【0010】,【0018】)。 ウ 引用文献3 (ア)同じく原査定に引用され,本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特開2011-176340号公報(以下「引用文献3」という。)には,次の記載がある。 「【技術分野】 【0001】 この発明は半導体装置およびその製造方法に関する。 【背景技術】 【0002】 携帯型電子機器等に代表される小型の電子機器に搭載される半導体装置として,半導体基板とほぼ同じ大きさ(サイズ＆ディメンション)を有するCSP(Chip Size Package)が知られている。CSPの中でも,ウエハ状態でパッケージングを完成させ,ダイシングにより個々の半導体装置に分離されたものは,WLP(Wafer Level Package)とも言われている。」 「【0024】 次に,図3に示すように,スクリーン印刷法,スピンコート法等により,パッシベーション膜7の開口部8を介して露出された最上層の配線5の接続パッド部5aの上面を含むパッシベーション膜7の上面にポリイミド系樹脂等の有機材料からなる保護膜9を形成する。次に,図4に示すように,スクリーン印刷法,スピンコート法等により,保護膜9の上面にポリビニルアルコール(PVA),ポリアクリルアミド(PAM)等の水溶性高分子からなる水溶性保護膜17を形成する。 【0025】 次に,図4に示すように,レーザビームを照射するレーザ加工により,ダイシングストリート22およびその両側の領域における水溶性保護膜17,保護膜9,パッシベーション膜7および4層の低誘電率膜4に溝23を形成し,且つ,最上層の配線5の接続パッド部5aに対応する部分における水溶性保護膜17を含むパッシベーション膜7および保護膜9に開口部8,10を形成する。 【0026】 この場合,レーザビームが低誘電率膜4に照射されると,低誘電率膜4が溶融し,低誘電率膜片として飛散する。この飛散した低誘電率膜片は水溶性保護膜17の上面に落下して突き刺さり,保護膜9の上面に落下して突き刺さることはない。そして,次に,水溶性保護膜17を水洗して除去すると,水溶性保護膜17の上面に突き刺さった低誘電率膜片も同時に除去される。なお,飛散した低誘電率膜片を真空引きにより吸引するようにすれば,水溶性保護膜17は設けなくてもよい。」 (イ)上記記載から,引用文献3には,次の技術が記載されていると認められる。 a ウエハ状態でパッケージングを完成させ,ダイシングにより個々の半導体装置に分離する半導体装置の製造方法であって,パッシベーション膜7の上面にポリイミド系樹脂等の有機材料からなる保護膜9を形成し,保護膜9の上面にポリビニルアルコール(PVA),ポリアクリルアミド(PAM)等の水溶性高分子からなる水溶性保護膜17を形成し,レーザビームを照射するレーザ加工により,ダイシングストリート22およびその両側の領域における水溶性保護膜17,保護膜9,パッシベーション膜7および4層の低誘電率膜4に溝23を形成する方法(【0001】,【0002】,【0024】,【0025】)。 b 保護膜9及び水溶性保護膜17を形成する際にはスクリーン印刷法,スピンコート法等が用いられる(【0024】)。 (3)引用発明との対比 ア 本件補正発明と引用発明とを対比する。 (ア)引用発明の「ストリート427」,「IC425及び426」,「基板406」は,それぞれ本件補正発明の「ストリート」,「複数の集積回路」,「半導体ウエハ」に相当する。 よって,引用発明の「10μm?100μmの幅を有するストリート427で分離されるIC425及び426が形成された基板406をダイシングする方法」と,本件補正発明の「10ミクロン未満の幅を有するストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法」とは,後記の点で相違するものの,「ストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法」である点で一致する。 (イ)引用発明の「IC425,426,及び,IC425及び426を分離するストリート427を覆うように水溶性材料によりマスク層402が形成され」ることと,本件補正発明の「前記集積回路を覆う水溶性マスクを,前記半導体ウエハの上にスクリーン印刷すること」とは,後記の点で相違するものの,「前記集積回路を覆う水溶性マスクを,前記半導体ウエハの上に形成すること」である点で一致する。 (ウ)引用発明の「IC425,426間の基板の領域を露出させるために,レーザスクライビングプロセスのアブレーション処理が施され」ることは,本件補正発明の「前記半導体ウエハの前記集積回路間の領域を露出させるために,前記ストリートをレーザスクライビング処理によってレーザアブレーション加工すること」に相当する。 (エ)引用発明の「IC426を個片化するために,パターニングされたマスク層402内の前記露出した領域を貫通して基板406はプラズマエッチングされ,マスク層402はプラズマエッチングの間IC425,426の上面に保護を提供」することは,本件補正発明の「前記集積回路を個片化するために,前記半導体ウエハの前記露出した領域を貫通して,前記半導体ウエハをプラズマエッチングすることであって,パターニングされた前記水溶性マスクが前記プラズマエッチング中に前記集積回路を保護する,プラズマエッチングすること」に相当する。 (オ)引用発明の「レーザスクライビングプロセスのアブレーションにおいてはパルス幅が50フェムト秒?500フェムト秒のフェムト秒レーザが使用され」ることと,本件補正発明の「前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することが400フェムト秒以下のフェムト秒レーザ処理の使用を含む」こととは,後記の点で相違するものの,「前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することがフェムト秒レーザ処理の使用を含む」点で一致する。 (カ)引用発明の「プラズマエッチングプロセスにおいては,高出力で稼働する高密度プラズマ源が用いられる」ことは,本件補正発明の「前記半導体ウエハをプラズマエッチングすることが高密度プラズマエッチング処理の使用を含む」ことに相当する。 イ 以上のことから,本件補正発明と引用発明との一致点及び相違点は,次のとおりである。 【一致点】 「ストリートで分離される複数の集積回路を含む半導体ウエハをダイシングする方法であって, 前記集積回路を覆う水溶性マスクを,前記半導体ウエハの上に形成することと, 前記半導体ウエハの前記集積回路間の領域を露出させるために,前記ストリートをレーザスクライビング処理によってレーザアブレーション加工することと, 前記集積回路を個片化するために,前記半導体ウエハの前記露出した領域を貫通して,前記半導体ウエハをプラズマエッチングすることであって,パターニングされた前記水溶性マスクが前記プラズマエッチング中に前記集積回路を保護する,プラズマエッチングすることと を含み, 前記レーザスクライビング処理により前記ストリートをレーザアブレーション加工することがフェムト秒レーザ処理の使用を含み,前記半導体ウエハをプラズマエッチングすることが高密度プラズマエッチング処理の使用を含む,方法。」 【相違点1】 「ストリート」が,本件補正発明では「10ミクロン未満の幅を有する」のに対して引用発明では「10μm?100μmの幅を有する」点。 【相違点2】 「水溶性マスク」を「半導体ウエハの上」に形成する際に,本件補正発明では「スクリーン印刷」により形成されるのに対して引用発明ではスクリーン印刷により形成されていることについて特定されていない点。 【相違点3】 「フェムト秒レーザ処理」に際して,本件補正発明では「400フェムト秒以下」のものが使用されるのに対して引用発明では「パルス幅が50フェムト秒?500フェムト秒のフェムト秒レーザが使用され」る点。 (4)判断 以下,相違点について検討する。 ア 相違点1について 引用発明においては,上記(2)アのとおり,IC425及び426を分離するストリート427の幅は10μm?100μmの間であり,ストリート427の幅内において,ストリート427の幅に対し狭い幅にレーザアブレーション加工が施され,レーザ光の切り口の幅は,約2μm?15μm,好ましくは約6μm?10μmの範囲内であることが記載されている。 そして,1枚のウエハからより多くのチップを得るために,ストリート幅は狭い方が好ましいことは技術常識であること,及び,引用発明においてレーザ光の幅は2μm,6μmといった幅を取り得ることから,引用発明においてストリート幅を,レーザ光の幅よりも広くするという条件のもと10μm未満とすることも,当業者が容易に着想しうるものである。 このことは,以下の周知文献1及び2に記載されるように,ストリートの幅を10μm未満とすることが,本願優先日において既に広く知られたことからも明らかである。 そして,本願の発明の詳細な説明及び図面から10μmという数値に臨界的意義があることは見いだせない。 以上のことから,引用発明において,ストリート427の幅を10μm未満とすることは,当業者が容易に想到し得たことである。 ・ 周知文献1 (ア)本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった特表2005-522874号公報には,次の記載がある。 「【技術分野】 【0001】 本発明は,半導体の製作に関する。より詳細には,本発明は,半導体の製作における反応性イオンエッチングの使用に関する。」 「【0015】 本発明の原理による硬質基板のダイシング方法は,硬質基板上に,基板またはデバイス面の表面を露出させるスクライブラインを有するマスクパターンを形成すること(上記参照)を含む。次いで,ICPRIE(誘導結合プラズマ反応性イオンエッチング)を利用して,これらのスクライブラインに沿ってこの基板またはデバイス面の表面をエッチングする。このエッチングガスは,BCl_(3)および/またはBCl_(3)/Cl_(2)からなり,おそらくはこれにAｒを添加する。エッチングにより,硬質基板内を延びるトレンチが生成される。次いで,この硬質基板に応力を加える。応力処理は,圧延,ナイフエッジの使用その他の適切な手段で施すことができる。このように施された応力処理により,トレンチから硬質基板を貫通して延びる応力ラインが生成される。次いで,この硬質基板を応力ラインに沿ってダイシングして個々のデバイスを分離することができる。」 「【0025】 次に図3に移ると,薄くした後で,フォトリソグラフィプロセスを利用して,薄くしたサファイア基板12の裏面上にマスクパターン16を形成する。マスクパターン16により,個々の半導体デバイス14を画定した,正確に制御されたスクライブライン15が得られる。実際には,スクライブライン15の幅を5μmまたは10μmとすると有益である。このスクライブラインの幅は,一般にダイヤモンド切断ホイールまたはスタイラスを使用して形成される50?150μmのスクライブラインよりもはるかに狭いことに留意されたい。マスクパターン16の厚さは,マスクパターン16全体にわたってサファイア基板12のエッチング選択性に影響を及ぼす。そのため,マスクパターン16の厚さは,適切なエッチング選択性が得られるように必要に応じて調整することができる。」 (イ)上記記載から,周知文献1には,次の技術が記載されていると認められる。 a 硬質基板のダイシング方法であって,硬質基板上にスクライブラインを有するマスクパターンを形成し,エッチングし,応力を加えてダイシングして個々のデバイスを分離する方法(【0015】)。 b スクライブラインの幅を5μmまたは10μmとすると有益である(【0025】)。 ・ 周知文献2 (ア)本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった米国特許出願公開第2012/322237号明細書には,次の記載がある。 「[0001] 1) Field [0002] Embodiments of the present invention pertain to the field of semiconductor processing and, in particular, to methods of dicing semiconductor wafers, each wafer having a plurality of integrated circuits thereon.」(日本語訳は周知文献2の日本語ファミリー文献である特表2014-523116号公報をもとに当合議体で作成した。以下同じ。:[0001]1)分野 [0002]本発明の実施形態は,半導体処理の分野に関し,特に,各ウェハが複数の集積回路を上に有する半導体ウェハをダイシングする方法に関する。) 「[0009] In an embodiment,a method of dicing a semiconductor wafer having a plurality of integrated circuits includes forming a mask above the semiconductor wafer, the mask covers and protects the integrated circuits. The mask is then patterned with a laser scribing process to provide a patterned mask with gaps, exposing regions of the semiconductor wafer between the integrated circuits. The semiconductor wafer is then etched through the gaps in the patterned mask to form singulated integrated circuits. The patterned mask is then separated from the singulated integrated circuits.」([0009]一実施形態では,複数の集積回路を有する半導体ウェハをダイシングする方法は,半導体ウェハの上方に,集積回路を覆い,保護するマスクを形成する工程を含む。その後,マスクは,レーザスクライビングプロセスによってパターニングされ,これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスクに提供する。その後,半導体ウェハは,パターニングされたマスク内のギャップを貫通してエッチングされ,これによって個片化された集積回路を形成する。その後,パターニングされたマスクは,個片化された集積回路から分離される。) 「[0053] Referring again to FIGS. 2A-2C, the plurality of integrated circuits 206 may be separated by streets 207 having a width of approximately 10 microns or smaller. The use of a femtosecond-based laser scribing approach, at least in part due to the tight profile control of the laser, may enable such compaction in a layout of integrated circuits. It is to be understood, however, that it may not always be desirable to reduce the street width to less than 10 microns even if otherwise enabled by a femtosecond-based laser scribing process. For example, some applications may require a street width of at least 40 microns in order to fabricate dummy or test devices in the streets separating the integrated circuits. In an embodiment, the plurality of integrated circuits 206 may be arranged on semiconductor wafer or substrate 204 in a non-restricted or free form layout.」([0053]図2A?図2Cを再び参照すると,複数の集積回路206は,約10ミクロン以下の幅を有するストリート207によって分離することができる。フェムト秒ベースのレーザスクライビングのアプローチの使用は,少なくとも部分的にレーザの厳しいプロファイル制御のため,集積回路のレイアウト内にこのような圧縮を可能にすることができる。しかしながら,たとえフェムト秒ベースのレーザスクライビングプロセスによって別なやり方で可能であるにしても,ストリート幅を10ミクロン未満に減らすことが必ずしも常に望ましくはないかもしれないことを理解すべきである。例えば,いくつかのアプリケーションでは,集積回路を分離するストリート内に,ダミー又はテストデバイスを製造するために,少なくとも40ミクロンのストリート幅を必要とする場合がある。一実施形態では,複数の集積回路206は,半導体ウェハ又は基板204上に制約の無い又は自由形式のレイアウトで配置することができる。) (イ)上記記載から,周知文献2には,次の技術が記載されていると認められる。 a 複数の集積回路を有する半導体ウェハをダイシングする方法であって,マスクを形成し,レーザスクライビングプロセスによってマスクをパターニングし,エッチングし,個片化し,マスクを分離する,方法([0009])。 b フェムト秒ベースのレーザスクライビングの技術を採用することにより,複数の集積回路206は,フェムト秒ベースのレーザスクライビングを約10ミクロン以下の幅を有するストリート207によって分離することができる([0053])。 イ 相違点2について 上記(2)イ,ウのとおり,引用文献2及び引用文献3の記載から,ウエハに保護樹脂を塗布する方法としてスクリーン印刷することは,本願優先日において周知であったといえる。 そして,引用発明において,水溶性マスクを形成するための樹脂を塗布する際に,所望する膜厚を有した樹脂を低コストかつ効率良く形成するために,周知の塗布方法からスクリーン印刷法を選択することに,格別な困難性は認められない。 また,本件補正発明において,水溶性マスクを形成する際にスクリーン印刷を採用したことによる作用効果は,引用発明,引用文献2及び3に記載された技術の奏する作用効果から予測される範囲のものに過ぎず,格別顕著なものということはできない。 したがって,引用発明において,スクリーン印刷により水溶性マスクを形成することは,当業者が容易に想到し得たことである。 ウ 相違点3について 引用発明において,フェムト秒レーザのパルス幅は50フェムト秒?500フェムト秒の範囲内である。 ここで,上記(2)ア(イ)eのとおり,より短いパルス幅を採用することにより熱損傷や剥離等の問題が軽減することから,フェムト秒レーザのパルス幅について,50フェムト秒?500フェムト秒の範囲の中から,400フェムト秒以下を選択することは,当業者が容易に想到し得たことである。 エ そして,これらの相違点を総合的に勘案しても,本件補正発明の奏する作用効果は,引用発明,引用文献2,及び,引用文献3に記載された技術の奏する作用効果から予測される範囲内のものにすぎず,格別顕著なものということはできない。 オ したがって,本件補正発明は,引用発明及び引用文献2及び3に記載された技術に基づいて,当業者が容易に発明をすることができたものであり,特許法29条2項の規定により,特許出願の際独立して特許を受けることができないものである。 3 本件補正についてのむすび よって,本件補正は,特許法17条の2第6項において準用する同法126条7項の規定に違反するので,同法159条1項の規定において読み替えて準用する同法53条1項の規定により却下すべきものである。 よって,上記補正の却下の決定の結論のとおり決定する。 第3 本願発明について 1 本願発明 令和元年10月17日にされた手続補正は,上記のとおり却下されたので,本願の請求項に係る発明は,平成31年3月6日にされた手続補正により補正された特許請求の範囲の請求項1ないし11に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下「本願発明」という。)は,その請求項1に記載された事項により特定される,前記第2[理由]1(2)に記載のとおりのものである。 2 原査定の拒絶の理由 原査定の拒絶の理由は,この出願の請求項1に係る発明は,本願の優先権主張の日前に頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用文献1に記載された発明及び引用文献2及び引用文献3に記載された事項に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。 引用文献1:国際公開第2012/173768号 引用文献2:特開平11-111646号公報 引用文献3:特開2011-176340号公報 3 引用文献 原査定の拒絶の理由で引用された引用文献1ないし3及びその記載事項は,前記第2の[理由]2(2)に記載したとおりである。 4 対比・判断 本願発明は,「ストリートの幅」について,前記第2の[理由]2で検討した本件補正発明の「10ミクロン未満」から,「10ミクロン以下」にまで,数値範囲を広げたものである。 そうすると,本願発明の発明特定事項を全て含み,さらに数値範囲が狭く限定されたものに相当する本件補正発明が,前記第2の[理由]2(3),(4)に記載したとおり,引用発明及び引用文献2及び3に記載された技術に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,引用発明及び引用文献2及び3に記載された技術に基づいて,当業者が容易に発明をすることができたものである。 第4 むすび 以上のとおり,本願発明は,特許法29条2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。 よって,結論のとおり審決する。 |
| 別掲 |
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| 審理終結日 | 2020-07-02 |
| 結審通知日 | 2020-07-07 |
| 審決日 | 2020-07-29 |
| 出願番号 | 特願2016-536774(P2016-536774) |
| 審決分類 |
P
1
8・
121-
Z
(H01L)
P 1 8・ 575- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 中田 剛史 |
| 特許庁審判長 |
加藤 浩一 |
| 特許庁審判官 |
井上 和俊 西出 隆二 |
| 発明の名称 | レーザスクライブ及びプラズマエッチングによるウエハダイシング処理のためのスクリーン印刷マスク |
| 代理人 | 園田・小林特許業務法人 |