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審決分類 審判 査定不服 原文新規事項追加の補正 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 1項3号刊行物記載 特許、登録しない。 G11C
管理番号 1369805
審判番号 不服2019-7473  
総通号数 254 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-02-26 
種別 拒絶査定不服の審決 
審判請求日 2019-06-05 
確定日 2021-01-06 
事件の表示 特願2017-544952「メモリアクセス動作中に、メモリの複数のメモリプレーンに同時にアクセスするための装置および方法」拒絶査定不服審判事件〔平成29年 5月11日国際公開,WO2017/079066,平成30年 6月 7日国内公表,特表2018-514892〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1 手続の経緯

本願は,2016年10月28日(パリ条約による優先権主張外国庁受理2015年11月5日(以下,「優先日」という。),アメリカ合衆国)を国際出願日とする外国語特許出願であって,平成29年10月19日に特許法184条の4第1項の規定による明細書,請求の範囲,及び,図面(図面の中の説明に限る。)の日本語による翻訳文が提出され,同月27日に出願審査の請求がなされるとともに手続補正書が提出され,平成30年7月25日付けで拒絶理由が通知され,その指定期間内である同年10月30日に意見書及び手続補正書が提出されたが,平成31年1月29日付けで拒絶査定(以下,「原査定」という。)がなされ,これに対し,令和1年6月5日に拒絶査定不服審判が請求されるとともに手続補正書が提出されたものである。


第2 令和1年6月5日にされた手続補正についての補正の却下の決定

[補正の却下の決定の結論]
令和1年6月5日にされた手続補正(以下,「本件補正」という。)を却下する。

[理由]
1 本件補正について
(1)本件補正後の特許請求の範囲の記載
本件補正により,特許請求の範囲の請求項1(以下,「補正後の請求項1」という。)の記載は,次のとおり補正された。(下線部は,補正箇所である。)

「 【請求項1】
複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路と、
前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成され、前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う、コントローラと、
を含み、
前記同時のメモリアクセス動作は二つ以上のページ種類を含む
装置。」

(2)本件補正前の特許請求の範囲の記載
本件補正前の,平成30年10月30日にされた手続補正により補正された特許請求の範囲の請求項1(以下,「補正前の請求項1」という。)の記載は次のとおりである。

「 【請求項1】
複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路と、
前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成された、コントローラと、
を含み、
前記同時のメモリアクセス動作は二つ以上のページ種類を含む
装置。」

2 補正の適否
(1)翻訳文新規事項の追加
本件補正が,特許法第184条の12第2項の規定により読み替える同法第17条の2第3項の規定に適合するか,すなわち,国際出願日における国際特許出願の明細書若しくは図面(図面の中の説明に限る。)の翻訳文,国際出願日における国際特許出願の請求の範囲の翻訳文又は国際出願日における国際特許出願の図面(図面の中の説明を除く。)(以下,翻訳文等という。)に記載した事項の範囲内においてするものであるかについて,以下,検討する。

ア 本件補正により請求項1に追加された事項
上記1(1)に記載したとおり,本件補正により,補正後の請求項1に,「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」との事項(以下,「補正追加事項」という。)が追加された。

イ 翻訳文等に記載された事項
(ア)翻訳文等には,補正追加事項に関連する記載として,次の記載がある(下線は,参考のため当審で付与した。)。

「 【0019】
幾つかの例においては、メモリ150は、NAND、NORまたは相変化メモリなどの不揮発性メモリとすることができる。メモリ150は、複数のプレーン(例えば、パーティション)にわたって組織化されたセルのアレイを含むことができる。メモリプレーンは、ブロックに分割されることができ、各ブロックは、複数のメモリセルページを有する。各ページは、対応するアクセス線に結合されるメモリセルの行または列を含むことができる。メモリ150は、メモリセルのページを消去し、プログラムし、および/またはページから読み出すためのメモリアクセス動作中に、プレーンの選択されたブロックのアクセス線に、読み出しレベル電圧信号を提供することができる。メモリセルのページのデータにアクセスするために必要とされる読み出しレベル電圧プロファイルは、ページ種類に依存することがある。ページ種類は、ページ内のメモリセルの種類(例えば、シングルレベルセルSLC、マルチレベルセルMLC、トリプルレベルセルTLCなど)およびアクセスされるメモリセルのレベル(例えば、SLC/MLC/TLCページに対して上位ページUP、下位ページLP、中間ページMP)に基づくものであってもよい。メモリ150は、二つ以上のメモリプレーンの同時のメモリページアクセスを実施する回路を含むことができる。例えば、メモリ150は、メモリ150の各メモリプレーンに関連付けられた対応するグローバルアクセス線(GAL)デコーダ回路および対応する読み出しレベル電圧レギュレータ回路を含むことができ、異なるページ種類を含む二つ以上のメモリプレーンのページの同時アクセスを容易にする。GALデコーダ回路の各々は、対応するGALバスを介してメモリプレーンの対応する一つに結合されることができる。幾つかの実施形態においては、メモリ150は、GALデコーダ回路の各々に、対応するパス電圧信号を提供するように構成された一つ以上のパス電圧回路をさらに含むことができる。幾つかの実施形態においては、メモリページアクセスは、少なくとも部分的に時間的に重複する、対応するメモリページに対する同時のメモリアクセス動作である。幾つかの実施形態においては、対応するメモリページに対するメモリアクセス動作は同時に起きることがあるが、本発明の実施形態は、同時のメモリアクセス動作に限定されるべきではない。」

「 【0021】
動作中、メモリ150は、メモリコマンドおよびアドレス対の集合を受信することができる。受信されたメモリコマンドおよびアドレス対の集合は、CADバスを介してコントローラ110によって提供されることができる。幾つかの実施形態においては、コントローラ110は、メモリ150による同時の読み出しアクセスを命令することができる。メモリ150は、メモリコマンドおよびアドレス対の集合に関連付けられた二つ以上のメモリプレーンに対する同時のメモリ動作(例えば、読み出し動作またはプログラム動作)を実施するように構成されることができる。例えば、メモリコマンドおよびアドレス対の集合が読み出しコマンドであるとき、メモリ150は、メモリ150の二つ以上のメモリプレーンから読み出しデータを同時に検索することができる。メモリ150は、CADバス130を介して、コントローラ110に読み出しデータを提供し、コントローラ110からデータを受信することができる。メモリ150は、特定のコマンドに応じて、CADバス130を介して、コントローラ110にさらなる情報を提供することができる。情報は、例えば、メモリ150がメモリ動作を実施するために使用可能であるか否か、および/またはメモリ150がメモリ動作を実施するために使用可能となることができるまでの時間の量を示すことができる。」

「 【0026】
コマンド信号、アドレス信号およびデータ信号は、コマンド、アドレスおよびデータ(CAD)バス226を介して伝送されるシーケンシャルな入力/出力(“I/O”)信号の集合として、メモリ200に提供されることができる。同様に、データ信号は、CADバス226を介して、メモリ200から提供されることができる。CADバス226は、内部コントローラ260に接続されたI/Oバス228を含むことができる。I/Oバス228は、内部コントローラ260にコマンド信号、アドレス信号およびデータ信号を提供することができる。内部コントローラ260は、I/Oバス228と内部データバス222との間、およびI/Oバス228と内部アドレスバス224との間で信号をルーティングすることができる。内部コントローラ260は、図1のメモリ150によって実装されることができる。内部コントローラ260は、メモリ200の動作を制御するために、CADバス226を介して、多数の制御信号を受信することができる。内部コントローラ260は、メモリアレイ230の二つ以上のメモリプレーンの同時のメモリアクセスを容易にすることができる。幾つかの例においては、内部コントローラ260は、ページ種類にかかわらず、二つ以上のメモリプレーンに同時にアクセスするように構成されることができる。例えば、内部コントローラ260は、メモリコマンドおよびアドレス対を受信することができ、列デコーダ250および/または行デコーダ240に信号を提供(例えば、送信)することができ、受信されたメモリコマンドおよびアドレス対に基づいて、メモリアレイ230の二つ以上のメモリプレーンに関連付けられた、(例えば、ページ種類に基づいた)読み出しレベル電圧レギュレータ回路およびパス電圧レギュレータ回路、(例えば、ページ位置に基づいた)GALデコーダ回路、ならびに(例えば、ブロック選択に基づいた)ブロックコントローラを構成する。電圧レギュレータ回路、GALデコーダ回路およびブロックコントローラを構成した後、内部コントローラ260は、例えば、二つ以上のメモリプレーンの各々に関連付けられたページバッファを制御すること、ページバッファからデータを検索すること、および/またはページバッファにデータを提供することによって、同時のメモリアクセス動作中に、例えば、データを検索するか、またはデータをプログラムするメモリアレイ230の二つ以上のメモリプレーン各々の対応するページに同時にアクセスすることができる。同時のメモリアクセス動作は、例えば、ビット線をチャージすることと、ページバッファでデータを検知してラッチすることと、を含むことができる。」

「 【0037】
動作においては、内部コントローラ360は、CADバスを介してメモリコマンドおよびアドレス対の集合を受信することができ、各対は、パラレルに、または連続して到達する。幾つかの例においては、メモリコマンドおよびアドレス対の集合は、二つ以上のメモリプレーン372(0)-372(3)に関連付けられることができる。内部コントローラ360は、メモリコマンドおよびアドレス対の集合に応じて、二つ以上のメモリプレーン372(0)-372(3)に対して、同時のメモリアクセス動作(例えば、読み出し動作またはプログラム動作)を実施するように構成されることができる。内部コントローラ360は、複数のメモリプレーンに同時にアクセスするためにメモリ回路を制御するように構成されることができる。例えば、内部コントローラ360の電力制御回路364は、同時のメモリアクセス動作のために、二つ以上のメモリプレーン372(0)-372(3)に関連付けられた、読み出しレベル電圧レギュレータ回路380(0)-380(3)、パス電圧レギュレータ回路382、GALデコーダ回路374(0)-374(3)およびブロックコントローラ390(0)-390(3)を構成することができる。ブロックコントローラ390(0)-390(3)を構成することは、対応するブロックコントローラ390(0)-390(3)に、対応するBLK SEL(0-3)信号を提供することを含むことができ、選択されたブロックのローカルアクセス線に、対応するGAL(0-3)バスを結合させる。GALデコーダ回路374(0)-374(3)を構成することは、ブロック内でアクセスされる対応するページの位置に基づいた値を有するGAL(0-3)CTRL信号を提供する。読み出しレベル電圧レギュレータ回路380(0)-380(3)およびパス電圧レギュレータ回路382を構成することは、対応するページ種類(例えば、UP/MP/LP、SLC/MLC/TLCページ)に基づいた対応する値を有するRD LVL(0-3)CTRL信号およびVPASS CTRL信号を提供することを含むことができる。単一のパス電圧レギュレータ回路382を有する幾つかの実施形態においては、ページ種類の組み合わせは、単一のVPASS信号を用いてアクセスされることが可能なページ種類に限定されることがある。複数のパス電圧レギュレータ回路382を有する他の実施形態においては、ページ種類の組み合わせは、異なるVPASS信号を用いてアクセスされることが可能なページ種類について自由に行うことができる。ブロックコントローラ390(0)-390(3)、読み出しレベル電圧レギュレータ回路380(0)-380(3)、パス電圧レギュレータ回路382およびGALデコーダ回路374(0)-374(3)が構成された後、アクセス制御回路362は、二つ以上のメモリプレーン372(0)-372(3)各々の対応するページにページバッファ376(0)-376(3)をアクセスさせることができ、このことは、同時のメモリアクセス動作中にデータを検索すること、またはデータを書き込むことを含むことができる。例えば、アクセス制御回路362は、ページバッファ376(0)-376(3)を同時に(例えば、パラレルおよび/または同時期に)制御して、ビット線をチャージ/ディスチャージし、二つ以上のメモリプレーン372(0)-372(3)からデータを検知し、および/またはデータをラッチする。」

「 【0047】
動作においては、内部コントローラ460は、CADバスを介してメモリコマンドおよびアドレス対の集合を受信することができる。幾つかの例においては、メモリコマンドおよびアドレス対の集合は、異なる対応するメモリプレーン372(0)-372(3)と各々関連付けられることができる。内部コントローラ460は、メモリコマンドおよびアドレス対の集合に応じて、複数のメモリプレーン372(0)-372(3)に対して、同時のメモリアクセス動作(例えば、読み出し動作またはプログラム動作)を実施するように構成されることができる。幾つかの例においては、メモリコマンドおよびアドレス対の集合は、二つ以上のメモリプレーン372(0)-372(3)に関連付けられることができる。内部コントローラ460は、メモリコマンドおよびアドレス対の集合に応じて、二つ以上のメモリプレーン372(0)-372(3)に対して、同時のメモリアクセス動作(例えば、読み出し動作又はプログラム動作)を実施するように構成されることができる。内部コントローラ360は、複数のメモリプレーンに同時にアクセスするために、メモリ回路を制御するように構成されることができる。例えば、内部コントローラ460の電力制御回路464は、同時のメモリアクセス動作のために、二つ以上のメモリプレーン372(0)-372(3)に関連付けられた、読み出しレベル電圧レギュレータ回路380(0)-380(3)、パス電圧レギュレータ回路482(0)-482(3)、GALデコーダ回路374(0)-374(3)およびブロックコントローラ390(0)-390(3)を構成することができる。ブロックコントローラ390(0)-390(3)を構成することは、選択されたブロックのローカルアクセス線に、対応するGAL(0-3)バスを結合させるように、対応するブロックコントローラ390(0)-390(3)に、対応するBLK SEL(0-3)信号を提供することを含むことができる。GALデコーダ回路374(0)-374(3)を構成することは、ブロック内でアクセスされる対応するページの位置に基づいた値を有するGAL(0-3)CTRL信号の提供を含むことができる。読み出しレベル電圧レギュレータ回路380(0)-380(3)およびパス電圧レギュレータ回路482(0)-482(3)を構成することは、対応するページ種類(例えば、UP、MP、LP、SLC/MLC/TLCページ)に基づいた対応する値を有するRD LVL(0-3)CTRL信号およびVPASS CTRL(0-3)信号を提供することを含むことができる。パス電圧レギュレータ回路482(0)-482(3)を独立して制御することは、あらゆるページ種類の組み合わせが同時にアクセスされることを可能にすることができる。ブロックコントローラ390(0)-390(3)、読み出しレベル電圧レギュレータ回路380(0)-380(3)、パス電圧レギュレータ回路482(0)-482(3)およびGALデコーダ回路374(0)-374(3)が構成された後、アクセス制御回路362は、二つ以上のメモリプレーン372(0)-372(3)の各々の対応するページをページバッファ376(0)-376(3)にアクセスさせることができ、このことは、同時のメモリアクセス動作中にデータを検索すること、またはデータを書き込むことを含むことがある。例えば、アクセス制御回路362は、ページバッファ376(0)-376(3)を同時に(例えば、パラレルに、および/または同時期に)制御することができ、ビット線をチャージ/ディスチャージし、二つ以上のメモリプレーン372(0)-372(3)からデータを検知し、および/またはデータをラッチする。」

「 【0056】
動作においては、内部コントローラ560は、CADバスを介してメモリコマンドおよびアドレス対の集合を受信することができる。幾つかの例においては、メモリコマンドおよびアドレス対の集合は、異なる対応するメモリプレーン(図示せず)に各々関連付けられることができる。内部コントローラ560は、メモリコマンドおよびアドレス対の集合に応じて、複数のメモリプレーンに対して同時のメモリアクセス動作(例えば、読み出し動作またはプログラム動作)を実施するように構成されることができる。」

(イ)上記(ア)の記載事項から,翻訳文等には,次の事項が記載されているものと認められる。(各項末尾の括弧内は,根拠となる記載がある段落番号である。)

A 「メモリアクセス動作」には,メモリセルのページを「消去」し,「プログラム」し,および/または,ページから「読み出す」ためのメモリアクセスの3種類が存在し得る(【0019】)。

B 「メモリ150」及び「コントローラ110」は,「メモリコマンドおよびアドレス対の集合」に関連付けられた「二つ以上のメモリプレーンに対する同時のメモリ動作(例えば、読み出し動作またはプログラム動作)」を実施する(【0021】,【0026】,【0037】,【0047】,【0056】)。

C 「同時のメモリ動作」の具体例として明記があるのは,「同時の読み出しアクセス」,「データを検索する」こと,「データをプログラムする(書き込む)」こと,「ビット線をチャージ/ディスチャージする」こと,「ページバッファでデータを検知し、および/またはデータをラッチする」ことである(【0021】,【0026】,【0037】,【0047】)。
なお,上記Aでの検討及び技術常識から,不揮発性メモリのメモリアクセス動作には,「消去」,「プログラム」,「読み出す」の3種類のみが存在することが明らかであるところ,上記の「データを検索する」こと,「ビット線をチャージ/ディスチャージする」こと,「ページバッファでデータを検知し、および/またはデータをラッチする」ことは,上記Aにおいて検討したメモリ動作の「読み出す」,「プログラム」,「読み出す」に,それぞれ対応するものと認められる。

(ウ)他方,補正追加事項については,翻訳文等に明記はされていない。
また,上記(イ)で認定した事項から,補正追加事項が翻訳文等に記載されていることを導くことができるかについても,判然としない。その理由は次のとおりである。

A 上記(イ)Aの事項は,単体のメモリアクセス動作として,「消去」,「プログラム」,「読み出す」の3種類が存在し得るとするものにすぎず,「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」ことまでを意味するものではない。

B 上記(イ)Bの事項は,「二つ以上のメモリプレーンに対する同時のメモリ動作」の例として,「読み出し動作またはプログラム動作」があるとするものであるが,これは,「読み出し動作」または「プログラム動作」の一方についてのみ,同時のメモリ動作が行われることを意味するものであるのか,あるいは,「読み出し動作」及び「プログラム動作」を組み合わせた場合にも同時のメモリ動作が行われることを意味するのか判然としない。

C 上記(イ)Cの事項は,「同時のメモリ動作」の具体例として,「同時の読み出しアクセス」,「データを検索する(読み出す)」こと,「データをプログラムする(書き込む)」こと,「ビット線をチャージ/ディスチャージする(プログラムする)」こと,「ページバッファでデータを検知し、および/またはデータをラッチする(読み出す)」ことが明記されているとするものであるが,これは,「読み出す」または「プログラム」の一方についてのみ,同時のメモリ動作が行われることを意味するものであるのか,あるいは,「読み出す」及び「プログラム」を組み合わせた場合にも同時のメモリ動作が行われることを意味するのか判然としない。

(エ)上記検討したとおり,補正追加事項が翻訳文等に記載した事項の範囲内のものであるかについては,翻訳文等の記載からは判然としないところがあるため,本願に係る国際出願の明細書(以下,「国際出願明細書」という。)の記載を参酌すると,前記(ア)の記載事項に対応するものとして,次の記載が認められる。(下線は,参考のため,前記(ア)の記載事項に付与した下線に対応させて当審で付与した。)

「[025] In some examples, the memory 150 may be a non-volatile memory, such as NAND, NOR, or phase-change memory. The memory 150 may include an array of cells organized across multiple planes (e.g., partitions). The memory planes may be divided into blocks, with each block having multiple memory cell pages. Each page may include a row or column of memory cells that are coupled to a respective access line. The memory 150 may provide a read level voltage signal to an access line of a selected block of a plane during a memory access operation to erase, program, and/or read from a page of memory cells. The read level voltage profiles required to access data of a page of memory cells may depend on a page type. A page type may be based on a type of memory cell in the page (e.g., single level cell SLC, multi-level cell MLC, triple level cell TLC, etc.) and a level of the memory cells being accessed (e.g., upper page UP, lower page LP, middle page MP, for a SLC/MLC/TLC page). The memory 150 may include circuitry that performs concurrent memory page accesses of two or more memory planes. For example, the memory 150 may include a respective global access line (GAL) decoder circuit and a respective read level voltage regulator circuit associated with each memory plane of the memory 150 to facilitate concurrent access of pages of two or more memory planes, including different page types. Each of the GAL decoder circuits may be coupled to a respective one of the memory planes via a respective GAL bus. In some embodiments, the memory 150 may further include one or more pass voltage circuits configured to provide respective pass voltage signals to each of the GAL decoder circuits. In some embodiments, the memory page accesses are concurrent, for example, memory access operations for the respective memory pages at least partially temporally overlap. In some embodiments, memory access operations for the respective memory pages may occur simultaneously, however, embodiments of the invention are not limited to simultaneous memory access operations.」

「[027] During operation, the memory 150 may receive a group of memory command and address pairs. The received group of memory command and address pairs may be provided by the controller 110 via the CAD bus. In some embodiments, the controller 110 may command concurrent read accesses by the memory 150. The memory 150 may be configured to perform concurrent memory operations (e.g., read operations or program operations) for two or more memory planes associated with the group of memory command and address pairs. For example, when the group of memory command and address pairs are read commands, the memory 150 may concurrently retrieve read data from two or more memory planes of the memory 150. The memory 150 may provide the read data to the controller 110 and receive the data from the controller 110 via the CAD bus 130. The memory 150 may provide additional information to the controller 110 over the CAD bus 130 in response to particular commands. The information may indicate, for instance, whether the memory 150 is available to perform a memory operation and/or an amount of time before the memory 150 may become available to perform a memory operation.」

「[032] Command signals, address signals and data signals may be provided to the memory 200 as sets of sequential input/output ("I/O") signals transmitted through a command, address, and data (CAD) bus 226. Similarly, data signals may be provided from the memory 200 through the CAD bus 226. The CAD bus 226 may include an I/O bus 228 that is connected to an internal controller 260. The I/O bus 228 may provide the command signals, address signals, and data signals to the internal controller 260. The internal controller 260 may route the signals between the I/O bus 228 and an internal data bus 222, and an internal address bus 224. The internal controller 260 may be implemented in the memory 150 of Figure 1. The internal controller 260 may receive a number of control signals through the CAD bus 226 to control the operation of the memory 200. The internal controller 260 may facilitate concurrent memory access of two or more memory planes of the memory array 230. In some examples, the internal controller 260 may be configured to concurrently access two or more memory planes, regardless of page type. For example, the internal controller 260 may receive the memory command and address pairs, and may provide (e.g., send) signals to the column decoder 250 and/or the row decoder 240 to configure read level voltage regulator and pass voltage regulator circuits (e.g., based on page type), GAL decoder circuits (e.g., based on page location), and block controllers (e.g., based on block selection) associated with the two or more memory planes of the memory array 230 based on the received memory command and address pairs. After configuring the voltage regulator circuits, the GAL decoder circuits, and the block controllers, the internal controller 260 may concurrently access the respective pages of each of the two or more memory planes of the memory array 230, for example, retrieving data or programming data, during the concurrent memory access operations, for example, by controlling, retrieving data from, and/or providing data to page buffers that are associated with each of the two or more memory planes. The concurrent memory access operations may include, for example, charging bitlines, and sensing and latching data at page buffers.」

「[043] In operation, the internal controller 360 may receive a group of memory command and address pairs via the CAD bus, with each pair arriving in parallel or serially. In some examples, the group of memory command and address pairs may be associated with two or more memory planes 372(0)-372(3). The internal controller 360 may be configured to perform concurrent memory access operations (e.g., read operations or program operations) for the two or more memory planes 372(0)-372(3) responsive to the group of memory command and address pairs. The internal controller 360 may be configured to control memory circuits to concurrently access multiple memory planes. For example, the power control circuit 364 of the internal controller 360 may configure the read level voltage regulator circuits 380(0)-380(3), the pass voltage regulator circuit 382, the GAL decoder circuits 374(0)-374(3), and the block controllers 390(0)-390(3) associated with the two or more memory planes 372(0)-372(3) for the concurrent memory access operations. The configuration of the block controllers 390(0)-390(3) may include providing the respective BLK SEL(0-3) signals to the respective block controllers 390(0)-390(3) to cause a respective GAL(0- 3) bus to be coupled to local access lines of a selected block. The configuration of the GAL decoder circuits 374(0)-374(3) to provide GAL(0-3) CTRL signals having values based on a location of a respective page to be accessed within a block. The configuration of the read level voltage regulator circuits 380(0)-380(3) and the pass voltage regulator circuit 382 may include providing the RD LVL(0-3) CTRL signals and the VP ASS CTRL signal having respective values based on a respective page type (e.g., UP, MP, LP, SLC/MLC/TLC page). In some embodiments with a single pass voltage regulator circuit 382, page type combinations may be limited to page types capable of being accessed using a single VP ASS signal. In other embodiments with multiple pass voltage regulator circuits 382, page type combinations may be open to page types capable of being accessed using a different VP ASS signals. After the block controllers 390(0)-390(3), the read level voltage regulator circuits 380(0)-380(3), the pass voltage regulator circuit 382, and the GAL decoder circuits 374(0)-374(3) have been configured, the access control 362 may cause the page buffers 376(0)-376(3) to access the respective pages of each of the two or more memory planes 372(0)-372(3), which may include retrieving data or writing data during the concurrent memory access operations. For example, the access control circuit 362 may concurrently (e.g., in parallel and/or contemporaneously) control the page buffers 376(0)-376(3) to charge/discharge bitlines, sense data from the two or more memory planes 372(0)-372(3), and/or latch the data.」

「[053] In operation, the internal controller 460 may receive a group of memory command and address pairs via the CAD bus. In some examples, the group of memory command and address pairs may each be associated with a different respective memory plane 372(0)-372(3). The internal controller 460 may be configured to perform concurrent memory access operations (e.g., read operations or program operations) for the multiple memory planes 372(0)-372(3) responsive to the group of memory command and address pairs. In some examples, the group of memory command and address pairs may be associated with two or more memory planes 372(0)-372(3). The internal controller 460 may be configured to perform concurrent memory access operations (e.g., read operations or program operations) for the two or more memory planes 372(0)-372(3) responsive to the group of memory command and address pairs. The internal controller 360 may be configured to control memory circuits to concurrently access multiple memory planes. For example, the power control circuit 464 of the internal controller 460 may configure the read level voltage regulator circuits 380(0)-380(3), the pass voltage regulator circuits 482(0)-482(3), the GAL decoder circuits 374(0)-374(3), and the block controllers 390(0)-390(3) associated with the two or more memory planes 372(0)-372(3) for the concurrent memory access operations. The configuration of the block controllers 390(0)-390(3) may include providing the respective BLK SEL(0-3) signals to the respective block controllers 390(0)-390(3) to cause a respective GAL(0-3) bus to be coupled to local access lines of a selected block. The configuration of the GAL decoder circuits 374(0)-374(3) may include provisions of GAL(0-3) CTRL signals having values based on a location of a respective page to be accessed within a block. The configuration of the read level voltage regulator circuits 380(0)-380(3) and the pass voltage regulator circuits 482(0)-482(3) may include providing the RD LVL(0-3) CTRL signals and the VP ASS CTRL(0-3) signals having respective values based on a respective page type (e.g., UP, MP, LP, SLC/MLC/TLC page). Independently controlling the pass voltage regulator circuits 482(0)-482(3) may allow any page type combination to be concurrently accessed. After the block controllers 390(0)-390(3), the read level voltage regulator circuits 380(0)-380(3), the pass voltage regulator circuits 482(0)-482(3), and the GAL decoder circuits 374(0)-374(3) have been configured, the access control 362 may cause the page buffers 376(0)-376(3) to access the respective pages of each of the two or more memory planes 372(0)-372(3), which may include retrieving data or writing data, during the concurrent memory access operations. For example, the access control circuit 362 may concurrently (e.g., in parallel and/or contemporaneously) control the page buffers 376(0)-376(3) to charge/discharge bitlines, sense data from the two or more memory planes 372(0)-372(3), and/or latch the data.」

「[062] In operation, the internal controller 560 may receive a group of memory command and address pairs via the CAD bus. In some examples, the group of memory command and address pairs may each be associated with a different respective memory plane (not shown). The internal controller 560 may be configured to perform concurrent memory access operations (e.g., read operations or program operations) for the multiple memory planes responsive to the group of memory command and address pairs.」

(オ)上記(エ)の記載事項を参酌すると,前記(ア)で引用した翻訳文等の記載,及び,上記(イ)での翻訳文等の記載についての検討について,さらに,次のことがいえる。

A 上記(イ)Aでの検討事項に関し,国際出願明細書の「a memory access operation to erase, program, and/or read from a page of memory cells」([025])との記載から,上記(イ)Aでの検討事項は,「単一のメモリアクセス動作(a memory access operation)」について,3種類が存在することを示すにすぎないものである。

B 上記(イ)Bでの検討事項に関し,国際出願明細書には,「a (the) group of memory command and address pairs」([027],[032] ,[043] ,[053] ,[062],下線は当審で付与。)との記載があるのみで,「a (the) group of memory commands and address pairs」との記載はないことから,前記(イ)Bで検討した「メモリコマンドおよびアドレス対の集合」は,「『1つのメモリコマンド』と『複数のアドレス対』の集合」であるものと認められる。
また,上記の検討を踏まえると,実施される「メモリコマンドおよびアドレス対の集合」に関連付けられた「二つ以上のメモリプレーンに対する同時のメモリ動作」は,当該「メモリコマンドおよびアドレス対の集合」に含まれる『1つのメモリコマンド』に対応する「1種類のメモリ動作」であることになるから,上記「二つ以上のメモリプレーンに対する同時のメモリ動作」の例として記載される「読み出し動作またはプログラム動作」は,「複数の読み出し動作」または「複数のプログラム動作」であると解すべきものと認められる。(実際,このことを示唆するものとして,国際出願明細書には,「concurrent memory operations (e.g., read operations or program operations)」または「concurrent memory access operations (e.g., read operations or program operations)」([027],[043] ,[053] ,[062],下線は当審で付与)と記載されている。)

(カ)以上検討したとおり,国際出願明細書の記載も参酌すると,翻訳文等には,「『1つのメモリコマンド』と『複数のアドレス対』の集合」に関連付けられた「二つ以上のメモリプレーンに対する同時のメモリ動作」,すなわち,当該『1つのメモリコマンド』に対応する「1種類のメモリ動作」を,「二つ以上のメモリプレーンに対する同時のメモリ動作」として同時に行うことが記載されているのみであると認められる。
そして,補正追加事項は,翻訳文等には記載がなく,翻訳文等から自明でもないから,補正追加事項を請求項1に追加する本件補正は,翻訳文等のすべての記載を総合することにより導かれる技術的事項との関係において,新たな技術的事項を導入するものである。

ウ 小括
したがって,本件補正は,翻訳文等に記載された事項の範囲内においてしたものとはいえず,特許法第184条の12第2項の規定により読み替える同法第17条の2第3項に規定する要件を満たしていない。

(2)独立特許要件
本件補正は,補正前の請求項1に記載された発明を特定するために必要な事項である「コントローラ」の動作について,上記1(1)に記載したとおり限定を付加するものであって,補正前の請求項1に記載された発明と補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから,特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで,補正後の請求項1に記載される発明(以下,「本件補正発明」という。)が同条第6項において準用する同法第126条第7項の規定に適合するか,すなわち,特許出願の際独立して特許を受けることができるものであるかについて,以下,検討する。

ア 本件補正発明
本件補正発明は,上記1(1)に記載したとおりのものである。

イ 引用文献の記載事項
(ア)引用文献1
A 原査定の拒絶の理由で引用された本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献である,国際公開第2015/025357号(2015年2月26日国際公開。以下「引用文献1」という。)には,図面とともに,次の記載がある。

「[0007] 本実施形態の3次元積層型不揮発性半導体記憶装置(メモリシステム)1は、BiCSフラッシュメモリ(単に、フラッシュメモリ、またはメモリデバイス等とも称す)10と、メモリコントローラ20とを有する。
[0008] ここで、BiCSフラッシュメモリ10は、メモリセルアレイ11、センスアンプ12、カラムアドレスバッファ/カラムデコーダ13、ロウデコーダ21、制御回路15、電圧生成回路16、プレーンスイッチ17、ロウアドレスバッファ18、入出力バッファ19を備えている。」

「[0014] <ロウデコーダ>
ロウデコーダ21は、ロウアドレスバッファ18を介して入力されるロウアドレス信号をデコードし、メモリセルアレイのワード線WL及び選択ゲート線SGD、SGSを選択して駆動する。また、このロウデコーダ21は、メモリセルアレイ11のブロックを選択する部分とページを選択する部分を有する。」

「[0017] <電圧生成回路>
電圧生成回路16は、制御回路15により制御され、書き込み、消去及び読み出しの動作に必要な各種内部電圧を発生する。この電圧生成回路16は、電源電圧より高い内部電圧を発生するための昇圧回路を有している。」

「[0042] 電圧VCGSELは、VCGSEL回路162aによって選択される電圧である。VCGSEL回路162aには、例えば電圧VPGM及びVCGRVが入力され、VCGSEL回路162aは、制御回路15の制御信号によって、どちらかを選択する。
[0043] 電圧VPGMは、選択セルにプログラムを行う際に選択ワード線WLiに印加する電圧(セルプログラム電圧)である。電圧VCGRVは、リード、またはプログラムベリファイ時に選択ワード線WLiに印加する電圧(セルリード電圧)である。電圧VUSEL1は、プログラム時はチャネルブースト用の電圧VPASS1である。リード、またはプログラムベリファイ時は非選択ワード線WL(i±1)に印加される電圧VREADKである。電圧VUSEL2は、プログラム時はチャネルブースト用の電圧VPASS2である。リード、またはプログラムベリファイ時は、選択ワード線WLi及び非選択ワード線WL(i±1)以外の非選択ワード線WLに印加される電圧VREADである。電圧VCELSRC及びVCPWELLは、メモリセルアレイ11に接続される。」

「[0049] プレーンスイッチ17は、メモリセルアレイ11のプレーン毎に、プレーンスイッチCGSWと、プレーンスイッチSGSWとが設けられている。より具体的には、プレーンスイッチ17は、プレーン<0>に対応して、プレーンスイッチCGSW171aと、プレーンスイッチSGSW171bとを備え、プレーン<1>に対応して、プレーンスイッチCGSW172aと、プレーンスイッチSGSW172bとを備えている。
[0050] プレーンスイッチCGSW171aは、制御回路15からゾーン信号ZONE_P0<3:0>と、モード信号MODE_P0<1:0>と、CGD*SW_P0とを受信する。また、プレーンスイッチCGSW171aは、CGNAドライバ<3:0>、CGNBドライバ<3:0>、CGNCドライバ<3:0>、CGNDドライバ<3:0>、CGDDTドライバ、CGDDBドライバ、CGDSBドライバ、CGDSTドライバ、CGBGドライバ、及びCGUドライバから信号を受信する。そして、プレーンスイッチCGSW171aは、制御回路15からの信号に基づいて、CGドライバ162から受信した信号を、ロウデコーダ21に供給する。また、プレーンスイッチSGSW171bは、制御回路15からの信号に基づいて、SGドライバ163から受信したSGS信号及びSGD信号を、ロウデコーダ21に供給する。
[0051] ロウデコーダ21は、プレーン毎に専用のロウデコーダが設けられている。より具体的には、ロウデコーダ21は、プレーン<0>に対応するロウデコーダ211と、プレーン<1>に対応するロウデコーダ212とを備えている。」

「[0071] <ロウデコーダの構成>
次に、図8を用いて第1の実施形態に係るロウデコーダの構成について概略的に説明する。図8は第1の実施形態に係るロウデコーダの回路図である。
[0072] ロウデコーダ21は、ブロックアドレスBLKAD<0>、BLKAD<1>、デコード結果RDEC等に基づいてブロックBLKを選択する。」

「[0101] <第1の実施形態の作用効果>
上述した第1の実施形態によれば、BiCSフラッシュメモリ10は、データの書き換えが可能な複数のメモリセルと、複数のメモリセルに接続されている複数のワード線WLを備えている。また、BiCSフラッシュメモリ10は、同一のワード線WLに接続された複数のメモリセルを備えるページと、複数のページを備えるプレーンと、プレーンを複数備えるメモリセルアレイ11と、を備えている。更にBiCSフラッシュメモリ10は、複数のワード線WLに電圧を印加する複数のワード線ドライバ(CGドライバ)162と、プレーン毎に設けられ、ワード線WL毎にワード線ドライバ162を割り当てる複数のプレーンスイッチ17を備えている。メモリコントローラ20がBiCSフラッシュメモリ10内に存在するあるページに対してアクセスを行う際、そのページの属するプレーンを識別する番号(プレーン番号と称す)、同一プレーン内で各ブロックを識別する番号(ブロック番号と称す)、及び同一ブロック内で各ページを識別する番号(ページ番号と称す)をフラッシュメモリに対して指定する。以降では、それらを各々「プレーン番号」「ブロック番号」「ページ番号」と呼ぶこととする。」

「[図4]


(上記[図4]から,“複数のロウデコーダ(PLANE<0>ROWDEC,PLANE<1>ROWDEC)のそれぞれが,複数のプレーン(PLANE<0>,PLANE<1>)のうち対応するプレーンに,「BLK0-3:SGD,WLD*,BG,WL31-0,SGS」で示されるバス線を介して結合されている”態様を読み取ることができる。)

「[図5]



「[図8]



「[0157] <リードシーケンス>
次に、図20を用いて、第4の実施形態に係る動作オプションについて説明する。図20は、第4の実施形態に係る動作オプションにおけるリードシーケンスを示す図である。ここでは、簡単のために、プレーン0とプレーン1の二つのプレーンを取り出して説明する。
[0158] <動作オプションA>
まずは、動作オプションAについて説明する。hSLCデータを専用のコマンドでメモリセルの閾値電圧をMLCにおけるBV以上となる。このため、この動作オプションAは、SLCデータおよびMLC Lower/Upperデータのリードを行いながら、hSLCデータの読み出しも同時に行うものである。この動作オプションAは、読み出し時間の増大を防止できる。
[0159] プレーン0のSLCデータと、プレーン1のhSLCデータとを読み出す場合、選択ワード線WLにSLCRを印加することで、両方のデータを読み出すことができる。
[0160] プレーン0のMLC-Lower(まだUpperプログラムが行われていない)データと、プレーン1のhSLCデータとを読み出す場合、選択ワード線WLにBRを印加することで、hSLCデータを読み出すことができ、その後、選択ワード線WLにLMRを印加することで、MLC-Lowerデータを読み出すことができる。
[0161] プレーン0のMLC-Upper(まだUpperプログラムが行われていない)データと、プレーン1のhSLCデータとを読み出す場合、選択ワード線WLにARを印加することで、hSLCデータを読み出すことができ、その後、選択ワード線WLにCRを印加することで、MLC-Upperデータを読み出すことができる。
[0162] プレーン0のMLC-Lower(Upperプログラムが行われた)データと、プレーン1のhSLCデータとを読み出す場合、選択ワード線WLにBRを印加することで、両方のデータを読み出すことができる。
[0163] プレーン0のMLC-Upper(Upperプログラムが行われた)データと、プレーン1のhSLCデータとを読み出す場合、選択ワード線WLにARを印加することで、hSLCデータを読み出すことができ、その後、選択ワード線WLにCRを印加することで、MLC-Upperデータを読み出すことができる。
[0164] 動作オプションAでは、読み出し時間tRの時長なく、プレーン0のデータ(ユーザデータ)及びプレーン1のデータ(メタデータ)を読み出すことができる。」

「[0173] <動作波形>
次に、図21A、図21B、図21C、図22A、図22B、図22C、図23A、図23B、図23Cを用いて、本実施形態に係るリード動作時の動作波形について説明する。
・・・中略・・・
[0177] 図21Aに示すように、SLCデータの読み出しの際は、選択ワード線WLnに電圧SLCRが印加され、非選択ワード線WL(n+1)、WL(n-1)に電圧VREADK(VREADK>SLCR)が印加され、その他の非選択ワード線WL(WLother等と称す)に電圧VREAD(VREADK>VREAD>SLCR)が印加される。
[0178] 図21Bに示すように、MLC?Lowerデータの読み出しの際は、選択ワード線WLnに電圧BRが印加され、非選択ワード線WL(n+1)、WL(n-1)に電圧VREADK(VREADK>BR)が印加され、その他の非選択ワード線WLotherに電圧VREAD(VREADK>VREAD>BR)が印加される。Upperプログラムが実行されていない場合(破線部参照)は、選択ワード線WLnに電圧LMR(BR>LMR)が印加され、非選択ワード線WL(n+1)、WL(n-1)に電圧VREADK(VREADK>BR>LMR)が印加され、その他の非選択ワード線WLotherに電圧VREAD(VREADK>VREAD>BR>LMR)が印加し、読み直しを行う。
[0179] 図21Cに示すように、MLC?Upperデータの読み出しの際は、選択ワード線WLnに電圧ARが印加され、その後選択ワード線WLnに電圧CR(CR>AR)が印加され、非選択ワード線WL(n+1)、WL(n-1)に電圧VREADK(VREADK>CR>AR)が印加され、その他の非選択ワード線WLotherに電圧VREAD(VREADK>VREAD>CR>AR)が印加される。
[0180] また、図21A及び図22Aに示すように、動作オプションAにおけるSLCデータ及びhSLCデータのリードの場合の動作波形は、SLCデータのリードの場合の動作波形と同様である。
[0181] また、図21B及び図22Bに示すように、動作オプションAにおけるMLC?Lowerデータ及びhSLCデータのリードの場合の動作波形は、MLC?Lowerデータのリードの場合の動作波形と同様である。
[0182] また、図21C及び図22Cに示すように、動作オプションAにおけるMLC?Upperデータ及びhSLCデータのリードの場合の動作波形は、MLC?Upperデータのリードの場合の動作波形と同様である。」

「[図20]


(上記[図20]から,“「Read Sequence」の欄に記載された「SLCR」,「BR」,「LMR」,「AR」及び「CR」は,「Plane 0」及び「Plane 1」の欄に記載された種類のページに対して読み出しを行う際に,選択ワード線WLnに印加される,当該ページ種類に対応する読み出し電圧である”態様を読み取ることができる。)

「[図21A]


[図21B]


[図21C]



「[図22A]


[図22B]


[図22C]


(「SLCR」,「BR」,「LMR」,「AR」及び「CR」は,選択ワード線WLnに印加される,ページ種類に対応する読み出し電圧であり,「VREADK」及び「VREAD」は,非選択線ワードWL(n+1)及びWL(n-1)並びに非選択線ワードWLotherに印加される,ページ種類に対応する電圧である。)

「[0222] 図30に示すように、第6の実施形態に係るパワーサプライ161及びCGドライバ162は、プレーンA用及びプレーンB用に電源が別れている。図30に示すように、第6の実施形態に係るCGドライバ162は、VCGSEL回路162aと、CGNドライバ162b、162d(計16台)と、CGDドライバ162c(計4台)と、CGBGドライバ162cと、CGUドライバ162eと、VCGSEL2回路162fと、CGDドライバ162g(計4台)と、CGBGドライバ162gと、CGUドライバ162hと、を備えている。
[0223] VCGSEL回路162aは、制御回路15からの制御信号によって、電圧VPGMまたはVCGRVAを、電圧VCGSEL_ABとして出力する。
[0224] CGNドライバ162b、CGDドライバ162c、及びCGBGドライバ162cは、制御回路15からの制御信号によって、電圧VCGSEL_AB、VUSEL1A、VUSEL2A、及びVSSのいずれかの電圧をプレーンAに出力する。
[0225] CGUドライバ162eは、制御回路15からの制御信号によって、電圧VUSEL1A、VUSEL2A、及びVSSのいずれかの電圧をプレーンAに出力する。
[0226] VCGSEL2回路162fは、制御回路15からの制御信号によって、電圧VPGM、VCGRVA、及びVCGRVBを電圧VCGSEL_CDとして出力する。またVCGSEL2回路162fは、制御回路15からの制御信号によって、電圧VUSEL1A、及びVUSEL1Bを電圧VUSEL1_CDとして出力する。またVCGSEL2回路162fは、制御回路15からの制御信号によって、電圧VUSEL2A、及びVUSEL2Bを、電圧VUSEL2_CDとして出力する。
[0227] CGNドライバ162d、CGDドライバ162g、及びCGBGドライバ162gは、制御回路15からの制御信号によって、電圧VCGSEL_CD、VUSEL1_CD、VUSEL2_CD、及びVSSのいずれかの電圧をプレーンBに出力する。
[0228] CGUドライバ162hは、制御回路15からの制御信号によって、電圧VUSEL1_CD、VUSEL2_CD、及びVSSのいずれかの電圧をプレーンBに出力する。電圧VCELSRCA及びVCPWELLAは、プレーンAのメモリセルアレイ11に接続される。電圧VCELSRCB及びVCPWELLBは、プレーンBのメモリセルアレイ11に接続される。尚、プレーンA及びプレーンBは、任意のプレーンで良い。
[0229] <第6の実施形態の作用効果>
上述した第6の実施形態によれば、第1の実施形態に係るパワーサプライ161と比較し、第6の実施形態に係るパワーサプライ161は二つのプレーン用に二つの電圧系統を有し、更に、二つのプレーンに同時に電圧を印加できるようなCGドライバ構成となっている。そのため、例えば上述したようなMLCデータ、及びhSLCデータまたは、SLC及びhSLCデータを同時にリードすることが可能となる。」

「[図30]


(上記[図30]から,“プレーン毎に電圧を出力するCGドライバ構成となっている”態様を読み取ることができる。なお,上下に並んで記載される2つの「VUSEL1_CD」のうち下に記載のものは,「VUSEL2_CD」の誤記であると思われる。)

B 上記Aの記載について検討すると,次のとおりである。
a [0224]?[0225]及び[図30]の記載から,“CGNドライバ162b及びCGDドライバ162cが,制御回路15からの制御信号によって,VCGSEL_ABの電圧をプレーンAに出力すること,及び,CGNドライバ162b,CGDドライバ162c,CGBGドライバ162c,及びCGUドライバ162eが,制御回路15からの制御信号によって,VUSEL1A及びVUSEL2Aのいずれかの電圧をプレーンAに出力する”ことを読み取ることができる。

b また,[0227]?[0228]及び[図30]の記載から,“CGNドライバ162d及びCGDドライバ162gが,制御回路15からの制御信号によって,VCGSEL_CDの電圧をプレーンBに出力すること,及び,CGNドライバ162d,CGDドライバ162g,CGBGドライバ162g,及びCGUドライバ162hが,制御回路15からの制御信号によって,VUSEL1_CD及びVUSEL2_CDのいずれかの電圧をプレーンBに出力する”ことを読み取ることができる。

c [0157]?[0164],[0177]?[0182]及び[図20]?[図23]の記載から,“SLC,hSLC,MLC?Lower,MLC-Upperといったページ種類が異なる複数のページに対して読み出しを行う際に,選択ワード線WLnに,ページ種類に対応する読み出し電圧(SLCR,BR,LMR,AR,CR)を印加する”ことを読み取ることができる。

d また,[0177]?[0182]及び[図21]?[図23]の記載から,“SLC,hSLC,MLC?Lower,MLC-Upperといったページ種類が異なる複数のページに対して読み出しを行う際に,非選択ワード線(WL(n+1),WL(n-1),WLother)に,ページ種類に対応する電圧(VREADK,VREAD)を印加する”ことを読み取ることができる。

C 上記Aの記載及び上記Bでの検討から,引用文献1には,次の発明(以下,「引用発明」という。)が記載されているものと認められる。

「3次元積層型不揮発性半導体記憶装置1であって,

3次元積層型不揮発性半導体記憶装置1は,BiCSフラッシュメモリ10を有し,
BiCSフラッシュメモリ10は,メモリセルアレイ11,ロウデコーダ21,制御回路15,電圧生成回路16,プレーンスイッチ17を備えており,

BiCSフラッシュメモリ10は,同一のワード線WLに接続された複数のメモリセルを備えるページと,複数のページを備えるプレーンと,プレーンを複数備えるメモリセルアレイ11と,を備えており,

プレーンスイッチ17は,メモリセルアレイ11のプレーン毎に,プレーンスイッチCGSWが設けられており,プレーンスイッチ17は,プレーン<0>に対応して,プレーンスイッチCGSW171aを備え,プレーン<1>に対応して,プレーンスイッチCGSW172aを備えており,
プレーンスイッチCGSW171aは、制御回路15からの信号に基づいて,CGドライバ162から受信した信号を,ロウデコーダ21に供給し,

ロウデコーダ21は,回路として構成され,ブロックアドレスBLKAD<0>、BLKAD<1>、デコード結果RDEC等に基づいてブロックBLKを選択するものであり,
ロウデコーダ21は,プレーン毎に専用のロウデコーダが設けられており,
複数のロウデコーダのそれぞれは,複数のプレーンのうち対応するプレーンに,「BLK0-3:SGD,WLD*,BG,WL31-0,SGS」で示されるバス線を介して結合されており,
ロウデコーダ21は,メモリセルアレイのワード線WL及び選択ゲート線SGD,SGSを選択して駆動し,

電圧生成回路16は,制御回路15により制御され,書き込み,消去及び読み出しの動作に必要な各種内部電圧を発生し,

電圧VCGSELは,VCGSEL回路162aによって選択される電圧であり,電圧VPGM及びVCGRVが入力され,VCGSEL回路162aは,制御回路15の制御信号によって,どちらかを選択し,
電圧VPGMは,選択セルにプログラムを行う際に選択ワード線WLiに印加する電圧(セルプログラム電圧)であり,電圧VCGRVは,リード時に選択ワード線WLiに印加する電圧(セルリード電圧)であり,電圧VUSEL1は,プログラム時はチャネルブースト用の電圧VPASS1であって,リード時は非選択ワード線WL(i±1)に印加される電圧VREADKであり,電圧VUSEL2は,プログラム時はチャネルブースト用の電圧VPASS2であって,リード時は,選択ワード線WLi及び非選択ワード線WL(i±1)以外の非選択ワード線WLに印加される電圧VREADであり,

CGドライバ162は,CGNドライバ162b,162d(計16台)と,CGDドライバ162cと,CGBGドライバ162cと,CGUドライバ162eと,CGDドライバ162gと,CGBGドライバ162gと,CGUドライバ162hと,を備え,
CGNドライバ162b及びCGDドライバ162cは,制御回路15からの制御信号によって,VCGSEL_ABの電圧をプレーンAに出力し,
CGNドライバ162b,CGDドライバ162c,CGBGドライバ162c,及びCGUドライバ162eは,制御回路15からの制御信号によって,VUSEL1A及びVUSEL2Aのいずれかの電圧をプレーンAに出力し,
CGNドライバ162d及びCGDドライバ162gは,制御回路15からの制御信号によって,VCGSEL_CDの電圧をプレーンBに出力し,
CGNドライバ162d,CGDドライバ162g,CGBGドライバ162g,及びCGUドライバ162hは,制御回路15からの制御信号によって,VUSEL1_CD及びVUSEL2_CDのいずれかの電圧をプレーンBに出力し,

パワーサプライ161は二つのプレーン用に二つの電圧系統を有し,更に,二つのプレーンに同時に電圧を印加できるようなCGドライバ構成となっており,そのため,例えばMLCデータ,及びhSLCデータまたは,SLC及びhSLCデータを同時にリードすることが可能となり,
SLC,hSLC,MLC?Lower,MLC-Upperといったページ種類が異なる複数のページに対して読み出しを行う際に,選択ワード線WLnに,ページ種類に対応する読み出し電圧(SLCR,BR,LMR,AR,CR)を印加し,また,非選択ワード線(WL(n+1),WL(n-1),WLother)に,ページ種類に対応する電圧(VREADK,VREAD)を印加する,

3次元積層型不揮発性半導体記憶装置1。」

(イ)引用文献2
A 本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった文献である,特開2009-32324号公報(平成21年2月12日出願公開。以下「引用文献2」という。)には,図面とともに,次の記載がある。

「【0017】
図1は、実施形態にかかる不揮発性記憶装置1 のレイアウトを示す構成図である。不揮発性記憶装置1は、メモリアレイにバンク0?3を有し、所定のバンクを書換えている間に、所定のバンク以外のバンクの読出しができる、いわゆるSO(Simultaneous Operation)が可能な装置である。」

ウ 対比
本件補正発明と引用発明とを対比する。

(ア)引用発明の「メモリセル」,「プレーン」,「メモリセルアレイ」は,それぞれ,本件補正発明の「メモリセル」,「メモリプレーン」,「メモリアレイ」に相当する。
また,引用発明は,「BiCSフラッシュメモリ10は,同一のワード線WLに接続された複数のメモリセルを備えるページと,複数のページを備えるプレーンと,プレーンを複数備えるメモリセルアレイ11と,を備えて」いるものであるところ,引用発明の「メモリセルアレイ11」は,複数のプレーンを備えるメモリセルアレイであって,当該複数のプレーンの各々は複数のメモリセルを備えるメモリセルアレイであるといえるから,本件補正発明の「メモリアレイ」と引用発明の「メモリセルアレイ11」とは,「複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイ」である点において一致する。

(イ)引用発明の「ロウデコーダ」は,「回路として構成され,ブロックアドレスBLKAD<0>、BLKAD<1>、デコード結果RDEC等に基づいてブロックBLKを選択するものであ」るところ,デコーダ回路であるといえるから,本件補正発明の「グローバルアクセス線デコーダ回路」と引用発明の「ロウデコーダ21」とは,デコーダ回路である点において共通する。
また,引用発明の「「BLK0-3:SGD,WLD*,BG,WL31-0,SGS」で示されるバス線(以下,単に「バス線」という。)」は,ワード線WL31?WL0を含むバスであることが明らかであり,また,引用発明の「ワード線WL」は,本件補正発明の「グローバルアクセス線」に相当するから,引用発明の「バス線」は,本件補正発明の「グローバルアクセス線バス」に相当する。
そして,引用発明は,「ロウデコーダ21は,プレーン毎に専用のロウデコーダが設けられ」たものであり,また,「複数のロウデコーダのそれぞれは,複数のプレーンのうち対応するプレーンに,バス線を介して結合されて」いるものであるところ,引用発明の「複数のロウデコーダ」のうちの一つのロウデコーダは,対応するバス線を介して,複数のプレーンのうち対応するプレーンに結合されているといえるから,本件補正発明の「複数のグローバルアクセス線デコーダ回路」と引用発明の「複数のロウレコーダ」は,前記(ア)での検討も踏まえると,「前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合される複数のグローバルアクセス線デコーダ回路」である点において一致する。

(ウ)また,引用発明の「ロウデコーダ」は,「メモリセルアレイのワード線WL及び選択ゲート線SGD,SGSを選択して駆動」するものであるところ,対応するバス線に信号を提供していることが明らかである。
さらに,引用発明は,「電圧VCGSELは,VCGSEL回路162aによって選択される電圧であり,電圧VPGM及びVCGRVが入力され,VCGSEL回路162aは,制御回路15の制御信号によって,どちらかを選択し,」「電圧VPGMは,選択セルにプログラムを行う際に選択ワード線WLiに印加する電圧(セルプログラム電圧)であり,電圧VCGRVは,リード時に選択ワード線WLiに印加する電圧(セルリード電圧)であり,電圧VUSEL1は,プログラム時はチャネルブースト用の電圧VPASS1であって,リード時は非選択ワード線WL(i±1)に印加される電圧VREADKであり,電圧VUSEL2は,プログラム時はチャネルブースト用の電圧VPASS2であって,リード時は,選択ワード線WLi及び非選択ワード線WL(i±1)以外の非選択ワード線WLに印加される電圧VREADであ」る。すなわち,引用発明の「選択ワード線WLi」には,電圧VCGSELが印加され,また,引用発明の選択ワード線WLi以外のWL線である「非選択ワード線WL(i±1)」及び「非選択ワード線WL(i±1)以外の非選択ワード線WL」には,それぞれ電圧VUSEL1及び電圧VUSEL2が印加されるものである。
ここで,引用発明の「ロウデコーダ」が対応するバス線に提供する上記信号のうち,引用発明の選択ワード線WLiに「電圧VCGSEL」を印加した際の信号が,本件補正発明の「読み出しレベル電圧信号」に相当し,かつ,引用発明の選択ワード線WLi以外のワード線WL(非選択ワード線WL(i±1)及び非選択ワード線WL(i±1)以外の非選択ワード線WL)にそれぞれ「電圧VUSEL1」及び「電圧VUSEL2」を印加した際の信号が,本件補正発明の「対応するパス電圧信号」に相当することが,本願の優先日時点における技術常識から明らかである。
さらに,上記のWL線への各電圧の印加及び信号の提供が,メモリアクセス動作中に行われることも,明らかな事項である。
してみると,引用発明の「複数のロウデコーダ」は,メモリアクセス動作中に,ロウデコーダは,対応するバス線の複数のワード線WLのうちの選択ワード線WLiに電圧VCGSEL印加時の信号を提供し,かつ,対応するバス線の複数のワード線WLのうち選択ワード線WLi以外の各ワード線WLにそれぞれ電圧VUSEL1及び電圧VUSEL2印加時の対応する信号を提供するように構成されているといえるから,本件補正発明の「複数のグローバルアクセス線デコーダ回路」と引用発明の「複数のロウデコーダ」は,前記(ア)及び(イ)での検討も踏まえると,「メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路」るものである点において一致する。

(エ)引用発明の「CGNドライバ162b及びCGDドライバ162c」(以下,「CGドライバ群A1」という。)は,「制御回路15からの制御信号によって,VCGSEL_ABの電圧をプレーンAに出力し」,また,引用発明の「CGNドライバ162d及びCGDドライバ162g」(以下、「CGドライバ群B1」という。)は,「制御回路15からの制御信号によって,VCGSEL_CDの電圧をプレーンBに出力」するものである。
ここで,引用発明は,「プレーンスイッチ17は,メモリセルアレイ11のプレーン毎に,プレーンスイッチCGSWが設けられており,プレーンスイッチ17は,プレーン<0>に対応して,プレーンスイッチCGSW171aを備え,プレーン<1>に対応して,プレーンスイッチCGSW172aを備えており,」「プレーンスイッチCGSW171aは、制御回路15からの信号に基づいて,CGドライバ162から受信した信号を,ロウデコーダ21に供給」するものであり,また,引用発明の「CGドライバ162」は,「CGNドライバ162b,162dと,CGDドライバ162cと,CGBGドライバ162cと,CGUドライバ162eと,CGDドライバ162gと,CGBGドライバ162gと,CGUドライバ162hと,を備え」るものである。すなわち,引用発明において,「CGドライバ群A1」及び「CGドライバ群B1」は「CGドライバ162」を構成するものであり,「CGドライバ162」は,プレーンスイッチを介して「ロウデコーダ21」に結合されているといえ,また,引用発明の「プレーンスイッチ17」は,メモリプレーン毎に設けられているところ,引用発明において,CGドライバ162を構成する「CGドライバ群A1」及び「CGドライバ群B1」は,それぞれに対応するプレーンに専用のロウデコーダに結合されているものと認められる。
また,引用発明の「CGドライバ群A1」及び「CGドライバ群B1」がそれぞれ出力する「電圧VCGSEL_AB」及び「電圧VCGSEL_CD」は,上記(ウ)で検討した,引用発明の「電圧VCGSEL」に対応するものであるところ,引用発明において,CGドライバ群A1及びCGドライバ群B1が,それぞれ電圧VCGSEL_AB及び電圧VCGSEL_CDを出力した際の信号が,本件補正発明の「読み出しレベル電圧信号」に相当することになるから,引用発明の「CGドライバ群A1」及び「CGドライバ群B1」のそれぞれは,「読み出しレベル電圧信号を提供するように構成される」回路であるといえる。
してみれば,引用発明の「CGドライバ群A1」及び「CGドライバ群B1」は,それぞれに対応するプレーンに専用のロウデコーダに結合され,「読み出しレベル電圧信号を提供するように構成される」回路であるといえるから,本件補正発明の「複数の読み出しレベル電圧レギュレータ回路」と引用発明の「CGドライバ群A1」及び「CGドライバ群B1」とは,「複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路」である点において一致する。

(オ)引用発明の「CGNドライバ162b,CGDドライバ162c,CGBGドライバ162c,及びCGUドライバ162e」(以下,「CGドライバ群A2」という。)は,「制御回路15からの制御信号によって,VUSEL1A及びVUSEL2Aのいずれかの電圧をプレーンAに出力し」,また,引用発明の「CGNドライバ162d,CGDドライバ162g,CGBGドライバ162g,及びCGUドライバ162h」(以下,「CGドライバ群B2」という。)は,「制御回路15からの制御信号によって,VUSEL1_CD及びVUSEL2_CDのいずれかの電圧をプレーンBに出力」するものである。
ここで,上記(エ)で検討したとおり,引用発明の「CGドライバ162」は,プレーンスイッチを介して「ロウデコーダ21」に結合されているといえ,また,引用発明の「プレーンスイッチ17」は,メモリプレーン毎に設けられているところ,引用発明において,CGドライバ162を構成する「CGドライバ群A2」及び「CGドライバ群B2」も,それぞれに対応するプレーンに専用のロウデコーダに結合されているものと認められる。
また,引用発明の「CGドライバ群A2」及び「CGドライバ群B2」がそれぞれ出力する「VUSEL1A及びVUSEL2A」並びに「VUSEL1_CD及びVUSEL2_CD」は,上記(ウ)で検討した,引用発明の「電圧VUSEL1」及び「電圧VUSEL2」に対応するものであるところ,引用発明において,CGドライバ群A2及びCGドライバ群B2が,それぞれ「VUSEL1A及びVUSEL2A」並びに「VUSEL1_CD及びVUSEL2_CD」を出力した際の信号が,本件補正発明の「対応するパス電圧信号」に相当することになるから,引用発明の「CGドライバ群A2」及び「CGドライバ群B2」のそれぞれは,「対応するパス電圧信号を提供するように構成される」回路であるといえる。
してみれば,引用発明の「CGドライバ群A2」及び「CGドライバ群B2」は,それぞれに対応するプレーンに専用のロウデコーダに結合され,「対応するパス電圧信号を提供するように構成される」回路であるといえるから,本件補正発明の「パス電圧レギュレータ回路」と引用発明の「CGドライバ群A2」及び「CGドライバ群B2」とは,「前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路」である点において一致する。

(カ)引用発明は,「パワーサプライ161は二つのプレーン用に二つの電圧系統を有し,更に,二つのプレーンに同時に電圧を印加できるようなCGドライバ構成となっており,そのため,例えばMLCデータ,及びhSLCデータまたは,SLC及びhSLCデータを同時にリードすることが可能となる」ものであるところ,複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するものであるといえる。
また,引用発明は,「電圧生成回路16は,制御回路15により制御され,書き込み,消去及び読み出しの動作に必要な各種内部電圧を発生」するものであるところ,引用発明の「制御回路15」が,上記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施しているものと認められるから,本件補正発明の「コントローラ」と引用発明の「制御回路15」とは,「前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラ」である点において一致する。

さらに,引用発明は,「例えばMLCデータ,及びhSLCデータまたは,SLC及びhSLCデータを同時にリードする」ものであり,「SLC,hSLC,MLC?Lower,MLC-Upperといったページ種類が異なる複数のページに対して読み出しを行う際に,選択ワード線WLnに,ページ種類に対応する読み出し電圧(SLCR,BR,LMR,AR,CR)を印加」するものであるところ,上記(エ)及び(オ)での検討も踏まえると,ここでの「ページ種類に対応する読み出し電圧(SLCR,BR,LMR,AR,CR)」の印加は,「CGドライバ群A1」及び「CGドライバ群B1」を制御することで制御回路15が行っているものと認められる。
同様に,「例えばMLCデータ,及びhSLCデータまたは,SLC及びhSLCデータを同時にリードする」ものであり,「SLC,hSLC,MLC?Lower,MLC-Upperといったページ種類が異なる複数のページに対して読み出しを行う際に,」「非選択ワード線(WL(n+1),WL(n-1),WLother)に,ページ種類に対応する電圧(VREADK,電圧VREAD)を印加」するものであるところ,上記(エ)及び(オ)での検討も踏まえると,ここでの「ページ種類に対応する電圧(VREADK,VREAD)」の印加は,「CGドライバ群A2」及び「CGドライバ群B2」を制御することで制御回路15が行っているものと認められる。
そして,引用発明の「ページ種類に対応する読み出し電圧(SLCR,BR,LMR,AR,CR)」及び「ページ種類に対応する電圧(VREADK,VREAD)」が,それぞれ本件補正発明の「対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧」及び「個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号」に相当するものである。
してみると,引用発明の「制御回路15」は,ページ種類が異なる複数のページに対して読み出しを行う際に,ページ種類に対応する読み出し電圧(SLCR,BR,LMR,AR,CR)を印加するために,CGドライバ群A1及びCGドライバ群B1の両方を制御するように構成され,また,ページ種類が異なる複数のページに対して読み出しを行う際に,ページ種類に対応する電圧(VREADK,VREAD)を印加するために,CGドライバ群A2及びCGドライバ群B2を制御するように構成されているといえるから,本件補正発明の「コントローラ」と引用発明の「制御回路15」は,さらに,「同時のメモリアクセス動作中に,対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され」る点,及び,「前記メモリアクセス動作中に、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成され」る点において一致する。

(キ)引用発明の「3次元積層型不揮発性半導体記憶装置1」は,「BiCSフラッシュメモリ10」を有するものであり,引用発明の「BiCSフラッシュメモリ10」は,「メモリセルアレイ11,ロウデコーダ21,制御回路15,電圧生成回路16,プレーンスイッチ17を備えて」いるところ,引用発明の「3次元積層型不揮発性半導体記憶装置1」は,「メモリセルアレイ11,ロウデコーダ21,制御回路15,電圧生成回路16」を有しているといえる。
さらに,引用発明の「電圧生成回路16」は,「CGドライバ162」を備えるものであり,上記(エ)及び(オ)での検討から,「CGドライバ162」には,CGドライバ群A1及びCGドライバ群B1と,CGドライバ群A2及びCGドライバ群B2とが含まれるといえる。
してみると,引用発明の「3次元積層型不揮発性半導体記憶装置1」は,「メモリセルアレイ11と,複数のロウデコーダと,CGNドライバ162b及びCGNドライバ162dと,CGドライバ群A及びCGドライバ群Bと,制御回路15とを有する装置」であるといえるから,本件補正発明の「装置」と引用発明の「3次元積層型不揮発性半導体記憶装置1」とは,上記(ア)-(カ)での検討も踏まえると,「メモリアレイと,複数のグローバルアクセス線デコーダ回路と,複数の読み出しレベル電圧レギュレータ回路と,パス電圧レギュレータ回路と,コントローラとを含む装置」である点において一致する。

また,上記(カ)での検討から,引用発明は,異なる種類の二つのページに同時にメモリアクセスを行うものであるから,本件補正発明と引用発明は,「前記同時のメモリアクセス動作は二つ以上のページ種類を含む」ものである点において一致する。

(ク)以上から,本件補正発明と引用発明とは,以下の点で一致し,また,相違する。

(一致点)
「 複数のメモリプレーンを含むメモリアレイであって、前記複数のメモリプレーンの各々は、複数のメモリセルを含む、メモリアレイと、
複数のグローバルアクセス線デコーダ回路であって、前記複数のグローバルアクセス線デコーダ回路のうちの一つのグローバルアクセス線デコーダ回路は、対応するグローバルアクセス線バスを介して、前記複数のメモリプレーンのうちの対応する一つに結合され、メモリアクセス動作中に、前記グローバルアクセス線デコーダ回路は、前記対応するグローバルアクセス線バスの複数のグローバルアクセス線のうちの一つに読み出しレベル電圧信号を提供し、かつ、前記対応するグローバルアクセス線バスの前記複数のグローバルアクセス線の残りの各グローバルアクセス線に対応するパス電圧信号を提供するように構成される、複数のグローバルアクセス線デコーダ回路と、
複数の読み出しレベル電圧レギュレータ回路であって、前記複数の読み出しレベル電圧レギュレータ回路のうちの一つの読み出しレベル電圧レギュレータ回路は、前記グローバルアクセス線デコーダ回路に結合され、前記読み出しレベル電圧信号を提供するように構成される、複数の読み出しレベル電圧レギュレータ回路と、
前記グローバルアクセス線デコーダ回路に結合され、前記対応するパス電圧信号を提供するように構成されたパス電圧レギュレータ回路と、
前記複数のメモリプレーンの二つ以上に同時のメモリアクセス動作を実施するように構成されたコントローラであって、前記同時のメモリアクセス動作中に、前記コントローラは、対応するページ種類に関連付けられた電圧プロファイルを各々有する対応する読み出しレベル電圧を提供するために、前記複数の読み出しレベル電圧レギュレータ回路の二つ以上を制御するように構成され、前記メモリアクセス動作中に、前記コントローラは、個々のページ種類に関連付けられた対応する電圧プロファイルを有する前記対応するパス電圧信号を提供するために、前記パス電圧レギュレータ回路を制御するようにさらに構成される、コントローラと、
を含み、
前記同時のメモリアクセス動作は二つ以上のページ種類を含む
装置。」

(相違点)
本件補正発明の「コントローラ」は,「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」ものであるのに対し,引用発明の「制御回路15」は,そのような特定がなされていない点。

エ 判断
上記相違点について検討すると,引用文献2には,複数のメモリアレイにバンク0?3を有する不揮発性記憶装置1であって,所定のバンクを書換えている間に、所定のバンク以外のバンクの読出しができる不揮発性記憶装置1が記載されている。ここで,引用文献2に記載された「メモリアレイ」及び「バンク」は,それぞれ本件補正発明の「メモリアレイ」及び「メモリプレーン」に相当する。また,引用文献2に記載された「所定のバンクを書換えている間に、所定のバンク以外のバンクの読出しができる」との事項は,本件補正発明における「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」との発明特定事項に相当するものである。
そして,引用発明及び引用文献2に記載された技術は,いずれも複数のメモリプレーンを有する不揮発性記憶装置における複数のメモリプレーンへの同時のメモリアクセスという共通の技術分野に属するものであるから,引用発明に引用文献2に記載の技術を適用することにより,引用発明の制御回路15を,「前記同時のメモリアクセス動作が互いに異なる種類の動作であっても、前記同時のメモリアクセス動作を行う」ものとすることは,当業者であれば容易に想到できたものである。

オ 小活
したがって,本件補正発明は,引用発明及び引用文献2に記載された技術的事項に基づいて,当業者が容易に発明をすることができたものであり,特許法第29条第2項の規定により,特許出願の際独立して特許を受けることができないものであるから,本件補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反する。

3 本件補正についてのむすび
以上のとおり,本件補正は,特許法第184条の12第2項の規定により読み替える同法第17条の2第3項の規定,及び,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するから,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって,上記補正の却下の決定の結論のとおり決定する。


第3 本願発明について

1 本願発明
令和1年6月5日にされた手続補正は,上記第2のとおり却下されたので,本願の請求項に係る発明は,平成30年10月30日にされた手続補正により補正された特許請求の範囲の請求項1ないし33に記載された事項により特定されるものであるところ,その請求項1に係る発明(以下,「本願発明」という。)は,その請求項1に記載された事項により特定される,前記第2[理由]1(2)に記載したとおりのものである。

2 原査定の拒絶の理由
原査定の拒絶の理由は,次のとおりのものである。

(1)本願の請求項1ないし33に係る発明は,本願の優先日前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった次の引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

(2)本願の請求項1ないし33に係る発明は,本願の優先日前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった次の引用文献1に記載された発明に基づいて,その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献1.国際公開第2015/025357号

3 引用文献
原査定の拒絶の理由で引用された引用文献1及びその記載事項は,前記第2の[理由]2(2)イ(ア)に記載したとおりである。

4 対比・判断
本願発明は,上記第2の[理由]2(2)アで検討した本件補正発明から,「コントローラ」に係る限定事項であって,上記第2の[理由]2(2)ウで認定した,本件補正発明と引用発明の相違点に係る発明特定事項を削除したものである。
そうすると,本願発明と引用発明とは相違しないから,本願発明は,引用文献1に記載された発明である。
また,本願発明の発明特定事項を全て含み,さらに他の事項を付加したものに相当する本件補正発明が,前記第2の[理由]2(2)ウ-オで検討したとおり,引用発明に基づいて,当業者が容易に発明をすることができたものであるから,本願発明も,引用発明に基づいて,当業者が容易に発明をすることができたものである。


第4 むすび

以上のとおり,本願発明は,特許法第29条第1項第3号に掲げる発明であり,また,特許法第29条第2項の規定により特許を受けることができないから,他の請求項に係る発明について検討するまでもなく,本願は拒絶されるべきものである。

よって,結論のとおり審決する。
 
別掲
 
審理終結日 2020-07-29 
結審通知日 2020-08-04 
審決日 2020-08-19 
出願番号 特願2017-544952(P2017-544952)
審決分類 P 1 8・ 113- Z (G11C)
P 1 8・ 575- Z (G11C)
P 1 8・ 562- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 篠塚 隆津幡 貴生中村 康司  
特許庁審判長 田中 秀人
特許庁審判官 山崎 慎一
▲はま▼中 信行
発明の名称 メモリアクセス動作中に、メモリの複数のメモリプレーンに同時にアクセスするための装置および方法  
代理人 野村 泰久  
代理人 大菅 義之  

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