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| 審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 G11C |
|---|---|
| 管理番号 | 1370298 |
| 審判番号 | 不服2020-6598 |
| 総通号数 | 255 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2021-03-26 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2020-05-15 |
| 確定日 | 2021-02-02 |
| 事件の表示 | 特願2018- 37044「表示装置」拒絶査定不服審判事件〔平成30年 9月 6日出願公開,特開2018-139164,請求項の数(1)〕について,次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は,特許すべきものとする。 |
| 理由 |
第1 手続の経緯 本願は,平成18年9月29日に出願した特願2006-269689号の一部を,平成24年1月30日に新たな特許出願とした特願2012-16300号の一部を,平成24年10月10日に新たな特許出願とした特願2012-224964号の一部を,平成26年5月14日に新たな特許出願とした特願2014-100120号の一部を,平成27年4月3日に新たな特許出願とした特願2015-76520号の一部を,平成28年5月31日に新たな特許出願とした特願2016-109059号の一部を,平成29年6月20日に新たな特許出願とした特願2017-120181号の一部を,平成30年3月2日に新たな特許出願として出願されたものであって,平成31年1月28日付けで拒絶理由通知がされ,令和1年5月22日付けで意見書及び手続補正書が提出され,令和1年7月19日付けで最後の拒絶理由通知がされ,令和1年9月17日付けで意見書及び手続補正書が提出され,令和2年2月25日付けで令和1年9月17日付けの手続補正が却下されるとともに拒絶査定(原査定)がされ,これに対し,令和2年5月15日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。 第2 令和2年2月25日付けの補正の却下の決定及び原査定の概要 1.令和2年2月25日付けの補正の却下の決定の概要は以下のとおりである。 令和1年9月17日付けの補正は,特許請求の範囲の限定的減縮を目的とするものであるが,当該補正後の本願請求項1に係る発明は,引用文献1-2に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであり,独立特許要件を満たさないから,令和1年9月17日付けの補正は却下すべきものである。 引用文献等一覧 1.特表2004-524639号公報 2.特開2005-251348号公報 2 原査定(令和2年2月25日付け拒絶査定)の概要は次のとおりである。 本願の請求項1に係る発明は,上記引用文献1に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。 第3 本願発明 本願請求項1に係る発明(以下,「本願発明」という。)は,令和2年5月15日付けの手続補正で補正された特許請求の範囲の請求項1に記載された事項により特定される発明であり,以下のとおりのものである。 「【請求項1】 走査線駆動回路を有し、 前記走査線駆動回路は、第1乃至第6のトランジスタを有し、 前記第1のトランジスタのソース又はドレインの一方は、第1の配線と電気的に接続され、 前記第1のトランジスタのソース又はドレインの他方は、走査線と電気的に接続され、 前記第2のトランジスタのソース又はドレインの一方は、第2の配線と電気的に接続され、 前記第2のトランジスタのソース又はドレインの他方は、前記走査線と電気的に接続され、 前記第3のトランジスタのソース又はドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、 前記第3のトランジスタのゲートは、第3の配線と電気的に接続され、 前記第4のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続され、 前記第4のトランジスタのソース又はドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、 前記第4のトランジスタのゲートは、第4の配線と電気的に接続され、 前記第5のトランジスタのソース又はドレインの一方は、第1の信号が供給される第5の配線と電気的に接続され、 前記第5のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのゲートと電気的に接続され、 前記第6のトランジスタのソース又はドレインの一方は、前記第2の配線と電気的に接続され、 前記第6のトランジスタのソース又はドレインの他方は、前記第2のトランジスタのゲートと電気的に接続され、 前記第6のトランジスタのゲートは、前記第1のトランジスタのゲートと電気的に接続され、 前記第1のトランジスタは、前記第1の配線と前記走査線との導通を制御する機能を有し、 前記第2のトランジスタは、前記第2の配線と前記走査線との導通を制御する機能を有し、 前記第4のトランジスタは、前記第4の配線に入力される信号に応じて、前記第2の配線と前記第1のトランジスタのゲートとの導通を制御する機能を有し、 前記第5のトランジスタは、前記第5の配線と前記第2のトランジスタのゲートとの導通を制御する機能を有し、 前記第6のトランジスタは、前記第2の配線と前記第2のトランジスタのゲートとの導通を制御する機能を有し、 前記第1のトランジスタは、前記第1の配線に入力されるクロック信号を、前記走査線に供給する機能を有し、 前記第4のトランジスタは、前記第1のトランジスタがオフになるような値に、前記第1のトランジスタのゲートの電位を制御する機能を有し、 前記第5のトランジスタは、前記第2のトランジスタがオンになるような値に、前記第2のトランジスタのゲートの電位を制御する機能を有し、 前記第6のトランジスタは、前記第2のトランジスタがオフになるような値に、前記第2のトランジスタのゲートの電位を制御する機能を有すし、 前記第1の配線に入力されるクロック信号がLレベルである期間において、前記第1の信号がLレベルである期間を有する表示装置。」 第4 引用文献,引用発明等 1 引用文献1について ア 本願の原出願日前に頒布され,原査定の拒絶の理由に引用された,特表2004-524639号公報(以下,これを「引用文献1」という。)には,図面とともに次の事項が記載されている。(下線は当審により付与。以下同じ。) a 「【技術分野】 【0001】 本発明は、表示装置のシフトレジスタ及びこれを利用した液晶表示装置に関するものであり、より詳細には、AMTFT-LCD(Acｔiｖe Maｔｒiｘ Thin Film Tｒanｓiｓｔｏｒ Liｑｕid Cｒｙｓｔal Diｓｐlaｙ:アクティブマトリックス薄膜トランジスタ液晶表示装置)のゲートライン駆動回路においてゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタ、及びデータラインブロック駆動回路においてデータラインのブロックを選択するためのシフトレジスタに関するものである。」 b 「【背景技術】 【0002】 最近、情報処理機器は、多様な形態、多様な機能、より高速の情報処理速度を有するように急速に発展している。このような情報処理装置で処理される情報は、電気信号の形態を有する。使用者が情報処理装置で処理された情報を目で確認するためには、インターフェース機能を有するディスプレイ装置を必要とする。 また、最近、CRT方式のディスプレイ装置に比べて、軽量、小型でありながら、フルカラー、高解像度化などの特徴を有する液晶表示装置の開発が進んでいる。 ・・・中略・・・ 【0011】 上記した観点から、最近では、a-Si TFT LCDにおいても、ｐｏlｙ-Si TFT LCDのように、ガラス基板上にデータ駆動回路及びゲート駆動回路をピクセルアレイと同時に形成することにより、組立工程の数を減少させるための技術開発が行われようとしている。 【0012】 以下の特許文献2は、ガラス基板上に形成されたa-Si TFTゲート駆動回路に関する技術を開示している。 特許文献2におけるゲート駆動回路のシフトレジスタは、3個のクロック信号を使用する。シフトレジスタの各ステージは、3個のクロック信号のうち、2個のクロック信号を使用し、前段ステージの出力信号が入力されるとイネーブルされ、次段(第2)ステージの出力をフィードバック入力することによりディセーブル状態を維持する。 ・・・中略・・・ 【発明が解決しようとする課題】 【0014】 本発明の目的は、プルダウン部の入力ノードを常に電源電圧と結合された状態に維持することにより、長時間使用の経年変化によってa-Si TFTのスレッショルド電圧が変動したとしても、常に安定した動作が可能であるシフトレジスタを提供することにある。本発明の他の目的は、二つのクロック信号を使用することにより、外部回路と接続するための液晶パネル上の外部接続端子の数を最少化することができる液晶表示装置を提供することにある。」 c 「【0018】 ここで、第1電源電圧はターンオフ電圧(VOFF、VSS)であり、第2電源電圧はターンオン電圧(VON、VDD)である。 本発明で、各ステージは、プルダウン部の入力ノードに接続され、出力端子の出力信号に応答して前記プルダウン部の入力ノードに第1電源電圧を接続して前記プルダウン部がターンオンされることを防止する手段をさらに備えることが望ましい。 本発明で、ターンオン防止手段は、ドレインが前記プルダウン部の入力ノードに接続され、ゲートが前記出力端子に接続され、ソースが第1電源電圧に接続されたNMOSトランジスタにより構成する。」 d 「【0071】 図11は、本発明による液晶パネル上に集積されたゲート駆動回路のシフトレジスタに提供される外部接続端子部のレイアウトを示す。このレイアウトにおいて、右側はTFT側であり、左側はフィルムケーブル側である。図面に示したように、本発明では、シフトレジスタのために5個の外部接続端子、スキャン開始信号入力端子(ST)、第1クロック信号入力端子(CK)、第2クロック信号入力端子(CKB)、第1電源電圧端子(VOFF又はVSS)、第2電源電圧端子(VON又はVDD)のみを必要とする。従って、ガラス基板上に端子部172の空間占有率を減少させることができる。」 e 「【実施形態3】 【0092】 図20は、本発明の第3実施形態によるシフトレジスタの各ステージの具体回路図を示し、図21は、上述した図20によるシフトレジスタの駆動波形を説明するための図面である。 図20に示すように、本発明の第3実施形態によるシフトレジスタ170の各ステージは、プルアップ部190、プルダウン部192、プルアップ駆動部194及びプルダウン駆動部196とを含む。 【0093】 プルアップ部190は、クロック信号入力端子(CK)にドレインが接続され、第5ノード(N5)にゲートが接続され、出力端子(OUT)にソースが接続されたプルアップNMOSトランジスタ(M2)により構成される。 プルダウン部192は、出力端子(OUT)にドレインが接続され、第6ノード(N6)にゲートが接続され、ソースが第1電源電圧端子(VSS)に接続されたプルダウンNMOSトランジスタ(M3)により構成される。 【0094】 プルアップ駆動部194は、キャパシタ(C)、NMOSトランジスタ(M1、M4)により構成される。キャパシタ(C)は、第5ノード(N5)と出力端子(GOUT)間に接続される。トランジスタ(M1)は、共通接続されたドレインとゲートが入力信号に接続され、ソースは第5ノード(N5)を経てプルアップ部190の入力ノードに接続されるが、第1ステージである場合には、共通接続されたドレインとゲートは入力信号に接続されるが、第2番目以降のステージである場合には、共通接続されたドレインとゲートは前段ステージの出力端子に接続されて、前端キャリ信号の提供を受ける。トランジスタM4はドレインがプルアップ部の入力ノードに接続され、ゲートが次段ステージの出力信号に接続され、ソースが第1電源電圧(VSS)に接続される。 【0095】 プルダウン駆動部196は、二つのトランジスタ(M5、M6)により構成されてインバータ動作を実施する。トランジスタ(M5)は、第2電源電圧(VDD)にドレインとゲートが共通に結合され、第6ノード(N6)にソースが接続される。トランジスタ(M6)は第6ノード(N6)にドレインが接続され、第5ノード(N5)にゲートが接続され、ソースが第1電源電圧(VSS)に接続される。ここで、トランジスタ(M5)のサイズは、トランジスタ(M6)のサイズより約16倍程度大きく形成される。 【0096】 動作時、前段ステージの出力信号(GOUT[n-1])(または、STV)によりキャパシタC1が充電されると、トランジスタM2のVGSバイアスがかかって、ターンオン可能状態になり、トランジスタM2のドレインのCKがハイになると、この電圧がGOUT[n]ノードに現れる。このとき、GOUT[n]ノードを基準電位にするキャパシタC1によりCT1[n]ノードの電位がレベルシフトされて、CKがハイレベルであるの間にトランジスタM2がターンオン状態を維持する。 【0097】 トランジスタ(M2)のターンオン状態で、次段ステージのCT1[n+2]信号をCT信号に印加すると、トランジスタ(M4)がターンオンされて第5ノード(N5)が第1電源電圧(VSS)レベルに放電される。このとき、トランジスタ(M2)がターンオン状態である時には、トランジスタ(M3)が必ずターンオフされなければならない。万一、トランジスタ(M3)が十分にターンオフされなければ、トランジスタ(M2)からトランジスタ(M3)の経路に漏洩電流が発生して消費電力が増加される問題があるからである。 このために、トランジスタ(M5)とトランジスタ(M6)は、トランジスタ(M2)のゲート電圧である第5ノード(N5)の電圧を反転することにより、トランジスタ(M2)とトランジスタ(M3)が同時にターンオンされることを防止することになる。」 f 「【0098】 図22は、本発明の第2実施形態によるシフトレジスタを利用したa-TFT LCDゲート駆動回路を説明するための図面であり、図23は、本発明の第3実施形態によるシフトレジスタを利用したa-TFT LCD ゲート駆動回路を説明するための図面である。 図22に示すように、上述した図15に示したステージをゲートライン数以上に従属接続してゲート駆動回路の動作を実行する。しかし、外部入力に全体で5個の転送配線(VDD、VSS、CKV、CKVB、STV)が必要であり、ステージ毎に7個のトランジスタが必要である。このように回路配線とトランジスタの数が多ければ、a- TFT LCD基板で設計することができる空間の制約が発生する。 ・・・中略・・・ 【0107】 図25Aに示した本発明の第2実施形態によると、CT2レベルがVSS以上になって、トランジスタM3とトランジスタM2が同時にターンオンされる状況が発生されて過電流発生になる可能性がある。 しかし、図25Bに示した本発明の第3実施形態によると、トランジスタM2がターンオンされる時、ロー状態になるCKB信号を第2電源電圧(VDD)代わりに使用してトランジスタM2がターンオンされてOUT1信号が発生された時、CT2が必ず第1電源電圧(VSS)レベルになるので、トランジスタM3をターンオフさせて過電流の発生を除去することができた。」 g 「図20  」 h 「図21  」 i 「図23  」 j 上記cには,“第1電源電圧は,ターンオフ電圧(VSS)である”ことが記載されている。 k 上記dには,“CK端子は第1クロック信号入力端子であって,CKB端子は第2クロック信号入力端子である”ことが記載されている。 l 上記eの段落【0093】,【0094】,【0107】の記載によれば,図20(上記f)から, “シフトレジスタの各ステージのための回路は,プルアップNMOSトランジスタ(M2),プルダウンNMOSトランジスタ(M3),NMOSトランジスタ(M1),NMOSトランジスタ(M4),トランジスタ(M5),トランジスタ(M6)を有し, 前記プルアップNMOSトランジスタ(M2)のドレインが,第1クロック信号入力端子(CK)への配線と電気的に接続され, 前記プルアップNMOSトランジスタ(M2)のソースが,出力端子(GOUT[n])と電気的に接続され, 前記プルダウンNMOSトランジスタ(M3)のソースが,第1電源電圧端子(VSS)への配線と電気的に接続され, 前記プルダウンNMOSトランジスタ(M3)のドレインが,前記出力端子(GOUT[n])への配線と電気的に接続され, 前記NMOSトランジスタ(M1)のドレインは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続され, 前記NMOSトランジスタ(M1)のゲートは,前段ステージの出力端子(GOUT[n-1])への配線と電気的に接続され, 前記NMOSトランジスタ(M4)のソースは,前記第1電源電圧端子(VSS)への配線と電気的に接続され, 前記NMOSトランジスタ(M4)のドレインは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続され, 前記NMOSトランジスタ(M4)のゲートは,制御端子(CT)と電気的に接続され, 前記トランジスタ(M5)のドレインは,第2クロック信号入力端子(CKB)への配線と電気的に接続され, 前記トランジスタ(M5)のソースが,前記プルダウンNMOSトランジスタ(M3)のゲートと電気的に接続され, 前記トランジスタ(M6)のソースが,前記第1電源電圧端子(VSS)への配線と電気的に接続され, 前記トランジスタ(M6)のドレインは,前記プルダウンNMOSトランジスタ(M3)のゲートと電気的に接続され, 前記トランジスタ(M6)のゲートは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続されている”, ことが看取できる。 イ 上記aないしlの記載内容(特に,下線部を参照)からすると,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されている。 「ゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタからなるゲートライン駆動回路を備える液晶表示装置において, シフトレジスタの各ステージのための回路は,プルアップNMOSトランジスタ(M2),プルダウンNMOSトランジスタ(M3),NMOSトランジスタ(M1),NMOSトランジスタ(M4),トランジスタ(M5),トランジスタ(M6)を有し, 前記プルアップNMOSトランジスタ(M2)のドレインが,第1クロック信号入力端子(CK)への配線と電気的に接続され, 前記プルアップNMOSトランジスタ(M2)のソースが,出力端子(GOUT[n])への配線と電気的に接続され, 前記プルダウンNMOSトランジスタ(M3)のソースが,第1電源電圧端子(VSS)への配線と電気的に接続され, 前記プルダウンNMOSトランジスタ(M3)のドレインが,前記出力端子(GOUT[n])への配線と電気的に接続され, 前記NMOSトランジスタ(M1)のドレインは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続され, 前記NMOSトランジスタ(M1)のゲートは,前段ステージの出力端子(GOUT[n-1])への配線と電気的に接続され, 前記NMOSトランジスタ(M4)のソースは,前記第1電源電圧端子(VSS)への配線と電気的に接続され, 前記NMOSトランジスタ(M4)のドレインは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続され, 前記NMOSトランジスタ(M4)のゲートは,制御端子(CT)への配線と電気的に接続され, 前記トランジスタ(M5)のドレインは,第2クロック信号入力端子(CKB)への配線と電気的に接続され, 前記トランジスタ(M5)のソースが,前記プルダウンNMOSトランジスタ(M3)のゲートと電気的に接続され, 前記トランジスタ(M6)のソースが,前記第1電源電圧端子(VSS)への配線と電気的に接続され, 前記トランジスタ(M6)のドレインは,前記プルダウンNMOSトランジスタ(M3)のゲートと電気的に接続され, 前記トランジスタ(M6)のゲートは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続されており, 前記第1電源電圧(VSS)はターンオフ電圧である, 液晶表示装置。」 2 引用文献2について ア 本願の原出願日前に頒布され,原査定の拒絶の理由に引用された特開2005-251348号公報(以下,これを「引用文献2」という。)には,図面とともに次の事項が記載されている。 a 「【0028】 図1に示すように、本実施形態に係るシフトレジスタ回路は、周知のフリップフロップ回路と同等の信号保持機能を有する複数段の信号保持ブロック(信号保持手段)RSA(1)、RSA(2)、RSA(3)、・・・(以下、「信号保持ブロックRSA(k)」と記す;kは任意の正の整数)を備え、各段の信号保持ブロックRSA(k)の入力端子(入力接点)と出力端子(出力接点)が順次直列に接続された構成を有し、各段の信号保持ブロックRSA(k)の出力信号が、シフト信号SF(1)、SF(2)、SF(3)、・・・(以下、「シフト信号SF(k)」と記す)として順次、次段の信号保持ブロックRSA(k+1)の入力信号として入力されるとともに、該シフト信号SF(k)が外部出力信号(出力信号)GS(1)、GS(2)、GS(3)、・・・(以下、「外部出力信号GS(k)」と記す)としてシフトレジスタ回路外部に順次出力されるように構成されている。 ・・・中略・・・ 【0031】 ここで、各信号保持ブロックRSA(k)に供給されるクロックパルスCKd及びCKeは、位相がそれぞれ120度異なり、相互に時間的に重なることなく、所定の周期で順次ハイレベルに設定される3相(種類)のクロックパルス(駆動パルス;図2参照)CK1、CK2、CK3から、各信号保持ブロックRSA(k)の順列番号kに応じて、各々異なる位相を有する2つのクロックパルスが選択的に設定される。 また、上述した信号保持ブロックRSA(k)を構成する各トランジスタTｒ11?Tｒ16は、いずれも絶縁性基板上に形成されたnチャネル型半導体層を用いたアモルファスシリコン薄膜トランジスタにより構成されている。」 b 「図1  」 c 「図2  」 d 図2(上記c)の記載から,“3相クロック信号CK1?CK3のうちの2つのクロック信号を選択し供給される各ステージにおいて,選択される2つのクロック信号以外の残りのクロック信号がハイである期間では,選択された2つのクロック信号はいずれもLレベルとなる”ことが看取できる。 イ 上記aないしdの記載内容(特に,下線部を参照)からすると,上記引用文献2には次の技術事項(以下,「引用文献2に記載の技術事項」という。)が記載されている。 「シフトレジスを構成する各ブロックに供給されるクロック信号として,位相がそれぞれ120度異なり、相互に時間的に重なることなく、所定の周期で順次ハイレベルに設定される3相(種類)のクロックパルスCK1、CK2、CK3を用い,各ステージには,前記3相クロック信号CK1?CK3のうちの2つのクロック信号を選択し供給すると,選択される2つのクロック信号以外の残りのクロック信号がハイである期間では,選択された2つのクロック信号はいずれもLレベルとなること。」 第5 対比・判断 1 対比 本願発明と引用発明とを対比する。 ア 通常,液晶表示装置のゲートライン駆動回路におけるゲートラインをスキャンするためのスキャン信号は,液晶表示装置の走査線である画素のトランジスタのゲートラインをスキャンし,画素を駆動するものであるから,引用発明の「ゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタからなるゲートライン駆動回路」は,本願発明の「走査線駆動回路」に相当する。 イ 引用発明の「プルアップNMOSトランジスタ(M2)」,「プルダウンNMOSトランジスタ(M3)」,「NMOSトランジスタ(M1)」,「NMOSトランジスタ(M4)」,「トランジスタ(M5)」,「トランジスタ(M6)」は,各々,本願発明の「第1のトランジスタ」,「第2のトランジスタ」,「第3のトランジスタ」,「第4のトランジスタ」,「第5のトランジスタ」,「第6のトランジスタ」に相当する。 また,引用発明の「第1クロック信号入力端子(CK)への配線」,「第1電源電圧端子(VSS)への配線」,「前段ステージの出力端子(GOUT[n-1])への配線」,「制御端子(CT)への配線」,「第2クロック信号入力端子(CKB)への配線」は,各々,本願発明の「第1の配線」,「第2の配線」,「第3の配線」,「第4の配線」,「第5の配線」に相当する。そして,引用発明の「第2クロック信号入力端子(CKB)」には,当然,「第2クロック信号」が供給されるものと認められ,引用発明のこの「第2クロック信号」は,本願発明の「第1の信号」に相当する。 さらに,引用発明の「シフトレジスタ」は,「ゲートラインをスキャンするためのスキャン信号を発生するための」ものであり,「シフトレジスタの各ステージのための回路」の「出力端子(GOUT[n])」へは,「スキャン信号」が供給されているものと認められ,また,上記アに記したように「スキャン信号」は「走査線」に供給されるものであるから,引用発明の「「出力端子(GOUT[n])への配線」は,引用発明の「液晶表示装置」の走査線に接続されているものと認められる。 してみると,引用発明の「ゲートライン駆動回路」の「シフトレジスタの各ステージのための回路は,プルアップNMOSトランジスタ(M2),プルダウンNMOSトランジスタ(M3),NMOSトランジスタ(M1),NMOSトランジスタ(M4),トランジスタ(M5),トランジスタ(M6)を有し,前記プルアップNMOSトランジスタ(M2)のドレインが,第1クロック信号入力端子(CK)への配線と電気的に接続され,前記プルアップNMOSトランジスタ(M2)のソースが,出力端子(GOUT[n])への配線と電気的に接続され,前記プルダウンNMOSトランジスタ(M3)のソースが,第1電源電圧端子(VSS)への配線と電気的に接続され,前記プルダウンNMOSトランジスタ(M3)のドレインが,前記出力端子(GOUT[n])への配線と電気的に接続され,前記NMOSトランジスタ(M1)のドレインは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続され,前記NMOSトランジスタ(M1)のゲートは,前段ステージの出力端子(GOUT[n-1])への配線と電気的に接続され,前記NMOSトランジスタ(M4)のソースは,前記第1電源電圧端子(VSS)への配線と電気的に接続され,前記NMOSトランジスタ(M4)のドレインは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続され,前記NMOSトランジスタ(M4)のゲートは,制御端子(CT)への配線と電気的に接続され,前記トランジスタ(M5)のドレインは,第2クロック信号入力端子(CKB)への配線と電気的に接続され,前記トランジスタ(M5)のソースが,前記プルダウンNMOSトランジスタ(M3)のゲートと電気的に接続され,前記トランジスタ(M6)のソースが,前記第1電源電圧端子(VSS)への配線と電気的に接続され,前記トランジスタ(M6)のドレインは,前記プルダウンNMOSトランジスタ(M3)のゲートと電気的に接続され,前記トランジスタ(M6)のゲートは,前記プルアップNMOSトランジスタ(M2)のゲートと電気的に接続されている」ことは,本願発明の「走査線駆動回路を有し,前記走査線駆動回路は,第1乃至第6のトランジスタを有し,前記第1のトランジスタのドレインは,第1の配線と電気的に接続され,前記第1のトランジスタのソースは,走査線と電気的に接続され,前記第2のトランジスタのソースは,第2の配線と電気的に接続され,前記第2のトランジスタのドレインは,前記走査線と電気的に接続され,前記第3のトランジスタのドレインは,前記第1のトランジスタのゲートと電気的に接続され,前記第3のトランジスタのゲートは,第3の配線と電気的に接続され,前記第4のトランジスタのソースは,前記第2の配線と電気的に接続され,前記第4のトランジスタのドレインは,前記第1のトランジスタのゲートと電気的に接続され,前記第4のトランジスタのゲートは,第4の配線と電気的に接続され,前記第5のトランジスタのドレインは,第1の信号が供給される第5の配線と電気的に接続され,前記第5のトランジスタのソースは,前記第2のトランジスタのゲートと電気的に接続され,前記第6のトランジスタのソースは,前記第2の配線と電気的に接続され,前記第6のトランジスタのドレインは,前記第2のトランジスタのゲートと電気的に接続され,前記第6のトランジスタのゲートは,前記第1のトランジスタのゲートと電気的に接続され」ていることに相当する。 ウ また,引用発明の「プルアップNMOSトランジスタ(M2)」は,ドレインが「第1クロック信号線入力端子(CK)への配線」に,ソースが走査線に接続される「出力端子(GOUT[n])への配線」に接続されるものであるから,ゲートによって「クロック信号線入力端子(CK)への配線」と「出力端子(GOUT[n])への配線」(走査線)との導通の制御機能を有しているといえる。さらに,導通された際には,「クロック信号線入力端子(CK)」に入力されるクロック信号を,走査線に供給するものと認められる。 エ 同様に,引用発明の「プルダウンNMOSトランジスタ(M3)」は,ドレインが「出力端子(GOUT[n])への配線」に,ソースが「第1電源電圧端子(VSS)への配線」に接続されるものであるから,「出力端子(GOUT[n])への配線」(走査線)と「第1電源電圧端子(VSS)への配線」との導通を制御する機能を有しているといえる。 オ 引用発明の「NMOSトランジスタ(M4)」は,ゲートが「制御端子(CT)への配線」に,ドレインが「プルアップNMOSトランジスタ(M2)のゲート」に,ソースが「第1電源電圧端子(VSS)への配線」に接続されるものであるから,「制御端子(CT)」に入力される信号に応じて,「第1電源電圧端子(VSS)への配線」と「プルアップNMOSトランジスタ(M2)のゲート」との導通を制御する機能を有しているといえる。 そして,「第1電源電圧(VSS)」は,「ターンオフ電圧である」から,引用発明の「NMOSトランジスタ(M4)」は,「プルアップNMOSトランジスタ(M2)」がオフとなるような値に,「プルアップNMOSトランジスタ(M2)のゲート」の電位を制御する機能を有しているといえる。 カ 引用発明の「トランジスタ(M5)」は,ドレインが「第2クロック信号入力端子(CKB)への配線」に,ソースが「プルダウンNMOSトランジスタ(M3)のゲート」に接続されるものであるから,「第2クロック信号入力端子(CKB)への配線」と「プルダウンNMOSトランジスタ(M3)のゲート」との導通を制御する機能を有しているといえる。 そして,導通された際に,「第2クロック信号入力端子(CKB)」に供給される「第2クロック信号(CKB)」がハイである時には,「プルダウンNMOSトランジスタ(M3)のゲート」がオンとなるものと認められ,引用発明の「トランジスタ(M5)」は,「プルダウンNMOSトランジスタ(M3)のゲート」がオンとなるような値に,「プルダウンNMOSトランジスタ(M3)のゲート」の電位を制御する機能を有しているといえる。 キ 引用発明の「トランジスタ(M6)」は,ドレインが「プルダウンNMOSトランジスタ(M3)のゲート」に,ソースが「第1電源電圧端子(VSS)への配線」に接続されるものであるから,「第1電源電圧端子(VSS)への配線」と「プルダウンNMOSトランジスタ(M3)のゲート」との導通を制御する機能を有しているといえる。 そして,「第1電源電圧(VSS)」は,「ターンオフ電圧である」から,引用発明の「トランジスタ(M6)」は,「プルダウンNMOSトランジスタ(M3)」がオフとなるような値に,「プルダウンNMOSトランジスタ(M3)のゲート」の電位を制御する機能を有しているといえる。 ク そして,引用発明の「液晶表示装置」は,「ゲートラインをスキャンするためのスキャン信号を発生するためのシフトレジスタからなるゲートライン駆動回路を備える」ものであるから,本願発明の「表示装置」に相当する。 したがって,本願発明と引用発明との間には,以下の一致点と相違点とがある。 〈一致点〉 「【請求項1】 走査線駆動回路を有し, 前記走査線駆動回路は,第1乃至第6のトランジスタを有し, 前記第1のトランジスタのドレインは,第1の配線と電気的に接続され, 前記第1のトランジスタのソースは,走査線と電気的に接続され, 前記第2のトランジスタのソースは,第2の配線と電気的に接続され, 前記第2のトランジスタのドレインは,前記走査線と電気的に接続され, 前記第3のトランジスタのドレインは,前記第1のトランジスタのゲートと電気的に接続され, 前記第3のトランジスタのゲートは,第3の配線と電気的に接続され, 前記第4のトランジスタのソースは,前記第2の配線と電気的に接続され, 前記第4のトランジスタのドレインは,前記第1のトランジスタのゲートと電気的に接続され, 前記第4のトランジスタのゲートは,第4の配線と電気的に接続され, 前記第5のトランジスタのドレインは,第1の信号が供給される第5の配線と電気的に接続され, 前記第5のトランジスタのソースは,前記第2のトランジスタのゲートと電気的に接続され, 前記第6のトランジスタのソースは,前記第2の配線と電気的に接続され, 前記第6のトランジスタのドレインは,前記第2のトランジスタのゲートと電気的に接続され, 前記第6のトランジスタのゲートは,前記第1のトランジスタのゲートと電気的に接続され, 前記第1のトランジスタは,前記第1の配線と前記走査線との導通を制御する機能を有し, 前記第2のトランジスタは,前記第2の配線と前記走査線との導通を制御する機能を有し, 前記第4のトランジスタは,前記第4の配線に入力される信号に応じて,前記第2の配線と前記第1のトランジスタのゲートとの導通を制御する機能を有し, 前記第5のトランジスタは,前記第5の配線と前記第2のトランジスタのゲートとの導通を制御する機能を有し, 前記第6のトランジスタは,前記第2の配線と前記第2のトランジスタのゲートとの導通を制御する機能を有し, 前記第1のトランジスタは,前記第1の配線に入力されるクロック信号を,前記走査線に供給する機能を有し, 前記第4のトランジスタは,前記第1のトランジスタがオフになるような値に,前記第1のトランジスタのゲートの電位を制御する機能を有し, 前記第5のトランジスタは,前記第2のトランジスタがオンになるような値に,前記第2のトランジスタのゲートの電位を制御する機能を有し, 前記第6のトランジスタは,前記第2のトランジスタがオフになるような値に,前記第2のトランジスタのゲートの電位を制御する機能を有する, 表示装置。」 〈相違点〉 本願発明では「前記第1の配線に入力されるクロック信号がLレベルである期間において,前記第1の信号がLレベルである期間を有する」のに対して,引用発明では「第1クロック信号」と「第2クロック信号」にその旨の特定がされていない点。 2 相違点についての判断 上記相違点について検討する。 引用文献2には,シフトレジスタを構成する各ブロックに供給されるクロック信号として,位相がそれぞれ120度異なり、相互に時間的に重なることがなく、所定の周期で順次ハイレベルに設定される3相(種類)のクロックパルスCK1、CK2、CK3を用い,各ステージには,前記3相クロック信号CK1?CK3のうちの2つのクロック信号を選択し供給すると,選択される2つのクロック信号以外の残りのクロック信号がハイである期間では,選択された2つのクロック信号はいずれもLレベルとなることが記載されている。 しかしながら,引用文献1の段落【0012】には従来技術として,「以下の特許文献2は、ガラス基板上に形成されたa-Si TFTゲート駆動回路に関する技術を開示している。特許文献2におけるゲート駆動回路のシフトレジスタは、3個のクロック信号を使用する。シフトレジスタの各ステージは、3個のクロック信号のうち、2個のクロック信号を使用し、前段ステージの出力信号が入力されるとイネーブルされ、次段(第2)ステージの出力をフィードバック入力することによりディセーブル状態を維持する。」 (下線は説明のために当審で付与。)と,そして,段落【0014】には「本発明の他の目的は、二つのクロック信号を使用することにより、外部回路と接続するための液晶パネル上の外部接続端子の数を最少化することができる液晶表示装置を提供することにある。」と記載されており,引用文献1では,3個のクロック信号を用いるものを2個のクロック信号を用いることで端子数の数を最小化することを課題とするものと認められる。してみると,引用文献1におけるクロック信号として引用文献2の3個のクロック信号を用いる技術事項を適用することは,上記課題に反することであって,適用するための動機付けが存在しないといわざるを得ない。 したがって,本願発明は,引用発明及び引用文献2に記載の技術事項に基づき当業者が,容易に発明できたものであるとはいえない。 第6 原査定について ＜特許法29条2項について＞ 審判請求時の補正により,本願発明は上記第3に示したとおりのものとなっており,当業者であっても,拒絶査定において引用された引用文献1及び2(上記第4の引用文献1及び2)に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由を維持することはできない。 第7 むすび 以上のとおり,原査定の理由によっては,本願を拒絶することはできない。 また,他に本願を拒絶すべき理由を発見しない。 よって,結論のとおり審決する。 |
| 審決日 | 2021-01-15 |
| 出願番号 | 特願2018-37044(P2018-37044) |
| 審決分類 |
P
1
8・
121-
WY
(G11C)
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| 最終処分 | 成立 |
| 前審関与審査官 | 堀田 和義 |
| 特許庁審判長 |
田中 秀人 |
| 特許庁審判官 |
山崎 慎一 山澤 宏 |
| 発明の名称 | 表示装置 |