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| 審決分類 |
審判 査定不服 2項進歩性 取り消して特許、登録 G06F |
|---|---|
| 管理番号 | 1371270 |
| 審判番号 | 不服2020-6335 |
| 総通号数 | 256 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2021-04-30 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2020-05-11 |
| 確定日 | 2021-03-09 |
| 事件の表示 | 特願2016-240865「デバッグ回路およびデバッグ試験方法」拒絶査定不服審判事件〔平成30年 6月21日出願公開、特開2018- 97559、請求項の数(8)〕について、次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
| 理由 |
第1 手続きの経緯 本願は,平成28年12月13日の出願であって,平成31年2月7日付けで拒絶理由通知がされ,平成31年3月29日に意見書が提出されるとともに手続補正がなされ,令和1年8月16日付けで拒絶理由通知がされ,令和1年10月11日に意見書が提出されるとともに手続補正がなされ,令和2年2月5日付けで拒絶査定(以下,「原査定」という。)がなされたが,これに対し,令和2年5月11日に拒絶査定不服審判の請求がなされるとともに手続補正がなされたものである。 第2 本願発明 本願請求項1-8に係る発明(以下,それぞれ「本願発明1」-「本願発明8」という。)は,令和2年5月11日付けの手続補正で補正された特許請求の範囲の請求項1-8に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。 なお,符号A1-Gは,説明のために当審で付与したものであり,以下,「構成A1」-「構成G」と称する。 「【請求項1】 A1 デバッグ対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ、デバッグカウントとして出力するカウント手段と、 B 前記デバッグカウントと前記出力信号を関連づけて記憶する記憶手段と、 C 前記出力信号と、デバッグトリガ条件として設定されている異常発生時の出力信号の内容とが一致するかを判断する条件判断手段と、 D 前記出力信号と前記デバッグトリガ条件が一致するとき、または、前記デバッグカウントが前記出力信号の記憶を停止するカウント値として設定されたカウント値となったときのいずれか早いときに、前記出力信号の前記記憶手段への記憶を停止するように制御する停止制御手段と、 E 前記回路のデバッグを時系列を遡って分割して行う際の1回目の区間のデバッグの実行時に、前記出力信号と前記デバッグトリガ条件が一致したときの前記デバッグカウントの値を保持カウントとして保持する保持手段と、 F 前記回路のデバッグを時系列を遡って分割して行う際の2回目以降の区間のデバッグの実行時に、前記条件判断手段が、前記出力信号と前記デバッグトリガ条件が一致したと判断したときの前記デバッグカウントと前記保持カウントを比較し、比較結果を出力する比較結果出力手段と、を備え、 A2 前記カウント手段は、2回目以降の区間のデバッグであり、前記2回目以降の区間それぞれにおいて前記比較結果が一致するまで繰り返されるデバッグの実行時に、前記停止制御手段が前記出力信号の前記記憶手段への記憶を停止した後、前記条件判断手段が、前記出力信号と前記デバッグトリガ条件として入力された条件が一致したと判断するまで前記出力信号が入力されるごとにカウントを増加させることを特徴とする G デバッグ回路。」 なお,本願発明2-8の概要は以下のとおりである。 本願発明2-7は,本願発明1を減縮した発明である。 本願発明8は,本願発明1に対応する方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明である。 第3 引用文献,引用発明等 1.引用文献1 (1)原査定の拒絶の理由で引用された引用文献1(特開平5-143397号公報)には,以下の事項が記載されている。 (当審注:下線は,参考のために当審で付与したものである。以下同様。) 「【0002】 【従来の技術】従来のトレーサメモリを図3を参照して説明する。トレーサメモリがラン状態の場合、演算回路33とレジスタ34で構成されるアドレスカウンタによって、RAM31のアドレス43がカウントアップされる。一方書込データ40がレジスタ30を介してRAM31へ入力される。またライトパルス48は停止条件が成立していないため、RAM31へ入力される。したがってRAM31へデータ40がクロック毎に書込まれる。 【0003】 次にエラー等の発生により、停止信号51が停止条件回路35に入力されると、停止条件が成立し、アドレスのカウントアップが抑止されるとともに、RAM31へのライトパルス47が抑止される。この停止状態で、アドレス42を演算回路33に入力することにより、RAM31からレジスタ32を介してデータ50が読出される。アドレス42を0からカウントアップしていくと、停止条件成立時点から逆上って前のデータが順次読出される。」 「【0008】 【実施例】次に本発明について図面を参照して説明する。図1は本発明の一実施例のブロック図であり、図2は本発明の他の実施例のブロック図の一部である。 【0009】 記憶装置内のエラーが発生して停止条件が成立した時より、数十から数百μｓ以前のトレースデータを採取する方法は次の通りである。記憶装置が動作を開始する最初のリクエストを受信してから、エラーが発生し、停止条件が成立する迄の時間をAレジスタにセットしておく。次に停止条件成立時より、以前に必要なトレースデータ迄の時間をXレジスタにセットする。そして再度、記憶装置を最初から動作を開始させると、停止条件成立時より数十から数百μｓ以前のトレースデータを採取して、トレーサメモリが停止することになる。以下具体的に説明する。 【0010】 記憶装置内のリクエスト10が入力され、論理“1”にレジスタ1がホールドされる。そのためカウンタ2がクロック毎にカウントアップされ、Aレジスタ4にカウント数がセットされる。このとき、記憶装置内でエラーが発生すると、エラー12が論理“0”となりクロック13がカウンタ2に供給されないため、カウントアップが抑止される。したがって、Aレジスタ4にリクエスト10を受信してからエラーになる迄の時間(カウント数A)がセットされる。 【0011】 次にシフトイン動作によってカウント数XをXレジスタ5にセットする。この状態で再度記憶装置の動作を最初から開始すると、カウンタ2が“0”からカウントアップされる。このとき、任意に設定できるホールド信号21が論理“0”であると、Aレジスタの値がカウント数Aの状態が保持され、カウンタ2の値がセットされることはない。よって、A減算回路7の出力値19は、A-Xとなる。そして、カウンタ2の値15がA-Xとなったとき、比較回路8の出力21は論理“1”となる。信号21が図3のトレーサメモリの停止条件回路35に、入力信号51と同様に入力されると、トレーサメモリは停止する。このときのRAM31のトレースデータは、記憶装置のエラーによる停止条件成立時点より、カウント数X時点以前のものである。カウント数Xを数十から数百μｓに設定すれば、これ以前のトレースデータを採取することができる。 【0012】 さて、比較回路8で信号15と信号19が一致した後も、エラー12が発生するまで、さらにカウンタ2がカウントアップして、カウント数Aで停止する。しかし、記憶装置内のエラー発生条件が変った時、カウント数Aで停止しない場合もあるし、またカウント数Aに達しない場合、カウント数A-Xにも達しない場合もありうる。そのためカウンタ2が停止したときのAレジスタ4の値17とカウンタ2の値15をE減算回路60に入力し、減算する。その減算した値63をEレジスタ61にセットし、さらに判定回路62に入力することにより、記憶装置内のエラー発生条件を判定することができる。」 「【図1】  」 「【図2】  」 「【図3】  」 (2)従来技術として記載されているトレーサメモリは,実施例として記載されている記憶装置も備えていることに注意すれば,上記引用文献1の記載(特に下線部の記載)より,上記引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。 なお,符号a-jは,説明のために当審で付与したものであり,以下「構成a」-「構成j」という。 a データが書込まれるRAMと, b エラーが発生するとき,停止信号51が入力され,RAMへのライトパルスを抑止する停止条件回路と,を備え, c RAMから停止条件成立時点から逆上って前のデータが順次読出されるトレーサメモリと, d さらに,停止条件成立時より数十から数百μｓ以前のトレースデータを採取するため, e クロック毎にカウントアップされるカウンタと, f エラーが発生するとき,リクエストを受信してからエラーになる迄の時間(カウント数A)がセットされるAレジスタと, g カウント数XをセットされるXレジスタと, h 出力値19は,A-Xであり,カウンタの値15がA-Xとなったとき,比較回路の出力を停止条件回路に入力信号51と同様に入力し,トレーサメモリを停止させる比較回路と, i 比較回路で信号15と信号19が一致した後,エラーが発生するまで,さらにカウンタがカウントアップされ,カウンタが停止したときのAレジスタの値とカウンタの値を減算した値を入力することにより,エラー発生条件を判定することができる判定回路と,を備える j 記憶装置。 2.引用文献2 (1)原査定の拒絶の理由で引用された引用文献2(特開2016-91277号公報)には,以下の事項が記載されている。 「【0017】 例えば、CPU11は、トレースデータをパケット化して、メモリーコントローラー13へ送信し、その際、パケットに、トレースデータを示す識別子を付加しておき、メモリーコントローラー13は、その識別子を有するパケットを受け付けると、パケットからトレースデータを抽出し、所定の記憶領域21をリングバッファーとして使用して、順番にトレースデータを書き込んでいく。」 (2)上記引用文献2の記載(特に下線部の記載)より,上記引用文献2には,次の技術的事項が記載されていると認められる。 なお,符号kは,説明のために当審で付与したものであり,以下「構成k」という。 k 順番にトレースデータが書き込まれる,リングバッファーとして使用される記憶領域。 3.引用文献3 (1)原査定の拒絶の理由で引用された引用文献3(特開2013-161429号公報)には,以下の事項が記載されている。 「【0038】 次に、トリガ発生部5は、トリガ条件の充足の有無の検出、すなわち、デバッグ対象回路3から入力される被観測信号の状態とトリガ条件として指定された被観測信号の状態との比較を行い(ステップS4)、トリガを発生させるか否かを判断する(ステップS5)。」 (2)上記引用文献3の記載(特に下線部の記載)より,上記引用文献3には,次の技術的事項が記載されていると認められる。 なお,符号mは,説明のために当審で付与したものであり,以下「構成m」という。 m デバッグ対象回路から入力される被観測信号の状態とトリガ条件として指定された被観測信号の状態との比較を行い,トリガを発生させるか否かを判断するトリガ発生部。 4.引用文献4 (1)原査定の拒絶の理由で引用された引用文献4(特開2016-177564号公報)には,以下の事項が記載されている。 「【0031】 デバッグ対象回路103が起動されると、観測信号選択部105で選択した信号とパラメータ設定部104に格納されている観測信号取得用トリガ条件を、観測信号取得用トリガ検出部107で比較し(S104)、データ取得用トリガ発生状態であるか否かを判断する(S105)。」 (2) 上記引用文献4の記載(特に下線部の記載)より,上記引用文献4には,次の技術的事項が記載されていると認められる。 なお,符号nは,説明のために当審で付与したものであり,以下「構成n」という。 n 選択した信号と観測信号取得用トリガ条件を比較し,データ取得用トリガ発生状態であるか否かを判断するデバッグ対象回路。 第4 対比・判断 1.本願発明1について (1)対比 ア 構成Gについて 構成d,f,jによれば,引用発明の「記憶装置」は,「エラーが発生するとき」の「トレースデータ」の「採取」を行っているところ,一般的に「エラーが発生するとき」の「トレースデータ」の「採取」は,デバッグをするために行われるものである。 したがって,引用発明の「記憶装置」は,本願発明1の「デバッグ回路」に対応する。 イ 構成A1について 構成iによれば,引用発明の「カウンタ」は,「カウンタの値」を出力しており,当該「カウンタの値」は,デバッグのためのカウントであるから,本願発明1の「デバッグカウント」に相当する。 また,構成eによれば,引用発明の「カウンタ」は,「クロック毎にカウントアップされ」る。 したがって,引用発明の「カウンタ」と,本願発明1の「カウント手段」とは,下記の点(相違点1)で相違するものの,“信号が入力されるごとにカウントを増加させ,デバッグカウントとして出力するカウント手段”である点で共通する。 ウ 構成Bについて 構成aによれば,引用発明の「RAM」は,「データが書込まれる」。 構成c,d,jによれば,当該「データ」は,「トレースデータ」として「読出」されるものであるから,デバッグ対象の「記憶装置」から出力される信号であるので,本願発明1の「出力信号」に相当する。 したがって,引用発明の「RAM」と,本願発明1の「記憶手段」とは,下記の点(相違点2)で相違するものの,“前記出力信号を記憶する記憶手段”である点で共通する。 エ 構成Cについて 引用発明は,本願発明1と,下記の点(相違点3)で相違する。 オ 構成Dについて 構成b,c,d,hによれば,引用発明の「停止条件回路」は,「停止条件成立時点から逆上って前のデータが順次読出される」までの間は,「エラーが発生するとき,停止信号51が入力され,RAMへのライトパルスを抑止」し,引用発明の「比較回路」は,「停止条件成立時より数十から数百μｓ以前のトレースデータを採取する」までの間は,「カウンタの値15がA-Xとなったとき,比較回路の出力を停止条件回路に入力信号51と同様に入力し,トレーサメモリを停止させ」る。 ここで,引用発明の,「RAMへのライトパルスを抑止する」こと,及び,「トレーサメモリを停止させる」ことは,本願発明1の「前記出力信号の前記記憶手段への記憶を停止する」ことに相当する。 したがって,引用発明の「停止条件回路」及び「比較回路」と,本願発明1の「停止制御手段」とは,下記の点(相違点4)で相違するものの,“前記出力信号の前記記憶手段への記憶を停止するように制御する停止制御手段”である点で共通する。 カ 構成Eについて 構成c,dによれば,引用発明は,最初に,「停止条件成立時点から逆上って前のデータが順次読出され」,その後,「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」している。 よって,引用発明の,「停止条件成立時点から逆上って前のデータが順次読出される」までの間が,本願発明1の「1回目の区間」に相当し,引用発明の,「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」されるまでの間が,本願発明1の「2回目」「の区間」に相当する。 引用発明は,「停止条件成立時点から逆上って前のデータが順次読出され」た後に,「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」しているので,「記憶装置」のデバッグを時系列を遡って分割して行っている。 構成b,c,fによれば,引用発明の「Aレジスタ」は,最初に「エラーが発生するとき」,つまり,「停止条件成立時点から逆上って前のデータが順次読出される」時に,「エラーが発生するとき」の「カウント数A」が「セットされ」ている。 したがって,引用発明の「Aレジスタ」と,本願発明1の「保持手段」とは,下記の点(相違点5)で相違するものの,“前記回路のデバッグを時系列を遡って分割して行う際の1回目の区間のデバッグの実行時に,前記デバッグカウントの値を保持カウントとして保持する保持手段”である点で共通する。 キ 構成Fについて 構成d,iによれば,引用発明の「判定回路」は,「カウンタが停止したときのAレジスタの値とカウンタの値を減算した値」によって,「カウンタが停止したときのAレジスタの値」と「カウンタの値」を比較している。 また,「判定回路」に「カウンタが停止したときのAレジスタの値とカウンタの値を減算した値」が「入力」されるのは,「停止条件成立時より数十から数百μｓ以前のトレースデータを採取する」までの間である。 したがって,引用発明の「判定回路」と,本願発明1の「比較結果出力回路」とは,下記の点(相違点6)で相違するものの,“前記回路のデバッグを時系列を遡って分割して行う際の2回目の区間のデバッグの実行時に,前記デバッグカウントと前記保持カウントを比較し,比較結果を出力する比較結果出力手段”である点で共通する。 ク 構成A2について 構成h,iによれば,引用発明は,「カウンタの値15がA-Xとなったときトレーサメモリを停止」しているところ,「A-X」は「出力値19」であるので,「比較回路で信号15と信号19が一致した後」は,「トレーサメモリ」を「停止」している。 「トレーサメモリ」が「停止」している時は,「トレーサメモリ」が備える「RAM」への「データ」の「書込」も「停止」していると認められる。 よって,引用発明の「比較回路で信号15と信号19が一致した後」という期間は,「データ」の「RAM」への「書込」みが停止しているので,本願発明1の「前記停止制御手段が前記出力信号の前記記憶手段への記憶を停止した後」という期間に相当する。 構成iによれば,引用発明の「カウンタ」は,「比較回路で信号15と信号19が一致した後,エラーが発生するまで,さらにカウンタがカウントアップされ」る。 したがって,引用発明の「カウンタ」と,本願発明1の「カウント手段」とは,下記の点(相違点7)でも相違するものの,“2回目の区間のデバッグであり,前記2回目の区間においてデバッグの実行時に,前記出力信号の前記記憶手段への記憶を停止した後,カウントを増加させる”ものである点で共通する。 したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。 (一致点) 「信号が入力されるごとにカウントを増加させ,デバッグカウントとして出力するカウント手段と, 前記出力信号を記憶する記憶手段と, 前記出力信号の前記記憶手段への記憶を停止するように制御する停止制御手段と, 前記回路のデバッグを時系列を遡って分割して行う際の1回目の区間のデバッグの実行時に,前記デバッグカウントの値を保持カウントとして保持する保持手段と, 前記回路のデバッグを時系列を遡って分割して行う際の2回目の区間のデバッグの実行時に,前記デバッグカウントと前記保持カウントを比較し,比較結果を出力する比較結果出力手段と, を備え, 前記カウント手段は,2回目の区間のデバッグであり,前記2回目の区間においてデバッグの実行時に,前記出力信号の前記記憶手段への記憶を停止した後,カウントを増加させることを特徴とするデバッグ回路。」 (相違点) (相違点1) 本願発明1の「カウント手段」は,「デバッグ対象の回路が動作した際の出力信号が入力されるごとにカウントを増加させ」るものであるのに対して,引用発明の「カウンタ」は,そのようなものではない点。 (相違点2) 本願発明1の「記憶手段」は,「前記デバッグカウントと前記出力信号を関連づけて記憶する」ものであるのに対して,引用発明の「RAM」は,そのようなものではない点。 (相違点3) 本願発明1は,「前記出力信号と、デバッグトリガ条件として設定されている異常発生時の出力信号の内容とが一致するかを判断する条件判断手段」を備えているのに対して,引用発明は,そのようなものを備えていない点。 (相違点4) 本願発明1の「停止制御手段」は,「前記出力信号と前記デバッグトリガ条件が一致するとき、または、前記デバッグカウントが前記出力信号の記憶を停止するカウント値として設定されたカウント値となったときのいずれか早いときに、前記出力信号の前記記憶手段への記憶を停止するように制御する」ものであるのに対して,引用発明の「停止条件回路」及び「比較回路」は,そのようなものではない点。 (相違点5) 本願発明1の「保持手段」に「保持」される「デバッグカウントの値」は,「前記出力信号と前記デバッグトリガ条件が一致したときの」「値」であるのに対して,引用発明の「Aレジスタ」に「セットされる」値は,そのようなものではない点。 (相違点6) 本願発明1の「比較結果出力手段」は,「前記回路のデバッグを時系列を遡って分割して行う際の2回目以降の区間のデバッグの実行時に,前記条件判断手段が,前記出力信号と前記デバッグトリガ条件が一致したと判断したときの前記デバッグカウントと前記保持カウントを比較し,比較結果を出力する比較結果出力手段」であるのに対して,引用発明の「判定回路」は,そのようなものではない点。 (相違点7) 本願発明1の「カウント手段」は,「2回目以降の区間のデバッグであり、前記2回目以降の区間それぞれにおいて前記比較結果が一致するまで繰り返されるデバッグの実行時に」「前記条件判断手段が、前記出力信号と前記デバッグトリガ条件として入力された条件が一致したと判断するまで前記出力信号が入力されるごとにカウントを増加させる」ものであるのに対して,引用発明の「カウンタ」は,そのようなものではない点。 (2)相違点についての判断 事情に鑑みて,まず相違点7について検討する。 構成c,dを参照すれば,引用発明は,「停止条件成立時点から逆上って前のデータが順次読出」した後,「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」しているので,2回目の区間のデバッグを実行しているが,2回目以降の区間のデバッグを実行していることが明らかではない。 また,構成d,iを参照すれば,「停止条件成立時より数十から数百μｓ以前のトレースデータを採取」する時に,「カウンタが停止したときのAレジスタの値とカウンタの値を減算した値を入力することにより,エラー発生条件を判定」することによって,「Aレジスタの値」と「カウンタの値」を比較しているが,その比較を,2回目以降の区間それぞれにおいて比較結果が一致するまで繰り返していない。 また,そのような事項は,引用文献2-4にも記載されていない。 したがって,上記相違点1-6について判断するまでもなく,本願発明1は,当業者であっても,引用発明及び引用文献2-4に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。 2.本願発明8について 本願発明8は,本願発明1に対応する方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明であるから,本願発明1と同様の理由により,当業者であっても,引用発明及び引用文献2から引用文献4に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。 3.本願発明2-7について 本願発明2-7は,本願発明1を減縮した発明であるから,本願発明1と同様の理由により,当業者であっても,引用発明及び引用文献2から引用文献4に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。 第5 原査定の概要及び原査定についての判断 1.理由3(特許法第29条第2項) 原査定は,請求項1-8について上記引用文献1-4に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。しかしながら,令和2年5月11日付け手続補正により補正された請求項1は,上記相違点7に係る構成を有しており,上記のとおり,本願発明1-8は,引用発明及び引用文献2-4に記載された技術的事項に基づいて,当業者が容易に発明できたものではない。したがって,原査定を維持することはできない。 第6 むすび 以上のとおり,本願発明1-8は,当業者が引用発明及び引用文献2-4に記載された技術的事項に基づいて容易に発明をすることができたものではない。 したがって,原査定の理由によっては,本願を拒絶することはできない。 また,他に本願を拒絶すべき理由を発見しない。 よって,結論のとおり審決する。 |
| 審決日 | 2021-02-19 |
| 出願番号 | 特願2016-240865(P2016-240865) |
| 審決分類 |
P
1
8・
121-
WY
(G06F)
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| 最終処分 | 成立 |
| 前審関与審査官 | 三坂 敏夫 |
| 特許庁審判長 |
田中 秀人 |
| 特許庁審判官 |
須田 勝巳 塚田 肇 |
| 発明の名称 | デバッグ回路およびデバッグ試験方法 |
| 代理人 | 下坂 直樹 |
| 代理人 | 机 昌彦 |