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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1371314
審判番号 不服2019-17505  
総通号数 256 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-04-30 
種別 拒絶査定不服の審決 
審判請求日 2019-12-25 
確定日 2021-03-09 
事件の表示 特願2017-526646「メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法」拒絶査定不服審判事件〔平成28年 5月26日国際公開、WO2016/081730、平成30年 2月 8日国内公表、特表2018-503929、請求項の数(23)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯

本願は,2015年11月19日(パリ条約による優先権主張外国庁受理2014年11月21日(以下,「優先日」という。),米国)を国際出願日とする出願であって,平成29年8月2日に審査請求されるとともに手続補正書が提出され,平成30年5月21日付けで拒絶の理由が通知され,同年8月29日に意見書とともに手続補正書が提出され,同年12月13日付けで最後の拒絶の理由が通知され,平成31年3月18日に意見書とともに手続補正書が提出されたところ,令和1年8月16日付けで平成31年3月18日に提出された手続補正書による手続補正が補正却下の決定により却下されるとともに,同日付けで拒絶査定(謄本送達日同年8月27日。以下,「原査定」という。)がなされ,これに対して令和1年12月25日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ,令和2年3月31日付けで審査官により特許法164条3項の規定に基づく報告がなされ,同年7月3日に上申書が提出され,同年10月5日付けで当審により拒絶の理由(以下,「当審拒絶理由」という。)が通知され,同年12月18日に意見書とともに手続補正書が提出されたものである。

第2 原査定の概要

原査定の概要は次のとおりである。

(進歩性)この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において、頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記 (引用文献等については引用文献等一覧参照)

・請求項 1-26
・引用文献等 1-5

<引用文献等一覧>
1.米国特許出願公開第2012/0317332号明細書
2.特開2012-129464号公報
3.特開2007-311395号公報
4.米国特許出願公開第2007/0194462号明細書
5.米国特許出願公開第2012/0007227号明細書


第3 本願発明

本願請求項1?23に係る発明(以下「本願発明1」?「本願発明23」という。)は,令和2年12月18日付けの手続補正書の特許請求の範囲の請求項1?23に記載された,次のとおりのものと認める。(下線は審判請求人が付したものである。)

「【請求項1】
パッケージ基板と、
積み重ねられた複数のメモリ・パッケージであって、該複数のメモリ・パッケージの各々が、基板と、複数のメモリ半導体ダイと、前記メモリ半導体ダイを少なくとも部分的に封止するパッケージ筐体とを含む、積み重ねられた複数のメモリ・パッケージと、
前記パッケージ基板に取り付けられ、前記積み重ねられた複数のメモリ・パッケージと前記パッケージ基板との間に配置されるように、所定の厚さを有する接着剤で少なくとも部分的に覆われたコントローラであって、前記コントローラは前記メモリ・パッケージの各々を管理するように構成され、前記接着剤は前記積み重ねられた複数のメモリ・パッケージのうちの最下層に位置づけられたメモリ・パッケージの底面に付着される、前記コントローラと、
前記パッケージ基板により担持され、かつ、前記メモリ・パッケージの積層を封止し、かつ、前記コントローラを少なくとも部分的に封止する封止剤と、
を含み、
前記積み重ねられた複数のメモリ・パッケージのうちの互いに隣接するメモリ・パッケージ同士が接着剤によって結合されており、該接着剤は、各メモリ・パッケージを前記パッケージ基板に電気的に結合するためのワイヤボンドが前記隣接するメモリ・パッケージ同士の間の間隙を通過するように選択された厚さを有する、メモリ・デバイス。
【請求項2】
前記コントローラが、前記メモリ・パッケージの各々へのデータ転送および前記メモリ
・パッケージの各々からのデータ転送を管理するように構成されていることを特徴とする、請求項1のメモリ・デバイス。
【請求項3】
前記パッケージ基板が複数の第1ボンドパッドと複数の第2ボンドパッドとを含み、前記メモリ・デバイスが、
前記複数の第1ボンドパッドを前記メモリ・パッケージに結合する複数の第1ワイヤボンドと、
前記複数の第2ボンドパッドを前記コントローラに結合する複数の第2ワイヤボンドと、
をさらに含むことを特徴とする、請求項1または2のいずれか1項のメモリ・デバイス。
【請求項4】
前記メモリ・パッケージの各々が、前記パッケージ基板に電気的に接続されたマルチチップ・パッケージであることを特徴とする、請求項1から3のいずれか1項のメモリ・デバイス。
【請求項5】
前記積み重ねられた複数のメモリ・パッケージが第1メモリ・パッケージと第2メモリ
・パッケージとを含み、前記第1メモリ・パッケージが前記パッケージ基板に取り付けられており、前記第2メモリ・パッケージがダイ取り付け用接着剤によって前記第1メモリ
・パッケージに取り付けられていることを特徴とする、請求項1から4のいずれか1項のメモリ・デバイス。
【請求項6】
前記メモリ・パッケージが、フラッシュメモリを含み、かつ、NANDメモリおよび/またはNORメモリを含むことを特徴とする、請求項1から5のいずれか1項のメモリ・デバイス。
【請求項7】
前記メモリ・パッケージの各々が、組み込まれたコントローラを有しないNANDパッケージであることを特徴とする、請求項1から6のいずれか1項のメモリ・デバイス。
【請求項8】
前記コントローラが、前記積層における前記メモリ・パッケージのうちの一番下のメモリ・パッケージと、前記パッケージ基板との間に配置されていることを特徴とする、請求項1から7のいずれか1項のメモリ・デバイス。
【請求項9】
前記メモリ・パッケージの積層と前記パッケージ基板との間にスペーサを含み、前記スペーサが前記コントローラから横方向に離間されていることを特徴とする、請求項1から8のいずれか1項のメモリ・デバイス。
【請求項10】
前記コントローラは、前記メモリ・パッケージに、データを読み出し、データを消去し、および/またはデータを書き込むよう命令するように構成されていることを特徴とする、請求項1から9のいずれか1項のメモリ・デバイス。
【請求項11】
前記コントローラは、前記メモリ・パッケージの各々の外側に配置されていることを特徴とする、請求項1から10のいずれか1項のメモリ・デバイス。
【請求項12】
ホストに結合されるように構成されたマルチメディア・デバイスであって、
インタポーザと、
前記インタポーザに電気的に結合されたマルチチップ・メモリ・パッケージの積層であって、該マルチチップ・メモリ・パッケージの各々が、基板と、複数のメモリ半導体ダイと、前記メモリ半導体ダイを少なくとも部分的に封止するパッケージ筐体とを含む、マルチチップ・メモリ・パッケージの積層と、
前記インタポーザに取り付けられ、前記マルチチップ・メモリ・パッケージの積層と前記インタポーザとの間に配置されるように、所定の厚さを有する接着剤で少なくとも部分的に覆われたマルチメディア・コントローラ・ダイであって、前記マルチメディア・コントローラ・ダイは前記ホストと前記マルチチップ・メモリ・パッケージの各々との間のデータ転送を管理するように構成され、前記接着剤は前記マルチチップ・メモリ・パッケージの積層のうちの最下層に位置づけられたマルチチップ・メモリ・パッケージの底面に付着される、前記マルチメディア・コントローラ・ダイと、
前記マルチチップ・メモリ・パッケージの積層を封止し、かつ、前記マルチメディア・コントローラ・ダイを少なくとも部分的に封止する封止剤と、
を含み、
前記マルチチップ・メモリ・パッケージのうちの互いに隣接するマルチチップ・メモリ
・パッケージ同士が接着剤によって結合されており、該接着剤は、各マルチチップ・メモリ・パッケージを前記インタポーザに電気的に結合するためのワイヤボンドが前記隣接するマルチチップ・メモリ・パッケージ同士の間の間隙を通過するように選択された厚さを有する、マルチメディア・デバイス。
【請求項13】
前記マルチメディア・コントローラ・ダイが前記マルチチップ・メモリ・パッケージの各々に結合されていることを特徴とする、請求項12のマルチメディア・デバイス。
【請求項14】
前記マルチメディア・コントローラ・ダイが、誤り訂正、ブロック管理、ウェア・レベリング、および/または物理から論理へのマッピングを提供するように構成されていることを特徴とする、請求項12または13のいずれか1項のマルチメディア・デバイス。
【請求項15】
前記マルチメディア・コントローラ・ダイが、前記マルチチップ・メモリ・パッケージの各々と結合されたメモリ・インタフェイスを含むことを特徴とする、請求項12から14のいずれか1項のマルチメディア・デバイス。
【請求項16】
各マルチチップ・メモリ・パッケージがNANDパッケージであることを特徴とする、請求項12から15のいずれか1項のマルチメディア・デバイス。
【請求項17】
メモリ・パッケージを製造する方法であって、
コントローラをパッケージ基板に取り付けることと、
所定の厚さを有する接着剤で前記コントローラを少なくとも部分的に覆い、第1メモリ
・パッケージを、前記第1メモリ・パッケージと前記パッケージ基板との間に前記コントローラが配置されるように、前記パッケージ基板に取り付けることであって、前記接着剤は前記第1メモリ・パッケージの底面に付着される、ことと、
接着剤によって第2メモリ・パッケージを前記第1メモリ・パッケージに取り付けることであって、前記第1及び第2メモリ・パッケージの各々が、基板と、複数のメモリ半導体ダイと、前記メモリ半導体ダイを少なくとも部分的に封止するパッケージ筐体とを含み、該接着剤は、前記第1メモリ・パッケージを前記パッケージ基板に電気的に結合するためのワイヤボンドが前記第1及び第2メモリ・パッケージの間の間隙を通過するように選択された厚さを有する、ことと、
前記第1および第2メモリ・パッケージを封止することと、
封止剤が前記コントローラを少なくとも部分的に封止するように、前記パッケージ基板と前記第1メモリ・パッケージとの間の空洞に前記封止剤を流し込むことと、
を含む方法。
【請求項18】
前記コントローラを前記パッケージ基板にワイヤ・ボンディングすることと、
前記第1および第2メモリ・パッケージを前記パッケージ基板にワイヤ・ボンディングすることと、
をさらに含む、請求項17の方法。
【請求項19】
前記第1メモリ・パッケージを前記パッケージ基板に取り付けることが、前記第1メモリ・パッケージと前記パッケージ基板とのちょうど間に前記コントローラの大部分が配置されるように前記第1メモリ・パッケージを前記パッケージ基板に取り付けることを含むことを特徴とする、請求項17または18のいずれか1項の方法。
【請求項20】
前記第1メモリ・パッケージを前記パッケージ基板に取り付けることが、前記コントローラを前記パッケージ基板に結合するワイヤボンドが前記第1メモリ・パッケージと前記パッケージ基板とのちょうど間になるように、前記第1メモリ・パッケージを前記パッケージ基板に搭載することを含むことを特徴とする、請求項17または18のいずれか1項の方法。
【請求項21】
前記コントローラがマルチメディア・コントローラであり、前記第1および第2メモリ
・パッケージがNANDパッケージおよび/またはNORパッケージであることを特徴とする、請求項17から20のいずれか1項の方法。
【請求項22】
前記第1および第2メモリ・パッケージを前記パッケージ基板に取り付ける前に、前記第1および第2メモリ・パッケージを検査して品質保証済み良品パッケージを突き止めることをさらに含む、請求項17から21のいずれか1項の方法。
【請求項23】
さらなるメモリ・パッケージを、前記第1および第2メモリ・パッケージならびに前記さらなるパッケージを封止する前に、前記第2メモリ・パッケージの上に積み重ねることをさらに含む、請求項17から22のいずれか1項の方法。」


第4 引用例

1 引用例1に記載された事項及び引用発明
当審拒絶理由において引用した,優先日前に既に公知である,特開2013-131557号公報(平成25年7月4日公開。以下,これを「引用例1」という。)には,関連する図面と共に,次の事項が記載されている。(下線は当審で付加。以下同様。)

A 「【0011】
半導体装置50は、基板2、コントローラ4、スペーサ6、メモリチップ8、樹脂モールド部10を備える。基板2は、例えば絶縁性樹脂基板の内部や表面に配線層を設けたものであり、素子搭載基板と端子形成基板とを兼ねる。このような基板2として、ガラス-エポキシ樹脂やガラス-BT樹脂(ビスマレイミド・トリアジン樹脂)などを用いたプリント配線板が使用される。基板2は、例えば50μmから300μmの厚さで形成される。」

B 「【0014】
コントローラ4は、複数のメモリチップ8から、データの書き込みや読み出しを行うメモリチップ8を選択する。コントローラ4は、選択したメモリチップ8へのデータの書き込みや、選択したメモリチップ8に記憶されたデータの読み出しなどを制御する。コントローラ4は、基板2の表面2a上に載置され、熱硬化性樹脂を用いた接着剤9によって基板2に接着される。」

C 「【0018】
メモリチップ8は、NAND型フラッシュメモリなどの記憶素子である。メモリチップ8は、第1スペーサ6aと第2スペーサ6bとに跨らせて、第1スペーサ6aと第2スペーサ6bの載置面6c上に載置される。メモリチップ8は、複数枚設けられて、第1スペーサ6aと第2スペーサ6bの載置面6c上に積層されている。スペーサ6側の最下層に配置されたメモリチップと、スペーサ6とは、熱硬化性樹脂を用いた接着剤9によって接着される。また、積層されたメモリチップ8同士も、熱硬化性樹脂を用いた接着剤9によって接着される。」

D 「【0021】
樹脂モールド部10は、合成樹脂を用いて構成されており、積層されたメモリチップ8の周囲や空間18を含めて、基板2の表面2a側を封止する。樹脂モールド部10は、半導体装置50の外郭を構成して、封止されたメモリチップ8やコントローラ4を保護する。」

E 「【0025】
なお、図1や図2に示すように、空間18の高さは、コントローラ4の高さおよびコントローラ4に接続される金属ワイヤ26,27が通過する高さよりも高くなっている。すなわち、基板2に載置された際の、第1スペーサ6aおよび第2スペーサ6bの載置面6cの高さが、コントローラ4の高さおよびコントローラ4に接続される金属ワイヤ26,27が通過する高さよりも高くなるように、第1スペーサ6aおよび第2スペーサ6bの高さが定められている。」

F 「

図1」

上記記載事項Fの図1によれば,“メモリチップ8と基板2との間にコントローラ4が配置され”ている態様が読み取れることから,上記記載事項A?Fによれば,引用例1には次の発明(以下,「引用発明」という。)が記載されているといえる。

「基板,コントローラ,スペーサ,メモリチップ,樹脂モールド部を備える半導体装置であって,
コントローラは,複数のメモリチップから,データの書き込みや読み出しを行うメモリチップを選択し,選択したメモリチップへのデータの書き込みや,選択したメモリチップに記憶されたデータの読み出しなどを制御し,基板の表面上に載置され,熱硬化性樹脂を用いた接着剤によって基板に接着されるとともに,メモリチップと基板の間に配置され,
メモリチップは,複数枚設けられて積層され,
樹脂モールド部は,半導体装置の外郭を構成して,封止されたメモリチップやコントローラを保護し,
基板に載置された際の,第1スペーサおよび第2スペーサの載置面の高さが,コントローラの高さおよびコントローラに接続される金属ワイヤが通過する高さよりも高くなるように,第1スペーサおよび第2スペーサの高さが定められる
半導体装置。」

2 引用例2に記載された事項
当審拒絶理由において引用した,優先日前に既に公知である,米国特許出願公開第2012/0317332号明細書(2012年12月13日公開。以下,これを「引用例2」という。)には,関連する図面と共に,次の事項が記載されている。

A 「[0042] Furthermore, the SSD controller chip 124 may perform functions such as wear leveling, error correction, and/or fail block control. Optionally, an additional auxiliary controller chip configured to perform the functions such as wear leveling, error correction, and/or fail block control, may be provided. The auxiliary controller chip may be formed on the first substrate 122. Alternatively, the auxiliary controller chip may be formed on a second substrate 210, 310, 410, or 510 as discussed below with respect to FIGS. 3A through 3C and FIG. 10.」
(当審訳:[0042] さらに、SSDコントローラ124は、ウェアレベリング、エラー訂正及び/または不良ブロック制御のような機能を実行することができる。任意選択的に、損耗レベリング、エラー訂正及び/または不良ブロック制御などの機能を実行するように構成された付加的な補助制御チップを提供することができる。補助コントローラチップは、第1の基板122上に形成することができる。あるいは、図3A?図3Cおよび図10に関して以下で説明するように、補助コントローラチップは、第2の基板210、310、410、または510に形成することもできる。)

3 引用例3に記載された事項
当審拒絶理由において引用した,優先日前に既に公知である,米国特許出願公開第2007/0194462号明細書(2007年8月23日公開。以下,これを「引用例3」という。)には,関連する図面と共に,次の事項が記載されている。

A 「[0032] The first die back side 110 of the first integrated circuit die 108 can be attached over the base plane 104 with a first attach layer 124, such as an adhesive. The second die back side 118 of the second integrated circuit die 116 can be attached over the first die active side 112 of the first integrated circuit die 108 with a second attach layer 126. The second integrated circuit die 116 is preferably stacked having an offset from the first integrated circuit die 108 substantially exposing the first die pads 114 and providing spacing for the connectors 106.」
(当審訳:[0032] 第1の集積回路ダイ108の第1側110は、ベース面104上に第1の接着層124と、接着剤とすることができる。第2の集積回路ダイ116の第2のダイ裏面118には、第1の集積回路ダイ108の活性面112上の第2の接着層126に取り付けることができる。第2集積回路ダイ116は、第1のダイパッド114を露出させて、コネクタ106のための空間を提供し、実質的に第1の集積回路ダイ108からオフセットを有する積層であることが好ましい。)

4 引用例4に記載された事項
当審拒絶理由において引用した,優先日前に既に公知である,米国特許出願公開第2012/0007227号明細書(2012年1月12日公開。以下,これを「引用例4」という。)には,関連する図面と共に,次の事項が記載されている。

A 「[0051] Referring to FIG. 2, the semiconductor package 100b according to exemplary embodiments of the present general inventive concept may include adhesion layers 170 between semiconductor chips 110, 120, 130, and 140.」
(当審訳:[0051] 図2を参照すると、本発明の一実施形態に係る半導体パッケージ100は、半導体チップ110、120、130、および140との間の接着層170を含むことができる。)

5 引用例5に記載された事項
当審拒絶理由において引用した,優先日前に既に公知である,特開2012-129464号公報(平成24年7月5日公開。以下,これを「引用例5」という。)には,関連する図面と共に,次の事項が記載されている。

A 「【0017】
次に、図2?図5を参照して半導体装置100の製造過程を説明する。 図2(a)に示すように、基板10の表面10aに受動部品30を実装する。具体的には、受動部品30が配置される表面10aの所定位置にハンダペーストを印刷する。そして、受動部品30をハンダペースト上に載置し、リフロー方式によりハンダ付けする。 基板10には、例えば、多層配線を含むガラスエポキシ基板を用いることができる。
【0018】
続いて、図2(b)に示すように、基板10の表面10aに制御素子20を実装する。制御素子20の裏面には、例えば、エポキシ樹脂など熱硬化性の樹脂を含む接着層21が設けられており、制御素子20を表面10aに圧着することができる。さらに、基板10を加熱することにより接着層21を硬化させ、制御素子20を固定する。
【0019】
そして、図2(c)に示すように、制御素子20の電極パッド23と、接続端子17と、の間を、金属ワイヤ22により接続する。
このように、接続端子17と電極パッド23との間の接続に金属ワイヤ22を用いることにより、制御素子20の種類を任意に選択することができる。例えば、金属ワイヤを使用しない所謂フリップチップタイプの制御素子では、電極パッドの間隔と接続端子17の間隔とを一致させる必要がある。このため、基板には、制御素子に対応する専用の基板、または、一定の規格に適合した基板が用いられる。」

B 「【0021】
次に、図3(a)に示すように、メモリ素子50Aを基板10の表面10aに実装する。メモリ素子50Aの裏面には、樹脂層40aが設けられている。樹脂層40aは、例えば、熱硬化性のエポキシ樹脂を含み、弾性率が小さく柔らかい、所謂Bステージの状態に設けることができる。
【0022】
したがって、図3(b)に示すように、メモリ素子50Aは、制御素子20および受動部品30を樹脂層40aに包み込んで、基板10に実装される。この際、樹脂層40aが柔らかいため、制御素子20の電極パッド23と接続端子17とを結ぶ金属ワイヤ22の変形を抑制することができる。」

C 「【0026】
続いて、基板10を加熱することにより接着層43を硬化させ、階段状に積載されたメモリ素子50A?50Cを固着させる。そして、電極パッド51A?51Cと接続端子18との間を、金属ワイヤ52で接続する。」

D 「

図2」

E 「

図3」

F 「

図4」

G 「

図5」

6 引用例6に記載された事項
原査定の拒絶の理由で引用された,優先日前に既に公知である,特開2007-311395号公報(平成19年11月29日公開。以下,これを「引用例6」という。)には,関連する図面と共に,次の事項が記載されている。

A 「【0029】
次に、この半導体装置1の製造工程について説明する。図2に示すように、まず、受動素子実装工程として、構成層2の基板3の回路が形成された一面3aに受動素子7を実装する。さらに、半導体素子実装工程として、基板3の一面3aに第2の半導体素子6を実装し、第2の半導体素子6と基板3に形成された回路とをボンディングワイヤ6aで接続する。
【0030】
次に、図3に示す他の構成層2である第1の半導体素子4を準備する。そして、樹脂層形成工程として、第1の半導体素子4の基板3と向かい合う裏面4cに、樹脂層5を形成する。より具体的には、ペースト状の樹脂を印刷工法によって樹脂層5として形成する方法、あるいは、フィルム状の樹脂をラミネート工法によって樹脂層5として形成する方法などが選択される。ペースト状の樹脂としては、例えば、エポキシ系樹脂に硬化剤、及び、シリカフィラーを含むものなどが選択される。そして、積層工程として、第1の半導体素子4と一体となった樹脂層5を基板3の一面3aに重ね合わせて接合することで、基板3、樹脂層5、及び第1の半導体素子4が一体となるとともに、基板3に実装された第2の半導体素子6及びそのボンディングワイヤ6a、並びに、受動素子7は、樹脂層5に覆われて、他の部分と絶縁された状態を保つことができ、また、ボンディングワイヤ6a同士の絶縁状態も保つことができる。ここで、樹脂層5は、積層工程時には、ボンディングワイヤ6aの変形を引き起こさずに半導体素子6、ボンディングワイヤ6a、及び受動素子7を覆い、また、ボイドの発生を抑制することが可能な溶融粘度を有していることが望ましい。より具体的には、その溶融粘度が100pa・s以下0.07pa・s以上が好ましく、さらには、5pa・s以下0.1pa・s以上であることが望ましい。すなわち、積層工程時において、外部へ染み出さなく、また、ボンディングワイヤの変形を引き起こしてボンディングワイヤ同士、若しくは、素子などとの接触を引き起こさせてしまう恐れが無い程度の粘性を有していることが望ましい。また、素子端面より外側へ押し出された樹脂の過剰流動による接続端子部位の汚染が発生しないような適度なチクソ性を有していることが望ましい。そして、樹脂層5が硬化した後、第1の半導体素子4と基板3とを所定位置でボンディングワイヤ4aによって電気的に接続する。」

B 「

図3」


第5 対比・判断

1 本願発明1について

(1) 対比
本願発明1と引用発明とを対比する。

(あ)引用発明の「基板」,「コントローラ」,「メモリチップ」,「樹脂モールド部」,及び「半導体装置」はそれぞれ,本願発明1の「パッケージ基板」,「コントローラ」,「メモリ・パッケージ」,「封止剤」,及び「メモリ・デバイス」に相当するといえ,引用発明と本願発明1とは,“パッケージ基板”を含む“メモリ・デバイス”である点で一致する。

(い)引用発明の「メモリチップ」は,「複数枚設けられて積層され」るものであるから,上記(あ)の対比を踏まえると,引用発明と本願発明1とは,下記の点(相違点1)で相違するものの,“積み重ねられた複数のメモリ・パッケージ”を含む点で一致する。

(う)引用発明の「コントローラ」は,「基板の表面上に載置され,熱硬化性樹脂を用いた接着剤によって基板に接着され」るものであるから,上記(あ)の対比を踏まえると,“パッケージ基板に取り付けられ”るとともに,“所定の厚さを有する接着剤で少なくとも部分的に覆われ”ているといえる。
また,引用発明の「コントローラ」は,「メモリチップと基板の間に配置され」ることから,上記(い)の対比を踏まえると,“積み重ねられた複数のメモリ・パッケージとパッケージ基板との間に配置され”ているといえることから,以上を総合して,引用発明と本願発明1とは,下記の点(相違点2及び3)で相違するものの,“前記パッケージ基板に取り付けられ,前記積み重ねられた複数のメモリ・パッケージと前記パッケージ基板との間に配置されるように,所定の厚さを有する接着剤で少なくとも部分的に覆われたコントローラ”を含む点で一致する。

(え)引用発明の「樹脂モールド部」は,「半導体装置の外郭を構成して,封止されたメモリチップやコントローラを保護」するものであるから,上記(あ)の対比を踏まえると,引用発明と本願発明1とは,“前記パッケージ基板により担持され,かつ,前記メモリ・パッケージの積層を封止し,かつ,前記コントローラを少なくとも部分的に封止する封止剤”を含む点で一致する。

(お)以上,(あ)?(え)の検討から,引用発明と本願発明1とは,次の一致点及び相違点を有する。

〈一致点〉
パッケージ基板と,
積み重ねられた複数のメモリ・パッケージと,
前記パッケージ基板に取り付けられ,前記積み重ねられた複数のメモリ・パッケージと前記パッケージ基板との間に配置されるように,所定の厚さを有する接着剤で少なくとも部分的に覆われたコントローラと,
前記パッケージ基板により担持され,かつ,前記メモリ・パッケージの積層を封止し,かつ,前記コントローラを少なくとも部分的に封止する封止剤と,
を含む,メモリ・デバイス。

〈相違点1〉
本願発明1の「メモリ・パッケージ」が,「複数のメモリ・パッケージの各々が、基板と、複数のメモリ半導体ダイと、前記メモリ半導体ダイを少なくとも部分的に封止するパッケージ筐体とを含む、積み重ねられた」ものであるのに対し,引用発明の「メモリチップ」がそのようなものであることが特定されていない点。

〈相違点2〉
本願発明1の「コントローラ」が,「前記メモリ・パッケージの各々を管理するように構成され」るものであるのに対し,引用発明の「コントローラ」は,「複数のメモリチップから,データの書き込みや読み出しを行うメモリチップを選択し,選択したメモリチップへのデータの書き込みや,選択したメモリチップに記憶されたデータの読み出しなどを制御」するものであるが,「複数のメモリチップ」の各々を管理するように構成されることが特定されていない点。

〈相違点3〉
本願発明1の「コントローラ」が「少なくとも部分的に覆われ」るところの「接着剤」が,「前記積み重ねられた複数のメモリ・パッケージのうちの最下層に位置づけられたメモリ・パッケージの底面に付着される」ものであるのに対し,引用発明の「コントローラ」は,「基板の表面上に載置され,熱硬化性樹脂を用いた接着剤によって基板に接着され」るものであるが,積み重ねられた「メモリチップ」の底面に当該「熱硬化性樹脂を用いた接着剤」が付着されることが特定されていない点。

〈相違点4〉
本願発明1が,「前記積み重ねられた複数のメモリ・パッケージのうちの互いに隣接するメモリ・パッケージ同士が接着剤によって結合されており、該接着剤は、各メモリ・パッケージを前記パッケージ基板に電気的に結合するためのワイヤボンドが前記隣接するメモリ・パッケージ同士の間の間隙を通過するように選択された厚さを有する」ものであるのに対し,引用発明は,「半導体装置の外郭を構成して,封止されたメモリチップやコントローラを保護」する「樹脂モールド部」については特定されているものの,「メモリチップやコントローラ」の間に接着剤が用いられることは特定されていない点。

(2) 相違点についての判断

事案に鑑み,先に相違点1及び4について検討する。
本願発明は,スマートフォン,ナビゲーション・システム(例えば自動車ナビゲーション・システム),ディジタル・カメラ,MP3プレイヤ,コンピュータ,および他の多くの消費者向け電子装置用に,データを記憶するためにフラッシュメモリがよく使われ,ユニフォーム・シリアル・バス(USB)装置,メモリ・カード,組み込み装置,および他のデータ記憶装置は,小さなフォームファクタゆえに,フラッシュメモリを含むことがしばしばであり,電子機器における専用メモリ・コントローラは,フラッシュメモリ上に記憶されたデータを管理することができるが,これらの専用メモリ・コントローラは,電子機器内での他の部品用に利用可能な空間を減少させることがあり,電子機器の大きさを小さくするには,例えば,他の電子部品用に利用可能な空間を増やすために,メモリ・コントローラをホスト・プロセッサ内に統合することができ,例えば,ホスト・プロセッサには,フラッシュメモリにより記憶されるデータを管理する統合型メモリ・コントローラは,特定の種類のメモリと互換性があるものであって,将来の標準(例えば,組み込みマルチメディア・カード(eMMC)の標準仕様書の将来のバージョン)用に設計された新規NANDメモリなどの新たな種類のメモリはサポートすることができないことがしばしばであり,IMCが電子機器を特定の種類のフラッシュメモリに限定してしまうせいで,そうした電子機器は,より高い記憶密度,向上した性能,または拡張機能を有する新たなメモリを使うことができない場合があり(本願明細書段落【0002】),メモリ・コントローラは,マルチダイ・メモリ・パッケージの中に組み込むこともでき,例えば,従来のeMMCメモリは,組み込みマルチメディア・カード(MMC)コントローラを備えた,単一の高容量NANDパッケージ(例えば,積層ダイを有するNANDパッケージ)である場合があり,組み込みMMCコントローラは,相当なコンピューティングリソースを要することもあり得るNANDメモリ管理(例えば,書き込み,読み出し,削除,エラーの管理など)の実行から,ホスト・プロセッサを解放することができ,NANDダイには,検査を困難にする小さなフィーチャがあるので,個々のNANDダイは,パッケージングの前には検査されない(同【0003】)といったことを背景とし,マルチダイNANDパッケージは,廃棄すべき不良パッケージ(例えば不良NANDダイのあるパッケージ)を突き止めるために検査されることがあるが,不良NANDパッケージ内の組み込みMMCコントローラも廃棄されてしまい,製造費用の増加につながるといったこと(同【0003】)を解決しようとする課題とするものである。
そして,本願発明1は,「複数のメモリ・パッケージの各々」を「基板と、複数のメモリ半導体ダイと、前記メモリ半導体ダイを少なくとも部分的に封止するパッケージ筐体とを含む」ものとし(相違点1の構成),「前記積み重ねられた複数のメモリ・パッケージのうちの互いに隣接するメモリ・パッケージ同士が接着剤によって結合されており、該接着剤は、各メモリ・パッケージを前記パッケージ基板に電気的に結合するためのワイヤボンドが前記隣接するメモリ・パッケージ同士の間の間隙を通過するように選択された厚さを有する」(相違点4の構成)ものとすることによって,例えば,組み立て前に個々の部品を検査することが可能なので,製品歩留まりを向上させることができ,各メモリ・パッケージが品質保証済み良品ダイ(KGD)を有していることを保証するために,メモリ・パッケージを個別に検査することができ,KGDを有するメモリ・パッケージを,パッケージへの組み立てのために選択することができる一方で,既知の不良ダイがあるメモリ・パッケージを,廃棄することができるといった格別な効果を奏するものである。(同【0020】)
一方引用発明は,コントローラと外部接続端子を結ぶ配線や,コントローラとメモリチップとを結ぶ配線の等長化や短縮化を図るとともに,製品の反りの抑制を図ることができる半導体装置を提供することを目的とするものであって,コントローラとメモリチップとをそれぞれ個別に検査できるような構成とすることは想定しておらず,したがって上記相違点1及び4に係る構成を採用することは,当業者といえども容易とはいえない。
そして,上記第4に示した引用例2?6にも,当該構成の開示も示唆もなく,当該構成は本願優先日前に周知な構成ともいえない。
したがって,上記その余の相違点について判断するまでもなく,本願発明1は,当業者であっても,引用発明及び引用例2?6に記載された技術的事項に基づいて容易に発明できたものとはいえない。

2 本願発明2?11について
本願発明2?11は,本願発明1を直接または間接的に引用するものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用例2?6に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3 本願発明12,17について
本願発明12及び17は,本願発明1と概ねカテゴリー表現のみ異なるものであって,本願発明1と同じ理由により,当業者であっても,引用発明及び引用例2?6に記載された技術的事項に基づいて容易に発明できたものとはいえない。

4 本願発明13?16,18?23について
本願発明13?16は,本願発明12を直接又は間接的に引用するものであり,本願発明18?23は,本願発明17を直接又は間接的に引用するものであるから,本願発明12及び17と同じ理由により,当業者であっても,引用発明及び引用例2?6に記載された技術的事項に基づいて容易に発明できたものとはいえない。


第6 当審拒絶理由の概要

<特許法29条2項について>
当審より,本願請求項1?23に係る発明は,上記第4に示した引用例1?5に記載された発明に基づいて当業者が容易になし得たものである旨の拒絶理由を通知したが,上記第3に示すとおり補正された。
そして,上記第5に示したとおり,本願請求項1?23に係る発明は,引用発明及び引用例2?5に記載された技術的事項に基づいて容易に発明できたものとはいえず,本拒絶理由は解消した。


第7 原査定についての判断

令和2年12月18日付けの補正により,補正後の請求項1?23は,上記第5に示した相違点1及び4に係る技術的事項を有するものとなった。当該事項は,原査定における引用文献1?5(上記第4における引用例2,5,6,3,4)には記載されておらず,本願優先日前における周知技術でもないので,本願発明1?23は,当業者であっても,原査定における引用文献1?5に基づいて容易に発明できたものではない。したがって,原査定を維持することはできない。


第8 むすび

以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2021-02-19 
出願番号 特願2017-526646(P2017-526646)
審決分類 P 1 8・ 121- WY (G11C)
最終処分 成立  
前審関与審査官 堀田 和義  
特許庁審判長 田中 秀人
特許庁審判官 須田 勝巳
山崎 慎一
発明の名称 メモリ・パッケージの下にコントローラを備えたメモリ・デバイス、ならびに関連するシステムおよび方法  
代理人 野村 泰久  
代理人 青木 宏義  
代理人 大菅 義之  
代理人 天田 昌行  

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