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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H03K
審判 査定不服 2項進歩性 取り消して特許、登録 H03K
管理番号 1371373
審判番号 不服2020-5222  
総通号数 256 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-04-30 
種別 拒絶査定不服の審決 
審判請求日 2020-04-17 
確定日 2021-03-09 
事件の表示 特願2017-198166「制御回路」拒絶査定不服審判事件〔平成30年 3月 8日出願公開、特開2018- 38051、請求項の数(2)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由
理 由
第1 手続の経緯
本願は、平成25年 4月29日に出願した特願2013-94854号(優先権主張 平成24年 5月 2日)の一部を平成29年10月12日に新たな特許出願としたものであって、その手続の経緯は以下のとおりである。

平成29年11月 1日 :上申書の提出
平成30年 6月27日付け:拒絶理由通知
平成30年 8月28日 :意見書、手続補正書の提出
平成30年11月14日付け:拒絶理由通知
平成31年 1月 8日 :意見書の提出
令和 元年 6月21日付け:拒絶理由通知(最後)
令和 元年 8月 8日 :意見書の提出
令和 2年 1月31日付け:拒絶査定(原査定)
令和 2年 4月17日 :拒絶査定不服審判の請求
令和 2年10月29日付け:拒絶理由通知(以下、「当審拒絶理由」という。)
令和 2年12月17日 :意見書、手続補正書の提出


第2 本願発明
本願請求項1-2に係る発明(以下、それぞれ「本願発明1」-「本願発明2」という。)は、令和 2年12月17日にされた手続補正で補正された特許請求の範囲の請求項1-2に記載された事項により特定される発明であり、以下のとおりの発明である。
「 【請求項1】
信号処理回路を有し、
前記信号処理回路は、Gmアンプと、ラッチ回路と、を有し、
前記ラッチ回路は、トランジスタと、ゲート入力端子と、位相補償保持回路と、を有し、
前記Gmアンプに、基準信号と、負荷からのフィードバック信号と、が入力され、
前記トランジスタのソースおよびドレインの一方に、前記Gmアンプの出力信号が入力され、
前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、
前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路と電気的に接続され、
前記トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に有し、
前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする信号が前記ゲート入力端子に入力され、前記信号処理回路の電源をオフとする機能を有する制御回路。
【請求項2】
信号処理回路と、パルス幅変調器と、を有し、
前記信号処理回路は、Gmアンプと、ラッチ回路と、を有し、
前記ラッチ回路は、トランジスタと、ゲート入力端子と、位相補償保持回路と、を有し、
前記パルス幅変調器は、コンパレーターと、三角波発生器と、を有し、
前記Gmアンプに、基準信号と、負荷からのフィードバック信号と、が入力され、
前記トランジスタのソースおよびドレインの一方に、前記Gmアンプの出力信号が入力され、
前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、
前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路および前記コンパレーターと電気的に接続され、
前記コンパレーターに、前記三角波発生器の信号が入力され、
前記トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に有し、
前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする信号が前記ゲート入力端子に入力され、前記信号処理回路の電源をオフとする機能を有する制御回路。」


第3 引用文献、引用発明等
1 引用文献1について
原査定の拒絶の理由に引用された、特開2012-19682号公報(以下、「引用文献1」という。)には、図面とともに次の事項が記載されている。(以下、下線は、強調のために当審にて付与した。)

(1)「【0004】
ところで、DCDCコンバータは、入力電圧の値に係わらず、一定の出力電圧を得ることができる定電圧回路であり、整流回路などと共に電源回路に用いられている。特に、スイッチング方式のDCDCコンバータを用いた電源回路は、スイッチング電源またはスイッチングレギュレータと呼ばれている。」

(2)「【0020】
(実施の形態1)
図1に、本発明の一態様に係るDCDCコンバータの構成を、図1(A)に一例として示す。
【0021】
図1(A)に示すDCDCコンバータ100は、入力端子INに与えられる電圧(入力電圧)を用いて、一定の電圧(出力電圧)を生成し、出力端子OUTから出力する電力変換回路101を有する。電力変換回路101は、スイッチング素子として機能するトランジスタ102と、定電圧生成部103とを有する。
【0022】
トランジスタ102は、オンのときに定電圧生成部103への入力電圧の供給を行い、オフのときにその供給を停止する。また、トランジスタ102がオフすると、定電圧生成部103にはグラウンドなどの固定電圧が与えられる。そのため、トランジスタ102のスイッチングに従って、入力電圧と固定電圧が交互に出現するパルス状の信号が、定電圧生成部103に供給される。
【0023】
定電圧生成部103は、コイル、容量素子、ダイオードのいずれか一つまたは複数を有している。定電圧生成部103は、パルス状の信号が供給されると、上記信号の電圧を平滑化或いは保持することで、一定の出力電圧を生成する。
【0024】
さらに、図1(A)に示すDCDCコンバータ100は、トランジスタ102のオンの時間とオフの時間の比を制御するための出力電圧制御回路104を有する。出力電圧制御回路104において、トランジスタ102のオンの時間とオフの時間の比を制御することで、定電圧生成部103に供給されるパルス状の信号において、パルスが出現する期間の割合、すなわちデューティ比を制御することができる。
【0025】
トランジスタ102のスイッチングは、ゲート電極とソース電極間の電圧Vgsにより、制御することができる。出力電圧制御回路104は、ゲート電圧Vgsの時間変化を制御することで、トランジスタ102のオンの時間とオフの時間の比を制御する。
【0026】
デューティ比が変化すると、出力電圧の値も変化する。具体的には、入力電圧を有するパルスの出現する期間の割合が大きいほど、出力電圧と固定電圧の差は大きくなる。逆に、入力電圧によるパルスの出現する期間の割合が小さいほど、出力電圧と固定電圧の差は小さくなる。
【0027】
なお、本発明の一態様において、トランジスタ102は、通常のゲート電極に加えて、閾値電圧を制御するためのバックゲート電極を備えることを特徴とする。具体的に、トランジスタ102は、活性層として機能する半導体膜と、ゲート電極と、半導体膜を間に挟んでゲート電極と重なる位置に存在するバックゲート電極とを有する。さらに、トランジスタ102は、ゲート電極と半導体膜の間に形成された絶縁膜と、バックゲート電極と半導体膜の間に形成された絶縁膜と、半導体膜に接するソース電極及びドレイン電極とを有する。
【0028】
そして、図1(A)に示すDCDCコンバータは、トランジスタ102のバックゲート電極に与える電位を制御するための、バックゲート制御回路105を備える。トランジスタ102の閾値電圧は、バックゲート電極とソース電極間のバックゲート電圧Vbgsを調整することで、制御することができる。そして、バックゲート制御回路105は、DCDCコンバータ100から出力される電力(出力電力)の大きさに従って、バックゲート電極に与える電位を制御することでバックゲート電圧Vbgsを調整し、トランジスタ102の閾値電圧を出力電力の大きさに合わせて制御する。
【0029】
具体的に、バックゲート制御回路105は、出力電力が大きい場合(所定の値を超えた場合)には、バックゲート電圧Vbgsを高くして、閾値電圧をマイナス方向にシフトさせることで、トランジスタ102のオン抵抗を小さくする。また、バックゲート制御回路105は、出力電力が小さい場合(所定の値をより小さい場合)には、バックゲート電圧Vbgsを低くして、閾値電圧をプラス方向にシフトさせることで、トランジスタ102のオフ電流を小さくする。
【0030】
上記構成により、DCDCコンバータ100の出力電力が小さい場合には、トランジスタ102のオン抵抗による電力損失よりも、トランジスタ102のオフ電流による電力損失を優先的に小さく抑えることで、電力変換効率の低減を防ぐことができる。また、DCDCコンバータ100の出力電力が大きい場合には、トランジスタ102のオフ電流による電力損失よりも、トランジスタ102のオン抵抗による電力損失を優先的に小さく抑えることで、電力変換効率の低減を防ぐことができる。
【0031】
なお、特に断りがない限り、本明細書でオフ電流とは、nチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも高い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以下であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。或いは、本明細書でオフ電流とは、pチャネル型トランジスタにおいては、ドレイン電極をソース電極とゲート電極よりも低い電位とした状態において、ソース電極の電位を基準としたときのゲート電極の電位が0以上であるときに、ソース電極とドレイン電極の間に流れる電流のことを意味する。
【0032】
また、本発明の一態様に係るDCDCコンバータ100は、トランジスタ102が有する半導体膜に、シリコン半導体よりもバンドギャップが広く、真性キャリア密度がシリコンよりも低いワイドギャップ半導体材料を用いることを特徴とする。ワイドギャップ半導体の一例として、炭化珪素(SiC)、窒化ガリウム(GaN)などの化合物半導体、酸化亜鉛(ZnO)などの金属酸化物でなる酸化物半導体などを適用することができる。ただし、炭化シリコンや窒化ガリウムなどの化合物半導体は単結晶であることが必須で、単結晶材料を得るためには、酸化物半導体のプロセス温度よりも著しく高い温度による結晶成長であるとか、特殊な基板上のエピタキシャル成長が必要であるとか、作製条件が厳しく、いずれも入手が容易なシリコンウェハや低い耐熱温度のガラス基板上への成膜は難しい。しかし、酸化物半導体は、スパッタリング法や湿式法(印刷法など)により作製可能であり、量産性に優れるといった利点がある。また、酸化物半導体は室温でも成膜が可能なため、ガラス基板上への成膜、或いは半導体素子を用いた集積回路上への成膜が可能であり、基板の大型化にも対応が可能である。よって、上述したワイドギャップ半導体の中でも、特に酸化物半導体は量産性が高いというメリットを有する。また、トランジスタの性能(例えば電界効果移動度)を向上させるために結晶性の酸化物半導体を得ようとする場合でも、200℃から800℃の熱処理によって結晶性の酸化物半導体を得ることができる。
【0033】
以下の説明では、バンドギャップが大きい半導体として、上記のような利点を有する酸化物半導体を用いる場合を例に挙げている。」

(3)「【0087】
(実施の形態3)
本実施の形態では、パルス幅制御を用いる場合の、出力電圧制御回路の構成の一例について説明する。
【0088】
図9に、出力電圧制御回路の構成の一例を模式的に示す。図9に示す出力電圧制御回路104は、抵抗200、抵抗201、誤差増幅器202、位相補償回路203、コンパレータ204、三角波発振器205、バッファ206を有している。
【0089】
抵抗200と抵抗201は直列に接続されており、抵抗200の一方の端子に、DCDCコンバータの出力端子OUT1からの出力電圧が与えられている。また、抵抗201の一方の端子には、グラウンドなどの固定電圧が与えられている。そして、抵抗200の他方の端子と、抵抗201の他方の端子とが接続されているノードが、誤差増幅器202の反転入力端子(-)に接続されている。よって、出力端子OUT1から与えられる出力電圧は、抵抗200と抵抗201によって抵抗分割され、誤差増幅器202の反転入力端子(-)に与えられる。
【0090】
誤差増幅器202の非反転入力端子(+)には基準電圧Vref1が与えられている。誤差増幅器202では、反転入力端子(-)に与えられた電圧と、基準電圧Vref1とを比較し、その誤差を増幅して誤差増幅器202の出力端子から出力する。
【0091】
誤差増幅器202から出力された電圧は、位相補償回路203に与えられる。位相補償回路203では、誤差増幅器202から出力された電圧の位相を制御する。位相補償回路203による電圧の位相の制御により、誤差増幅器202またはコンパレータ204などのアンプの出力電圧が発振するのを防ぎ、DCDCコンバータの動作を安定化させることができる。
【0092】
位相補償回路203から出力された電圧は、コンパレータ204の非反転入力端子(+)に与えられる。また、コンパレータ204の反転入力端子(-)には、三角波発振器205から出力される、三角波、或いはノコギリ波の信号が与えられる。そして、コンパレータ204では、周期が一定であり、なおかつパルス幅が非反転入力端子(+)に与えられる電圧の大きさに従って変化する、矩形波の信号を生成する。コンパレータ204から出力された矩形波の信号は、バッファ206を介して出力電圧制御回路104から出力され、トランジスタ102のゲート電極に入力される。
【0093】
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。」


(4)「【図1】



(5)「【図9】



したがって、上記引用文献1には次の発明(以下、「引用発明」という。)が記載されていると認められる。
「電源回路に用いられるDCDCコンバータ100の出力電圧の値を変化する出力電圧制御回路104であって、
抵抗200、抵抗201、誤差増幅器202、位相補償回路203、コンパレータ204、三角波発振器205、バッファ206を有し、
DCDCコンバータの出力端子OUT1から与えられる出力電圧は、抵抗200と抵抗201によって抵抗分割されて、誤差増幅器202の反転入力端子(-)に与えられ、誤差増幅器202の非反転入力端子(+)には基準電圧Vref1が与えられ、誤差増幅器202は、反転入力端子(-)に与えられた電圧と、基準電圧Vref1とを比較し、その誤差を増幅して誤差増幅器202の出力端子から出力し、
誤差増幅器202から出力された電圧は、位相補償回路203に与えられ、
位相補償回路203から出力された電圧は、コンパレータ204の非反転入力端子(+)に与えられ、コンパレータ204の反転入力端子(-)には、三角波発振器205から出力される、三角波、或いはノコギリ波の信号が与えられ、コンパレータ204では、周期が一定であり、なおかつパルス幅が非反転入力端子(+)に与えられる電圧の大きさに従って変化する、矩形波の信号を生成する、
出力電圧制御回路104。」


2 引用文献2について
また、原査定の拒絶の理由に引用された、特開2012-10574号公報(以下、「引用文献2」という。)には、図面とともに次の事項が記載されている。
(1)「【0026】
(実施の形態1)
<<電源装置[1]の全体回路構成>>
図1は、本発明の実施の形態1による電源装置において、その回路構成の一例を示す概略図である。図1に示す電源装置は、整流回路DB1と、力率改善(PFC)回路(半導体装置)PIC1と、トランジスタ(スイッチ素子)Q1と、抵抗Rac1,Rac2,Rcsと、インダクタL1と、ダイオードD1と、出力容量Coutと、電源生成回路VCCGENを備えている。Coutは、正極出力ノードVout(+)と負極出力ノードVout(-)の間に接続され、このVout(+)とVout(-)の間に得られる出力電圧Voutを負荷回路LODの電源電圧として供給する。ここでは、LODの一例として、複数の発光ダイオードLED[1]?LED[n]が示され、LED[1]?LED[n]のそれぞれは、Vout(+)側をアノード、Vout(-)側とカソードとして順に直列接続されている。
【0027】
DB1は、例えば4個のダイオードDa1,Da2,Db1,Db2によって商用電源(AC)(交流電圧Vac、交流電流Iac)を全波整流し、正極出力ノードVout(+)を基準として整流出力ノードNdb1に入力電圧Vinならびに入力電流Iinを出力する。Rac1,Rac2は、Ndb1と接地電源電圧GND1の間に直列接続され、その共通接続ノードからVinを抵抗分圧した値となる入力電圧検出信号Vin’を出力する。トランジスタ(ここではnチャネル型のパワーMOSトランジスタ)Q1は、ドレインがNdb1に、ソースがノードNswに接続され、ゲートがPFC回路PIC1からのデューティ制御信号PWMによって駆動される。Rcsは、NswとGND1の間に接続され、インダクタL1は、GND1とVout(+)の間に接続される。ダイオードD1は、アノードがVout(-)に、カソードがNswに接続される。
【0028】
PFC回路(半導体装置)PIC1は、接地電源電圧GND1と電源電圧VCCによって動作し、入力電圧検出信号Vin’と、RcsによりノードNswで得られる検出電圧Vcsとを受けて、デューティ制御信号PWMを出力する。VCCは、ここでは、電源生成回路VCCGENによって生成される。VCCGENは、電源投入時には整流出力ノードNdb1の電力をダイオードDvcc1および抵抗Rvcc1を介して容量Cvccに蓄えることでVCCを生成する。一方、電源安定時には正極出力ノードVout(+)の電力をダイオードDvcc2および抵抗Rvcc2を介してCvccに蓄えることでVCCを生成する。
【0029】
PIC1は、掛算回路MULと、2乗回路SQと、コンパレータ回路CMPp,CMPzと、セットリセットラッチ回路SRLTと、ドライバ回路DRVと、バッファ回路BFと、スイッチ回路SW1と、ロウパスフィルタ回路LPFと、エラーアンプ回路EAを備えている。セットリセットラッチ回路SRLTは、コンパレータ回路CMPpからリセット信号RTが出力された際にドライバ回路DRVを介してデューティ制御信号PWMを‘L’レベル(オフレベル)に駆動し、コンパレータ回路CMPzからセット信号STが出力された際にDRVを介してPWMを‘H’レベル(オンレベル)に駆動する。CMPzは、スイッチノードNswでの検出電圧Vcsが所定の比較電圧Vr1よりも低くなった際にSTを出力する。
【0030】
バッファ回路BFは、Vcsをゲイン1でバッファリングし、それをSW1を介してロウパスフィルタ回路LPFに出力する。SW1は、SRLTがPWMを‘L’レベル(オフレベル)に駆動している期間でオンとなる。エラーアンプ回路EAは、LPFの出力電圧と所定の比較電圧Vr2との差分を増幅する。掛算回路MULは、EAの出力電圧と入力電圧検出信号Vin’を掛け算し、その結果となる出力信号Vmを生成する。2乗回路SQは、Vmを2乗し、その結果となる出力信号Vsを生成する。CMPpは、VcsがVsを越えた際にリセット信号RTを出力する。
【0031】
この図1の電源装置は、主に2つの特徴を備えている。第1の特徴は、整流回路DB1の高電位出力ノード(Ndb1)側にトランジスタQ1を設け、DB1の低電位出力ノード(Vout(+))側にインダクタL1を設け、Q1とL1の間のノードとVout(+)の間に出力容量Coutを設けたハイサイド型の反転コンバータの電源トポロジーを用いてPFC回路PIC1による制御を行う点にある。この際に、特に、Q1とL1の間に抵抗Rcsを設け、このRcsの一端をPIC1の接地電源電圧GND1に接続した点や、ノード(Ndb1)とGND1の間を抵抗分圧することで入力電圧検出信号Vin’を得る点が特徴的となっている。第2の特徴は、掛算回路MULの後段に2乗回路SQを備え、このSQの出力信号Vsによってデューティ制御信号PWMのオンレベル期間を定める点にある。これらの特徴の詳細については、以降にて適宜説明を行う。」

(2)「【図1】



したがって、上記引用文献2には、「 電源装置が備えるトランジスタQ1を駆動するデューティ制御信号PWMを出力するPFC回路PIC1が、掛算回路MULと、2乗回路SQと、コンパレータ回路CMPp,CMPzと、セットリセットラッチ回路SRLTと、ドライバ回路DRVと、バッファ回路BFと、スイッチ回路SW1と、ロウパスフィルタ回路LPFと、エラーアンプ回路EAを備え、
バッファ回路BFは、Vcsをゲイン1でバッファリングし、それをSW1を介してロウパスフィルタ回路LPFに出力し、SW1は、SRLTがPWMを‘L’レベル(オフレベル)に駆動している期間でオンとなるものであり、エラーアンプ回路EAは、LPFの出力電圧と所定の比較電圧Vr2との差分を増幅する」という、技術的事項が記載されている。


3 引用文献3について
また、原査定の拒絶の理由に引用された、特開2009-225649号公報(以下、「引用文献3」という。)には、図面とともに次の事項が記載されている。
(1)「【0003】
図7はこの種のスイッチング電源装置の例であり、例えば、特許文献1の図4に記載されているスイッチング電源装置と同等のものである。
【0004】
電源装置1は入力電源2から異なる直流出力を生成して負荷3に供給するもので、いわゆる絶縁型DC-DCコンバータと呼ばれる電源装置である。
【0005】
入力電源2のプラス側端子は、トランス121の1次巻線Np1の一端と接続され、1次巻線Np1の他端はMOSFET110のドレインと接続され、MOSFET110のソースは入力電源のマイナス側端子と接続される。また、トランス121の2次巻線Nsはその両端を2次側主回路122の入力と接続され、2次側主回路122の出力は負荷3および誤差増幅器123に接続される。
【0006】
誤差増幅器123は内部に予め設定された設定電圧を生成する回路を備えており、2次側主回路122の出力電圧(以下、単に出力電圧という)と設定電圧との誤差を増幅し、フィードバック信号として出力する。
【0007】
電源装置1では信号伝達器としてフォトカプラ108を用いており、誤差増幅器123で出力されたフィードバック信号はフォトカプラ108で絶縁され、フィードバック信号Vfbとしてパルス幅制御回路(PWM制御回路)102に伝達される。
【0008】
また、PWM制御回路102は内部にソフトスタート制御回路112を備えており、PWM制御回路102に動作電源が供給されるとソフトスタート制御が行なわれる。
【0009】
また、PWM制御回路102はフィードバック信号Vfbをもとに、MOSFET110を駆動するゲートパルス幅を決定し、ゲートパルス信号を駆動回路101に送る。駆動回路101はPWM制御回路102から送られるゲートパルス信号を受け、MOSFET110のゲートにゲートパルスを供給し、MOSFET110を駆動する。
【0010】
また、電源装置1は第1の比較回路105と、第1の基準電圧値(以下、バーストしきい値ともいう)Vth1を出力する第1の基準電圧源106を備えており、第1の比較回路105はフィードバック信号Vfbとバーストしきい値Vth1とを比較し、比較結果をPWM制御回路102と第1の電源回路103に伝達する。フィードバック信号Vfbがバーストしきい値Vth1を下回ると、PWM制御回路102から駆動回路101へゲートパルス信号を送る、スイッチング動作を停止し、第1の電源回路103はPWM制御回路102への動作電源供給を停止する。」

(2)「【0029】
図1にこの発明の実施形態を表わすスイッチング電源装置の構成例を示す。なお、図7と同じ構成要素には同一の符号を付し、その説明を省略する。
【0030】
図1の電源装置は図7の電源装置に対し、第2の電源回路109と、第2の比較器104と、第2の基準電圧源107とを付加し、第1の比較器105から第1の電源回路103へ比較結果を伝達する経路を削除する代わりに、第2の比較器104から第1の電源回路103へ比較結果を伝達する経路を付加し、第2の電源回路109からフォトカプラ108に電流を供給するようにした点で相違する。
【0031】
また、PWM制御回路102内部でのソフトスタート制御回路112の動作電源は整流回路111から供給する構成とし、これによってPWM制御回路102がオフ状態になっても、ソフトスタート制御回路112には動作電源が供給されるため、PWM制御回路102の再起動時に初期化する必要は無くなり、PWM制御回路102の再起動後はソフトスタート制御は防止され、入力電源2の投入時にのみソフトスタート制御が行なわれる。
【0032】
第1の比較器105は、第1の基準電圧源106から出力されるバーストしきい値Vth1とフィードバック信号Vfbとを比較し、その比較結果をPWM制御回路102に送る。PWM制御回路102は、フィードバック信号Vfbがバーストしきい値Vth1を下回わると、スイッチング動作を停止する。
【0033】
第2の比較器104は、第2の基準電圧源107から出力される第2の基準電圧値(以下、電源遮断しきい値ともいう)Vth2とフィードバック信号Vfbとを比較し、比較結果を第1の電源回路103に送る。第1の電源回路103は、フィードバック信号Vfbが電源遮断しきい値Vth2を下回わると、PWM制御回路102への動作電源供給を停止し、PWM制御回路102はオフ状態となる。」

(3)「【図1】



(4)「【図7】



したがって、引用文献3には、「DC-DCコンバータにおいて、2次側主回路の出力電圧と設定電圧との誤差を増幅したフィードバック信号がしきい値を下回わると、PWM制御回路への動作電源供給を停止する」という、技術的事項が記載されている。


4 引用文献4について
また、原査定の拒絶の理由に引用された、特開2006-280138号公報(以下、「引用文献4」という。)には、図面とともに次の事項が記載されている。
(1)「【0002】
スイッチング素子のオン・オフにより直流電源からの直流電圧を断続して高周波電力に変換し、トランスから整流平滑回路を介して負荷に安定化された直流電力を供給するDC-DCコンバータは、公知である。例えば、図7に示す従来のDC-DCコンバータは、直流電源(1)に対して直列に接続されたトランス(2)の1次巻線(2a)及びスイッチング素子としてのNチャネル型のMOSFET(3)と、トランス(2)の2次巻線(2b)に接続された主整流ダイオード(29)及び主平滑コンデンサ(30)から成る主整流平滑回路(14)と、トランス(2)の1次巻線(2a)及び2次巻線(2b)と電磁的に結合する補助巻線(2c)と、補助巻線(2c)に接続された補助整流ダイオード(31)及び補助平滑コンデンサ(32)から成る補助整流平滑回路(20)と、主整流平滑回路(14)から出力される直流出力電圧V_(O1)を検出する出力電圧検出回路(5)と、トランス(2)の1次側の閉回路に流れるMOSFET(3)のスイッチング電流I_(D)をそれに対応する電圧V_(R1)として検出する電流検出用抵抗(28)と、出力電圧検出回路(5)からフォトカプラ(34)を介して入力される検出信号及び電流検出用抵抗(28)の検出電圧V_(R1)に基づいてMOSFET(3)をオン・オフ制御する駆動信号V_(G)を発生する制御回路(6)とを備える。
【0003】
トランス(2)の1次巻線(2a)と2次巻線(2b)及び補助巻線(2c)とは互いに逆極性で結合される。出力電圧検出回路(5)は、出力電圧V_(O1)のレベルを検出し、出力電圧と所定の基準電圧との誤差電圧により発光ダイオード(34a)を発光させる。例えば、図7に示す出力電圧検出回路(5)は、主平滑コンデンサ(30)の両端に直列に接続された抵抗(33)、抵抗(35)、電圧検出用NPNトランジスタ(36)及びツェナダイオード(37)を有し、フォトカプラ(34)を構成する発光ダイオード(34a)が抵抗(33)に並列に接続される。また、抵抗(38)及び抵抗(39)は、主平滑コンデンサ(30)の両端に直列に接続され、抵抗(38)と抵抗(39)との接続点に電圧検出用NPNトランジスタ(36)のベース端子が接続される。直流出力端子間の直流出力電圧V_(O1)が、ツェナダイオード(37)の降伏電圧及び抵抗(38,39)により設定される電圧を超えると、発光ダイオード(34a)、電圧検出用NPNトランジスタ(36)及びツェナダイオード(37)に電流が流れ、発光ダイオード(34a)から光出力が発生する。
【0004】
図7に示すDC-DCコンバータでは、MOSFET(3)のオン・オフにより、トランス(2)の2次巻線(2b)及び主整流平滑回路(14)を介して直流出力端子から出力される直流出力電圧V_(O1)が負荷(4)に供給されると共に、トランス(2)の補助巻線(2c)を介して補助整流平滑回路(20)から出力される直流駆動電圧V_(O2)が制御回路(6)に印加される。起動時に直流電源(1)から起動抵抗(40)を介して補助平滑コンデンサ(32)が充電され、その充電電圧が動作電圧に達すると、制御回路(6)が動作を開始し、それ以降は補助整流平滑回路(20)から出力される直流駆動電圧V_(O2)により駆動される。制御回路(6)は、一定周波数のパルス信号V_(OSC)を発生する発振器(10)と、発振器(10)のパルス信号V_(OSC)に同期してMOSFET(3)の制御端子にオン・オフ信号を出力する信号出力回路(11)と、出力電圧検出回路(5)の検出信号レベルに応じて信号出力回路(11)に制御信号V_(C1)を出力し、軽負荷時にMOSFET(3)を間欠動作状態に切り換える間欠動作制御回路(12)とを備える。
【0005】
信号出力回路(11)は、MOSFET(3)のゲート端子に駆動信号V_(G)を出力するゲート回路としてのANDゲート(22)と、発振器(10)のパルス信号V_(OSC)がセット端子(S)に入力されたときセットされて、出力端子(Q)から出力信号V_(Q)をANDゲート(22)の入力端子に出力するRSフリップフロップ(21)と、基準電圧V_(ES1)を発生する基準電源(25)と、非反転入力端子(+)に入力される電流検出用抵抗(28)の検出電圧V_(R1)と比較電圧用抵抗(26)及びフォトカプラ(34)の受光トランジスタ(34b)の分圧点に発生して反転入力端子(-)に入力される比較電圧V_(FB)とを比較する第1の比較回路としての第1のコンパレータ(23)とを備える。第1のコンパレータ(23)からのリセット信号がリセット端子(R)に入力されたとき、RSフリップフロップ(21)は、リセットされる。
【0006】
間欠動作制御回路(12)は、基準電圧V_(ES2)/V_(ES3)を発生する基準電源(27)と、比較電圧用抵抗(26)及びフォトカプラ(34)の受光トランジスタ(34b)の分圧点に発生して非反転入力端子(+)に入力される比較電圧V_(FB)と基準電源(27)から反転入力端子(-)に入力される基準電圧V_(ES2)/V_(ES3)とを比較する第2の比較回路としての第2のコンパレータ(24)とを備える。比較電圧V_(FB)は、直流出力電圧V_(O1)の上昇に応じて下降し、電流検出用抵抗(28)は、MOSFET(3)のスイッチング電流I_(D)に対応する電圧V_(R1)を検出する。第1のコンパレータ(23)は、比較電圧V_(FB)が検出電圧V_(R1)より低いときに、制御信号を発生してANDゲート(22)の駆動信号V_(G)を停止し、MOSFET(3)のオン期間を決定する。第2のコンパレータ(24)は、比較電圧V_(FB)が基準電圧V_(ES2)/V_(ES3)より低いときに、制御信号V_(C1)を信号出力回路(11)のANDゲート(22)に出力し、ANDゲート(22)の駆動信号V_(G)を停止して、MOSFET(3)にスイッチング動作を停止するオフ期間を形成することにより、MOSFET(3)を間欠動作状態に切り換える。
【0007】
図8、図9及び図10は、図7のDC-DCコンバータの各部の電圧波形を表す波形図であり、各図において、(A)は、MOSFET(3)のドレイン-ソース間の電圧V_(DS)、(B)は、発振器(10)から出力される一定周波数のパルス信号の電圧V_(OSC)、(C)は、RSフリップフロップ(21)の出力端子(Q)からの出力電圧V_(Q)、(D)は、ANDゲート(22)から出力される駆動信号の電圧V_(G)、(E)は、比較電圧V_(FB)及び電流検出用抵抗(28)の検出電圧V_(R1)、(F)は、制御回路(6)に供給される駆動用電力の電圧V_(CC)を示す。図8は、非軽負荷時の波形を示し、図9は、軽負荷時にMOSFET(3)が間欠動作する寸前の波形を示し、図10は、軽負荷時にMOSFET(3)が間欠動作状態にあるときの波形図である。また、波形図(E)の破線は、基準電圧V_(ES2)とV_(ES3)の電圧レベルを示す。
【0008】
図7に示すDC-DCコンバータを動作する際に、図示しないスイッチをオンして電源を投入すると、直流電源(1)からの直流電圧Eが起動抵抗(40)を介して補助整流平滑回路(20)の補助平滑コンデンサ(32)に印加され、補助平滑コンデンサ(32)が充電される。補助平滑コンデンサ(32)の電圧V_(O2)が制御回路(6)の動作電圧に達すると、制御回路(6)を構成する各回路(10,11,12)に駆動電圧V_(CC)が供給され、制御回路(6)が動作を開始する。このため、発振器(10)からRSフリップフロップ(21)のセット端子(S)に付与される所定周波数の高い電圧レベルの出力信号(パルス信号)V_(OSC)により、RSフリップフロップ(21)がセットされ、RSフリップフロップ(21)の出力端子(Q)からANDゲート(22)の一方の入力端子に高い電圧レベルの出力信号V_(Q)が付与される。このとき、第1のコンパレータ(23)の非反転入力端子(+)に入力される電流検出用抵抗(28)の検出電圧V_(R1)は、反転入力端子(-)に入力される比較電圧V_(FB)より低い電圧レベルであるため、第1のコンパレータ(23)からRSフリップフロップ(21)のリセット端子(R)に低い電圧レベルの出力信号が付与される。これに対し、第2のコンパレータ(24)の非反転入力端子(+)に入力される比較電圧V_(FB)は、反転入力端子(-)に入力される基準電圧V_(ES2)/V_(ES3)より高い電圧レベルであるため、第2のコンパレータ(24)からANDゲート(22)の他方の入力端子に高い電圧レベルの制御信号V_(C1)が出力され、MOSFET(3)のゲート端子に高い電圧レベルの駆動信号V_(G)が付与されて、MOSFET(3)がオンに切り換えられる。

(2)「【0011】
更に負荷が軽くなり、無負荷を含む軽負荷状態のとき、直流出力電圧V_(O1)が上昇し、比較電圧V_(FB)が下がって基準電圧V_(ES2)以下になると、第2のコンパレータ(24)は、低い電圧レベルの制御信号V_(C1)を出力して、ANDゲート(22)は、駆動信号V_(G)の出力を阻止する。同時に、第2のコンパレータ(24)の低い電圧レベルの制御信号V_(C1)は、基準電圧V_(ES2)をこれより高い基準電圧V_(ES3)に切り換える。MOSFET(3)のスイッチング動作は、停止するため、出力電圧は、徐々に低下する。その結果、比較電圧V_(FB)は、徐々に高くなる。やがて比較電圧V_(FB)が基準電圧V_(ES3)以上になると、第2のコンパレータ(24)は、高い電圧レベルの制御信号V_(C1)を出力して、ANDゲート(22)は、駆動信号V_(G)を出力し、MOSFET(3)のゲート端子に付与する。同時に、第2のコンパレータ(24)の高い電圧レベルの制御信号V_(C1)は、基準電圧V_(ES3)をこれより低い基準電圧V_(ES2)に切り換える。MOSFET(3)がスイッチングを再び開始することにより、直流出力電圧V_(O1)が上昇する。以上のように、無負荷を含む軽負荷時は、図10に示すように、スイッチング動作を停止する期間を有する間欠動作状態にMOSFET(3)を切り換えることができる。
【0012】
例えば、図11に示すように、間欠動作制御回路(12)は、第2のコンパレータ(24)の反転入力端子(-)とグランドとの間に接続された抵抗(41)及び基準電圧V_(ES)を発生する基準電源(27)の直列回路と、抵抗(41)及び基準電源(27)の直列回路に並列に接続された抵抗(42)及び間欠動作用NPNトランジスタ(43)の直列回路とを備える。間欠動作用NPNトランジスタ(43)のベース端子は、抵抗(44)を介して第2のコンパレータ(24)の出力端子に接続される。非軽負荷状態から軽負荷状態に移行したとき、間欠動作用NPNトランジスタ(43)は、第2のコンパレータ(24)から出力される高い電圧レベルの制御信号V_(C1)によりオン状態にあり、抵抗(41)及び抵抗(42)により基準電圧V_(ES)を分圧した第1の基準電圧V_(ES2)が第2のコンパレータ(24)の反転入力端子(-)に印加される。第2のコンパレータ(24)は、比較電圧V_(FB)と第1の基準電圧V_(ES2)とを比較し、比較電圧V_(FB)が第1の基準電圧V_(ES2)より低いため、低い電圧レベルの制御信号V_(C1)を信号出力回路(11)のANDゲート(22)に出力して、MOSFET(3)を間欠動作状態に切り換える。
【0013】
MOSFET(3)が間欠動作状態に切り換えられると、出力電圧V_(O1)が直ちに低下して出力電圧検出回路(5)の検出信号レベルが下降するため、比較電圧V_(FB)が上昇する。よって、再び第2のコンパレータ(24)が高い電圧レベルの制御信号V_(C1)を出力してMOSFET(3)をオンし、MOSFET(3)の間欠動作状態を十分に維持することができない。しかしながら、図11に示す間欠動作制御回路(12)では、間欠動作用NPNトランジスタ(43)は、第2のコンパレータ(24)から出力される低い電圧レベルの制御信号V_(C1)によりオフされ、第2のコンパレータ(24)の反転入力端子(-)に第1の基準電圧V_(ES2)よりも高い第2の基準電圧V_(ES3)が印加されるため、比較電圧V_(FB)が第2の基準電圧V_(ES3)より低い状態が維持される。よって、第2のコンパレータ(24)は、低い電圧レベルの制御信号V_(C1)を信号出力回路(11)のANDゲート(22)に出力し続け、MOSFET(3)の間欠動作状態を維持する。即ち、MOSFET(3)が間欠動作状態に切り換えられた直後に比較電圧V_(FB)が上昇するが、第2のコンパレータ(24)は、軽負荷時に基準電圧V_(ES2)/V_(ES3)を第1の基準電圧V_(ES2)から第1の基準電圧V_(ES2)より電圧レベルの高い第2の基準電圧V_(ES3)に切り換えて、上昇する比較電圧V_(FB)が基準電圧V_(ES3)より低い期間を延長することができる。第2のコンパレータ(24)は、第1の基準電圧V_(ES2)及び第2の基準電圧V_(ES3)によるヒステリシス特性を有するため、間欠動作の休止期間を長くして、軽負荷時のMOSFET(3)のスイッチングロスを低減することができる。

(3)「【0019】
以下、本発明によるDC-DCコンバータの実施の形態を図1?図6について説明する。これらの図面では図7及び図10に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【0020】
図1に示す本実施の形態のDC-DCコンバータは、間欠動作制御回路(12)の制御信号V_(C1)に応答して、発振器(10)への駆動用電力V_(CC)の供給を停止する電力制御回路(16)を有する点で、図7に示す従来のDC-DCコンバータと異なる。詳細には、電力制御回路(16)は、間欠動作制御回路(12)の第2のコンパレータ(24)から信号出力回路(11)のANDゲート(22)に出力される低い電圧レベルの制御信号V_(C1)を受信したとき、発振器(10)への駆動用電力V_(CC)の供給を停止する。その他の構成は、図7に示す従来のDC-DCコンバータと同様である。
【実施例1】
【0021】
実施例1の電力制御回路(16)は、図2に示すように、発振器(10)と駆動用電力V_(CC)を供給する駆動用電力源(13)との間にスイッチ素子としてのPチャネル型MOSFET(17)を有し、間欠動作制御回路(12)の第2のコンパレータ(24)から信号出力回路(11)のANDゲート(22)に出力される低い電圧レベルの制御信号V_(C1)を受信したとき、Pチャネル型MOSFET(17)をオフに切り換える。電力制御回路(16)は、駆動用電力源(13)とPチャネル型MOSFET(17)との接続点とグランドとの間に接続された抵抗(45)、抵抗(46)及びNチャネル型MOSFET(47)の直列回路を備え、Pチャネル型MOSFET(17)のゲート端子が抵抗(45)と抵抗(46)との接続点に接続され、Nチャネル型MOSFET(47)のゲート端子が抵抗(48)を介して第2のコンパレータ(24)の出力端子に接続される。
【0022】
図3は、軽負荷時にMOSFET(3)が間欠動作状態に切り換えられたときの本実施例の波形図である。第2のコンパレータ(24)がANDゲート(22)に高い電圧レベルの制御信号V_(C1)を出力して、MOSFET(3)をオンしたとき、Nチャネル型MOSFET(47)のゲート端子には、高い電圧レベルの出力信号が付与される。Nチャネル型MOSFET(47)がオンし、Pチャネル型MOSFET(17)のゲート端子には、抵抗(45)及び抵抗(46)により分圧された閾値電圧より低い電圧が駆動用電力源(13)から印加される。よって、Pチャネル型MOSFET(17)がオンし、駆動用電力V_(CC)が駆動用電力源(13)から発振器(10)へ供給される。これに対し、第2のコンパレータ(24)がANDゲート(22)に低い電圧レベルの制御信号V_(C1)を出力して、MOSFET(3)をオフしたとき、Nチャネル型MOSFET(47)のゲート端子には、低い電圧レベルの出力信号が付与される。Nチャネル型MOSFET(47)がオフし、Pチャネル型MOSFET(17)のゲート端子には、閾値電圧より高い電圧が駆動用電力源(13)から印加される。よって、Pチャネル型MOSFET(17)がオフし、駆動用電力源(13)から供給される駆動用電力V_(CC)が発振器(10)に供給されずに遮断される。図3の(B)及び(F)に示すように、MOSFET(3)がオフしてスイッチング動作を停止したときに、発振器(10)がMOSFET(3)のオフ動作に同期してパルス信号V_(OSC)の出力を停止し、制御回路(6)に供給される駆動用電力V_(CC)が低下することが分かる。」

(4)「【図1】



(5)「【図7】



したがって、上記引用文献4には、「DC-DCコンバータにおいて、出力電圧のレベルに基づいて発生する比較電圧と基準電圧とを比較して、比較電圧が基準電圧より低いときに、制御回路の発振器への駆動用電力の供給を停止する」という、技術的事項が記載されている。


第4 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比する。
引用発明の「誤差増幅器202」と、本願発明1の「Gmアンプ」とは、いずれも「増幅器」である点で共通する。
引用発明の「出力電圧制御回路104」は、本願発明1の「制御回路」に含まれる。
引用発明の誤差増幅器の「反転入力端子(1)に与えられた電圧」は、「DCDCコンバータの出力端子OUT1から与えられる出力電圧」を「抵抗200と抵抗201によって抵抗分割」した電圧であるから、本願発明1の「負荷からのフィードバック信号」に相当する。
引用発明の「基準電圧Vref1」は、本願発明1の「基準信号」に相当する。
引用発明の「誤差増幅器202」、「位相補償回路203」からなる回路を、「信号処理回路」と称することは任意である。

したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。
(一致点)
「 信号処理回路を有し、
前記信号処理回路は、増幅器、を有し、
前記増幅器に、基準信号と、負荷からのフィードバック信号と、が入力される
制御回路。」

(相違点1)一致点である「増幅器」について、本願発明1は、「Gmアンプ」であるのに対して、引用発明は、「誤差増幅器」である点。

(相違点2)本願発明1は、信号処理回路は、「ラッチ回路」を有し、ラッチ回路は、「トランジスタと、ゲート入力端子と、位相補償保持回路と、を有」するものであり、「前記トランジスタのソースおよびドレインの一方に、前記Gmアンプの出力信号が入力され、 前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、 前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路と電気的に接続され、 前記トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に有」するのに対して、引用発明では、当該構成を有しない点。

(相違点3)本願発明1は、「 前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする信号が前記ゲート入力端子に入力され、前記信号処理回路の電源をオフとする機能を有する」のに対して、引用発明は、当該構成を有しない点。

(2)相違点についての判断
事案に鑑み、先に相違点2及び3を併せて検討する。
本願発明1の「トランジスタと、ゲート入力端子と、位相補償保持回路と、を有」する「ラッチ回路」は、「前記トランジスタのソースおよびドレインの一方に、前記Gmアンプの出力信号が入力され、 前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、 前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路と電気的に接続され」るものであり、「前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする」ことにより、Gmアンプの出力信号を位相補償保持回路が保持するものであり、当該構成は、引用文献2-4には、記載されていない。
そして、当該構成により、「制御回路300全体を定常状態にして安定した出力信号を出力することができ」るとともに、「制御回路300全体の消費電力を低減することができる」という効果を奏するものである。

したがって、上記相違点1について判断するまでもなく、本願発明1は、当業者であっても引用発明、引用文献2-4に記載された技術的事項に基いて容易に発明できたものであるとはいえない。

2.本願発明2について
(1)対比
本願発明2と引用発明とを対比する。
引用発明の「誤差増幅器202」と、本願発明2の「Gmアンプ」とは、いずれも「増幅器」である点で共通する。
引用発明の「コンパレータ」及び「三角波発振回路」は、それぞれ本願発明2の「コンパレーター」及び「三角波発生器」に相当し、コンパレータ204では、周期が一定であり、なおかつパルス幅が非反転入力端子(+)に与えられる電圧の大きさに従って変化する、矩形波の信号を生成するから、これらを併せて「パルス幅変調器」と称することは任意である。
引用発明の「出力電圧制御回路104」は、本願発明2の「制御回路」に含まれる。
引用発明の誤差増幅器の「反転入力端子(1)に与えられた電圧」は、「DCDCコンバータの出力端子OUT1から与えられる出力電圧」を「抵抗200と抵抗201によって抵抗分割」した電圧であるから、本願発明2の「負荷からのフィードバック信号」に相当する。
引用発明の「基準電圧Vref1」は、本願発明2の「基準信号」に相当する。
引用発明の「誤差増幅器202」、「位相補償回路203」からなる回路を、「信号処理回路」と称することは任意である。

したがって、本願発明2と引用発明との間には、次の一致点、相違点があるといえる。
(一致点)
「 信号処理回路と、パルス幅変調器と、を有し、
前記信号処理回路は、増幅器、を有し、
前記パルス幅変調器は、コンパレーターと、三角波発生器と、を有し、
前記増幅器に、基準信号と、負荷からのフィードバック信号と、が入力され、
前記コンパレーターに、前記三角波発生器の信号が入力される
制御回路。」

(相違点1)一致点である「増幅器」について、本願発明2は、「Gmアンプ」であるのに対して、引用発明は、「誤差増幅器」である点。

(相違点2)本願発明2は、信号処理回路は、「ラッチ回路」を有し、ラッチ回路は、「トランジスタと、ゲート入力端子と、位相補償保持回路と、を有」するものであり、「前記トランジスタのソースおよびドレインの一方に、前記Gmアンプの出力信号が入力され、 前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、 前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路および前記コンパレーターと電気的に接続され、 前記トランジスタは、シリコンよりもバンドギャップが大きい半導体材料をチャネル領域に有」するのに対して、引用発明では、当該構成を有しない点。

(相違点3)本願発明2は、「 前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする信号が前記ゲート入力端子に入力され、前記信号処理回路の電源をオフとする機能を有する」のに対して、引用発明は、当該構成を有しない点。

(2)相違点についての判断
事案に鑑み、先に相違点2及び3を併せて検討する。
本願発明2の「トランジスタと、ゲート入力端子と、位相補償保持回路と、有」する「ラッチ回路」は、「前記トランジスタのソースおよびドレインの一方に、前記Gmアンプの出力信号が入力され、 前記トランジスタのゲートは、前記ゲート入力端子と電気的に接続され、 前記トランジスタのソースおよびドレインの他方は、前記位相補償保持回路および前記コンパレーターと電気的に接続され」るものであり、「前記基準信号と前記フィードバック信号の電圧が同じになるときに、前記トランジスタを非導通状態とする」ことから、Gmアンプの出力信号を位相補償保持回路が保持するものであり、当該構成は、引用文献2-4には、記載されていない。
そして、当該構成により、「制御回路300全体を定常状態にして安定した出力信号を出力することができ」るとともに、「制御回路300全体の消費電力を低減することができる」という効果を奏するものである。

したがって、上記相違点1について判断するまでもなく、本願発明2は、当業者であっても引用発明、引用文献2-4に記載された技術的事項に基いて容易に発明できたものであるとはいえない。


第5 原査定の概要及び原査定についての判断
原査定は、請求項1-2について、上記引用文献1-4に基いて、当業者が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができないというものである。
しかしながら、令和 2年12月17日にされた手続補正で補正された請求項1-2は、いずれも、上記第4で判断したように、当業者であっても引用発明、引用文献2-4に記載された技術的事項に基いて容易に発明できたものであるとはいえない。

したがって、原査定を維持することはできない。


第6 当審拒絶理由について
特許法第36条第6項第2号について
当審では、請求項1-2に対して、
(1)請求項1には、ラッチ回路が有するトランジスタのゲートについて、「ゲート入力端子と電気的に接続され」ることが特定されているが、ゲート入力端子にどのような信号が入力されるのかが特定されてなく、ラッチ回路の有するトランジスタの機能が明確でない。
(2)「前記基準信号と前記フィードバック信号の電圧が同じになるときに電源をオフとする機能を有する」ことが特定されているが、制御回路自身の電源をオフとするのか、制御回路の有する信号処理回路、Gmアンプ、ラッチ回路のいずれかの回路の電源をオフとするのか、制御回路以外の外部の回路の電源をオフとするのか、について特定されていないため、発明を明確に把握できない。

との拒絶の理由を通知したが、令和 2年12月17日にされた手続補正で補正された結果、これらの拒絶の理由は解消した。


第7 むすび
以上のとおり、本願発明1-2は、当業者が引用発明及び引用文献2-4に記載された技術的事項に基いて容易に発明をすることができたものではない。
したがって、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。


 
審決日 2021-02-18 
出願番号 特願2017-198166(P2017-198166)
審決分類 P 1 8・ 537- WY (H03K)
P 1 8・ 121- WY (H03K)
最終処分 成立  
前審関与審査官 白井 亮齋藤 正貴工藤 一光  
特許庁審判長 吉田 隆之
特許庁審判官 谷岡 佳彦
衣鳩 文彦
発明の名称 制御回路  
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