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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1371607
審判番号 不服2020-7996  
総通号数 256 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-04-30 
種別 拒絶査定不服の審決 
審判請求日 2020-06-10 
確定日 2021-03-26 
事件の表示 特願2017- 14251「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成30年 8月 9日出願公開,特開2018-125331,請求項の数(6)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成29年1月30日の出願であって,その手続の経緯は以下のとおりである。
令和1年10月28日付け :拒絶理由通知書(起案日)
令和1年12月10日 :意見書,補正書の提出
令和2年 3月12日付け :拒絶査定(起案日)
令和2年 6月10日 :審判請求書,手続補正書の提出
令和2年 9月 7日付け :前置報告
令和2年11月17日 :上申書の提出
令和2年12月16日付け :拒絶理由通知書(最後)(当審)(起案日)
令和2年12月21日 :手続補正書の提出

第2 原査定の概要
原査定(令和2年3月12日付け拒絶査定)の概要は,本願の請求項1?7に係る発明は,以下の引用文献1?4に記載された発明に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用文献1.国際公開第2012/105613号
引用文献2.国際公開第2015/156024号
引用文献3.特開2001-284584号公報
引用文献4.特開2006-059940号公報

第3 当審拒絶理由通知の概要
当審拒絶理由通知(令和2年12月16日付け拒絶理由通知)の概要は,本願の請求項6に係る発明は明確でないから,特許法36条6項2号に規定する要件を満たしていないというものである。

第4 本願発明
本願の請求項1?6に係る発明(以下,それぞれ「本願発明1」?「本願発明6」という。)は,令和2年12月21日提出の手続補正書により補正された特許請求の範囲の請求項1?6に記載された事項により特定される発明であり,本願発明1?6は以下のとおりである。
「【請求項1】
第1電極と,
第2電極であって,前記第2電極は,第1電極領域,第2電極領域及び第3電極領域を含み,前記第1電極から前記第1電極領域に向かう第1方向は,前記第1電極領域から前記第2電極領域に向かう第2方向と交差し,前記第1方向における前記第3電極領域の位置は,前記第1方向における前記第1電極領域の位置と,前記第1方向における前記第1電極の位置との間にある,前記第2電極と,
第1導電形の第1半導体領域であって,前記第1半導体領域は,第1部分領域,第2部分領域,第3部分領域,第4部分領域及び第5部分領域を含み,前記第1部分領域は,前記第1方向及び前記第2方向と交差する第3方向において前記第1電極から離れ,前記第2部分領域は,前記第3方向において前記第1電極領域から離れ,前記第1方向における前記第3部分領域の位置は,前記第1方向における前記第1部分領域の位置と,前記第1方向における前記第2部分領域の位置と,の間にあり,前記第3部分領域の少なくとも一部は,前記第1方向において前記第1電極と前記第1電極領域との間にあり,前記第4部分領域は,前記第3方向において前記第2電極領域から離れ,前記第5部分領域は,前記第2部分領域と前記第4部分領域との間にある,前記第1半導体領域と,
第2導電形の第2半導体領域であって,前記第2半導体領域は,第6部分領域,第7部分領域,第8部分領域及び第9部分領域を含み,前記第6部分領域は,前記第3方向において前記第2部分領域と前記第1電極領域との間に位置し,前記第7部分領域の一部は,前記第1方向において前記第3部分領域の前記少なくとも一部と前記第1電極領域との間に位置し,前記第8部分領域は,前記第3方向において前記第4部分領域と前記第2電極領域との間に位置し,前記第9部分領域の少なくとも一部は,前記第2方向において前記第1電極領域と前記第2電極領域との間に位置した,前記第2半導体領域と,
前記第2半導体領域と接続された前記第2導電形の第3半導体領域であって,前記第3半導体領域は,前記第3方向において前記第3部分領域の前記少なくとも一部と前記第3電極領域との間に位置し,前記第3半導体領域は,前記第1方向において,前記第1電極と,前記第7部分領域の別の一部と,の間に位置した,前記第3半導体領域と,
前記第2電極と電気的に接続された前記第1導電形の第4半導体領域であって,前記第4半導体領域は,第10部分領域,第11部分領域及び第12部分領域を含み,前記第10部分領域は,前記第3方向において,前記第3半導体領域と,前記第3電極領域の一部と,の間に位置し,前記第11部分領域は,前記第3方向において,前記第7部分領域と,前記第3電極領域の別の一部と,の間に位置し,前記第12部分領域は,前記第3方向において,前記第9部分領域と,前記第2電極との間に位置した,前記第4半導体領域と,
前記第1電極と前記第1半導体領域との間,前記第1電極と前記第3半導体領域との間,及び,前記第1電極と前記第4半導体領域との間に設けられた第1絶縁膜と,
を含み,
前記第1電極は,前記第2方向に沿う帯状であり,
前記第2半導体領域は,前記第2方向に沿う帯状であり,
前記第2電極は,第4電極領域をさらに含み,
前記第2方向における前記第4電極領域の位置は,前記第2方向における前記第1電極領域の位置と,前記第2方向における前記第2電極領域の位置と,の間に位置し,
前記第12部分領域は,前記第9部分領域と前記第4電極領域との間に位置し,
前記第1電極領域は,前記第2方向において,2つの前記第9部分領域に挟まれ,
前記第1半導体領域,前記第2半導体領域,前記第3半導体領域及び前記第4半導体領域は,炭化珪素を含み,
前記第1導電形はn形であり,前記第2導電形はp形である,半導体装置。
【請求項2】
前記第12部分領域は,前記第2方向において前記第1電極領域と接し,前記第2方向において前記第2電極領域と接した,請求項1記載の半導体装置。
【請求項3】
前記第9部分領域は,前記第2方向において前記第1電極領域と接し,前記第2方向において前記第2電極領域と接した,請求項1または2に記載の半導体装置。
【請求項4】
前記第6部分領域と前記第1電極領域との間の境界の前記第3方向における位置は,前記第2部分領域の前記第3方向における位置と,前記第1部分領域と前記第1絶縁膜との間の境界の前記第3方向における位置と,の間に位置した,請求項1?3のいずれか1つに記載の半導体装置。
【請求項5】
前記第1電極領域と前記第12部分領域との間の境界は,前記第1方向に対して傾斜し,前記第2方向に対して傾斜した,請求項1?4のいずれか1つに記載の半導体装置。
【請求項6】
半導体装置の製造方法の製造方法であって,前記半導体装置は,
第1電極と,
第2電極であって,前記第2電極は,第1電極領域,第2電極領域及び第3電極領域を含み,前記第1電極から前記第1電極領域に向かう第1方向は,前記第1電極領域から前記第2電極領域に向かう第2方向と交差し,前記第1方向における前記第3電極領域の位置は,前記第1方向における前記第1電極領域の位置と,前記第1方向における前記第1電極の位置との間にある,前記第2電極と,
第1導電形の第1半導体領域であって,前記第1半導体領域は,第1部分領域,第2部分領域,第3部分領域,第4部分領域及び第5部分領域を含み,前記第1部分領域は,前記第1方向及び前記第2方向と交差する第3方向において前記第1電極から離れ,前記第2部分領域は,前記第3方向において前記第1電極領域から離れ,前記第1方向における前記第3部分領域の位置は,前記第1方向における前記第1部分領域の位置と,前記第1方向における前記第2部分領域の位置と,の間にあり,前記第3部分領域の少なくとも一部は,前記第1方向において前記第1電極と前記第1電極領域との間にあり,前記第4部分領域は,前記第3方向において前記第2電極領域から離れ,前記第5部分領域は,前記第2部分領域と前記第4部分領域との間にある,前記第1半導体領域と,
第2導電形の第2半導体領域であって,前記第2半導体領域は,第6部分領域,第7部分領域,第8部分領域及び第9部分領域を含み,前記第6部分領域は,前記第3方向において前記第2部分領域と前記第1電極領域との間に位置し,前記第7部分領域の一部は,前記第1方向において前記第3部分領域の前記少なくとも一部と前記第1電極領域との間に位置し,前記第8部分領域は,前記第3方向において前記第4部分領域と前記第2電極領域との間に位置し,前記第9部分領域の少なくとも一部は,前記第2方向において前記第1電極領域と前記第2電極領域との間に位置した,前記第2半導体領域と,
前記第2半導体領域と接続された前記第2導電形の第3半導体領域であって,前記第3半導体領域は,前記第3方向において前記第3部分領域の前記少なくとも一部と前記第3電極領域との間に位置し,前記第3半導体領域は,前記第1方向において,前記第1電極と,前記第7部分領域の別の一部と,の間に位置した,前記第3半導体領域と,
前記第2電極と電気的に接続された前記第1導電形の第4半導体領域であって,前記第4半導体領域は,第10部分領域,第11部分領域及び第12部分領域を含み,前記第10部分領域は,前記第3方向において,前記第3半導体領域と,前記第3電極領域の一部と,の間に位置し,前記第11部分領域は,前記第3方向において,前記第7部分領域と,前記第3電極領域の別の一部と,の間に位置し,前記第12部分領域は,前記第3方向において,前記第9部分領域と,前記第2電極との間に位置した,前記第4半導体領域と,
前記第1電極と前記第1半導体領域との間,前記第1電極と前記第3半導体領域との間,及び,前記第1電極と前記第4半導体領域との間に設けられた第1絶縁膜と,
を含み,
前記第1電極は,前記第2方向に沿う帯状であり,
前記第2半導体領域は,前記第2方向に沿う帯状であり,
前記第2電極は,第4電極領域をさらに含み,
前記第2方向における前記第4電極領域の位置は,前記第2方向における前記第1電極領域の位置と,前記第2方向における前記第2電極領域の位置と,の間に位置し,
前記第12部分領域は,前記第9部分領域と前記第4電極領域との間に位置し,
前記第1電極領域は,前記第2方向において,2つの前記第9部分領域に挟まれ,
前記第1半導体領域,前記第2半導体領域,前記第3半導体領域及び前記第4半導体領域は,炭化珪素を含み,
前記第1導電形はn形であり,前記第2導電形はp形であり,
前記製造方法は,
前記第1半導体領域を含む加工体の上面に複数の部分を含む第1トレンチを形成し,
前記第1トレンチの形成の後に,前記上面に対して傾斜する複数の方向から,前記加工体に,前記第2導電形の元素を注入する,
ことを含む処理により前記第1半導体領域の少なくとも一部及び前記第2半導体領域の少なくとも一部を形成する,
半導体装置の製造方法。」

第5 引用文献の記載と引用発明
1.引用文献1について
(1)引用文献1の記載事項
原査定で引用された引用文献1には,図面とともに次の記載がある。(下線は当審による。以下同じ。)
「背景技術
[0002] 従来,モータ制御システム,電力変換システムなど,各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。
この種の半導体パワーデバイスとして,たとえば,トレンチゲート構造を有するSiC半導体装置が提案されている。
たとえば,特許文献1の図1は,SiC基板(1)と,SiC基板(1)上に形成されたn型高抵抗層(2)と,n型高抵抗層(2)上に形成されたpウェル層(3)と,pウェル層(3)の表層部に形成されたn^(+)エミッタ領域(8)と,n^(+)エミッタ領域(8)を貫通してpウェル層(3)に達するp^(+)コンタクト領域(12)と,n^(+)エミッタ領域(8)の表面からpウェル層(3)を貫通してn型高抵抗層(2)に達するトレンチ(5)と,トレンチ(5)の内面に形成されたゲート酸化膜(6)と,トレンチ(5)に埋め込まれたポリシリコンゲート電極(7)とを有するMOS半導体装置を開示している(たとえば,特許文献1参照)。
先行技術文献
特許文献
[0003] 特許文献1:特開2008-294210号公報
発明の概要
発明が解決しようとする課題
[0004] トレンチゲート型MOSFETのゲートトレンチの底部は,ターンオフ時に発生するゲート電極とドレイン電極との間の高電位差に起因して電界が集中しやすい。この電界集中が,ゲート絶縁膜の破壊の要因となり,MOSFETの耐圧の低下を招いている。
そこで本発明者らの研究によれば,この種の電界集中は,ゲートトレンチの底部にp型不純物を注入することにより緩和できるかもしれない。
[0005] しかしながら,チャネルが形成される領域がゲートトレンチの内面に露出しているため,ゲートトレンチの底部にp型不純物を注入する際には,チャネル領域へのp型不純物の注入を防ぐ必要がある。チャネル領域にp型不純物が注入されると,チャネル特性の制御が困難になるためである。
本発明の目的は,オフ時の絶縁破壊耐圧を向上させることができ,さらにチャネル特性を制御できる半導体装置およびその製造方法を提供することである。」

「[0030] 以下では,本発明の実施の形態を,添付図面を参照して詳細に説明する。
図1(a)(b)は,本発明の第1実施形態に係るトレンチゲート型MISトランジスタの模式的な平面図であって,図1(a)は全体図,図1(b)は内部拡大図をそれぞれ示す。図2は,図1(a)(b)に示すトレンチゲート型MISトランジスタの断面図であって,図1(b)の切断線A-AおよびB-Bでの切断面をそれぞれ示す。
[0031] MISトランジスタ1は,SiCが採用されたトレンチゲート型DMISFET(Double diffused Metal Insulator Semiconductor Field Effect Transistor)であり,たとえば,図1(a)に示すように,平面視正方形のチップ状である。チップ状のMISトランジスタ1は,図1(a)の紙面における上下左右方向の長さがそれぞれ数mm程度である。
[0032] MISトランジスタ1の表面には,ソースパッド2が形成されている。ソースパッド2は,四隅が外方へ湾曲した平面視略正方形状であり,MISトランジスタ1の表面のほぼ全域を覆うように形成されている。このソースパッド2には,その一辺の中央付近に除去領域3が形成されている。この除去領域3は,ソースパッド2が形成されていない領域である。
[0033] 除去領域3には,ゲートパッド4が配置されている。ゲートパッド4とソースパッド2との間には間隔が設けられており,これらは互いに絶縁されている。
次に,MISトランジスタ1の内部構造について説明する。
MISトランジスタ1は,n^(+)型(たとえば,濃度が1×10^(18)?1×10^(21)cm^(-3))のSiC基板5を備えている。SiC基板5は,この実施形態では,MISトランジスタ1のドレインとして機能し,その表面6(上面)がSi面であり,その裏面7(下面)がC面である。
[0034] SiC基板5の表面6には,SiC基板5よりも低濃度のn^(-)型(たとえば,濃度が1×10^(15)?1×10^(17)cm^(-3))のSiCエピタキシャル層8が積層されている。半導体層としてのSiCエピタキシャル層8の厚さは,たとえば,1μm?100μmである。SiCエピタキシャル層8は,SiC基板5上に,いわゆるエピタキシャル成長によって形成されている。Si面である表面6上に形成されるSiCエピタキシャル層8は,Si面を成長主面として成長させられる。したがって,成長により形成されるSiCエピタキシャル層8の表面9は,SiC基板5の表面6と同様,Si面である。なお,SiCエピタキシャル層8の表面9は,C面であってもよい。表面9がC面であれば,この表面9に平行なゲートトレンチ15の底壁19(後述)をC面として形成することができる。その結果,ゲートトレンチ15の側壁18に対する底壁19の酸化レートを大きくすることができるので,ゲート絶縁膜22における底壁19上の部分を分厚くすることができる。よって,ゲートトレンチ15底部のゲート絶縁膜22にかかる電界を緩和することができるので,ゲートトレンチ15底部での絶縁破壊を防止することができる。
[0035] MISトランジスタ1には,図1(a)に示すように,平面視でSiCエピタキシャル層8の中央部に配置され,MISトランジスタ1として機能する活性領域10と,この活性領域10を取り囲むトランジスタ周辺領域11が形成されている。
活性領域10において,SiCエピタキシャル層8の表層部には,p型(たとえば,濃度が1.0×10^(16)cm^(-3)?1.0×10^(19)cm^(-3))のボディ領域12が,行方向および列方向に一定のピッチで行列状(マトリクス状)に配列されて多数形成されている。各ボディ領域12は,平面視正方形状であり,たとえば,図1(b)の紙面における上下左右方向の長さがそれぞれ7.2μm程度である。ボディ領域12は,後述する図3Aの工程のようにイオン注入により形成することもできるし,エピタキシャル成長により形成することもできる。イオン注入により形成する場合には,チャネル長やボディ領域12の濃度を面内均一性よく制御できるので,特性の安定化,歩留まりの向上を図ることができる。
[0036] 一方,SiCエピタキシャル層8における,ボディ領域12に対してSiC基板5側の領域は,エピタキシャル成長後のままの状態が維持された,n^(-)型のドリフト領域13となっている。
各ボディ領域12には,その表面9側のほぼ全域にn^(+)型(たとえば,濃度が1×10^(18)?1×10^(21)cm^(-3))のソース領域14が形成されている。
[0037] そして,各ボディ領域12を取り囲むように,SiCエピタキシャル層8の表面9から各ソース領域14およびボディ領域12を貫通してドリフト領域13に達するゲートトレンチ15が格子状に形成されている。
具体的には,ゲートトレンチ15は,隣り合うボディ領域12の各間を,各ボディ領域12の4つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線状部16と,行方向に延びる線状部16と列方向に延びる線状部16とが交差する交差部17とを含んでいる。交差部17は,平面視で2行2列に配列されたボディ領域12に着目したとき,配列された4つのボディ領域12の内側の角に取り囲まれ,ボディ領域12の四辺の延長線により区画される平面視正方形状の部分である。また,ゲートトレンチ15は,互いに対向する側壁18と底壁19とが湾曲面を介して連続する断面U字状である。
[0038] これにより,SiCエピタキシャル層8には,格子状のゲートトレンチ15で取り囲まれる各窓部分に,4つの角部20を有する直方体形状(平面視正方形状)の単位セル21が多数形成されている。単位セル21では,ゲートトレンチ15の深さ方向がゲート長方向であり,そのゲート長方向に直交する各単位セル21の周方向がゲート幅方向である。
ゲートトレンチ15の内面には,その全域を覆うように,SiO_(2)からなるゲート絶縁膜22が形成されている。
[0039] ゲート絶縁膜22は,図2では厳密に表れていないが,ゲート絶縁膜22における底壁19上の部分が,ゲート絶縁膜22における側壁18上の部分よりも厚く,その頂面がボディ領域12の最深部以下(ボディ領域12とドリフト領域13との界面)である。具体的には,側壁18上の部分の厚さが1000Å程度であるのに対し,底壁19上の部分の厚さは1500?3000Åである。これにより,ゲートトレンチ15底部のゲート絶縁膜22にかかる電界を緩和することができるので,ゲートトレンチ15底部での絶縁破壊を防止することができる。
[0040] そして,ゲート絶縁膜22の内側をn型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより,ゲートトレンチ15内にゲート電極23が埋設されている。こうして,ソース領域14とドリフト領域13とが,SiCエピタキシャル層8の表面9に垂直な縦方向にボディ領域12を介して離間して配置された,縦型MISトランジスタ構造が構成されている。
[0041] また,各単位セル21の中央部には,SiCエピタキシャル層8の表面9から各ソース領域14およびボディ領域12を貫通してドリフト領域13に達する,平面視正方形状のソーストレンチ24が形成されている。ソーストレンチ24の深さは,この実施形態では,ゲートトレンチ15と同じである。また,ソーストレンチ24も,ゲートトレンチ15同様,互いに対向する側壁25と底壁26とが湾曲面を介して連続する断面U字状である。
[0042] また,SiCエピタキシャル層8には,SiCエピタキシャル層8にp型不純物をインプランテーションすることにより形成された,p型のゲート耐圧保持領域27および第3耐圧保持領域としてのソース耐圧保持領域28が形成されている。
ゲート耐圧保持領域27は,格子状のゲートトレンチ15に沿って形成されており,ゲートトレンチ15の交差部17に形成された第1耐圧保持領域としての第1領域29と,ゲートトレンチ15の線状部16に形成された第2耐圧保持領域としての第2領域30とを一体的に含んでいる。
[0043] 第1領域29は,交差部17におけるゲートトレンチ15の底壁19および当該底壁19から交差部17に臨む4つの単位セル21の各角部20の下部に形成されたゲートトレンチ15のコーナーエッジ部31を経て,コーナーエッジ部31直上のボディ領域12に至るように形成されている。すなわち,第1領域29は,平面視では,ゲートトレンチ15の交差部17よりもやや大きい正方形状に形成されていて,その各角が,当該交差部17に臨む4つの単位セル21の各角部20にそれぞれ入り込んでいる。また,第1領域29の濃度は,ボディ領域12の濃度よりも高く,ドリフト領域13の濃度よりも高く,たとえば,1×10^(17)?9×10^(19)cm^(-3)である。また,第1領域29におけるゲートトレンチ15の底面からSiC基板5へ向かう方向に沿う厚さT1は,たとえば,0.8μm程度である。
[0044] 第2領域30は,平面視で隣り合う交差部17の各辺中央同士を繋ぐ一定幅の直線状に形成されていて,線状部16の幅(互いに向き合うゲートトレンチ15の側面間の距離(たとえば,1μm)よりも狭い幅(たとえば,1.8μm)を有している。また,第2領域30の濃度は,ボディ領域12の濃度よりも高く,第1領域29よりも高く,たとえば,2×10^(17)?1×10^(20)cm^(-3)である。また,第2領域30におけるゲートトレンチ15の底面からSiC基板5へ向かう方向に沿う厚さT2は,第1領域29の厚さT1よりも小さく(すなわち,T1>T2),たとえば,0.7μm程度である。
[0045] ソース耐圧保持領域28は,ソーストレンチ24の底壁26および当該底壁26と側壁25とが交わるソーストレンチ24のエッジ部32を経て,ソーストレンチ24の側壁25の一部を形成するボディ領域12に至るように形成されている。また,ソース耐圧保持領域28の濃度は,ゲート耐圧保持領域27の第1領域29と同じである(たとえば,1×10^(17)?9×10^(19)cm^(-3)。また,ソース耐圧保持領域28におけるソーストレンチ24の底面からSiC基板5へ向かう方向に沿う厚さT3は,ゲート耐圧保持領域27の第1領域29の厚さT1と同じである(たとえば,0.8μm程度)。
[0046] また,各ソーストレンチ24の底壁26の中央部には,ソース耐圧保持領域28の表層部に,p^(+)型のボディコンタクト領域33(たとえば,不純物濃度が1.0×10^(18)cm^(-3)?2.0×10^(21)cm^(-3))が形成されている。
また,トランジスタ周辺領域11において,SiCエピタキシャル層8の表層部には,マトリクス状に配列された単位セル21(活性領域10)を取り囲むように,活性領域10から間隔を開けてp型のガードリング34が複数本(この実施形態では,4本)形成されている。これらのガードリング34は,p型のボディ領域12を形成する工程と同一のイオン注入工程で形成することができる。
[0047] 各ガードリング34は,平面視において,MISトランジスタ1の外周に沿う平面視四角環状に形成されている。
SiCエピタキシャル層8上には,ゲート電極23を被覆するように,SiO_(2)からなる層間絶縁膜35が積層されている。
層間絶縁膜35およびゲート絶縁膜22には,ソーストレンチ24よりも大径のコンタクトホール36が形成されている。これにより,コンタクトホール36内には,各単位セル21のソーストレンチ24の全体(すなわち,ソーストレンチ24の側壁25および底壁26)およびSiCエピタキシャル層8の表面9におけるソーストレンチ24の周縁部が露出していて,表面9と底壁26との高低差に応じた段差が形成されている。
[0048] 層間絶縁膜35上には,ソース電極37が形成されている。ソース電極37は,各コンタクトホール36を介して,すべての単位セル21のソーストレンチ24に一括して入り込んでいて,各単位セル21において,ソーストレンチ24の底側から順にボディコンタクト領域33,ソース耐圧保持領域28,ボディ領域12およびソース領域14に接触している。すなわち,ソース電極37は,すべての単位セル21に対して共通の配線となっている。
[0049] そして,このソース電極37上には層間絶縁膜(図示せず)が形成されており,その層間絶縁膜(図示せず)を介して,ソース電極37がソースパッド2(図1(a)参照)に電気的に接続されている。一方,ゲートパッド4(図1(a)参照)は,当該層間絶縁膜(図示せず)上に引き回されたゲート配線(図示せず)を介して,ゲート電極23に電気的に接続されている。
[0050] また,ソース電極37は,たとえば,SiCエピタキシャル層8との接触側から順にTi/TiN層と,Al層とが積層された構造を有している。
SiC基板5の裏面7には,その全域を覆うようにドレイン電極38が形成されている。このドレイン電極38は,すべての単位セル21に対して共通の電極となっている。ドレイン電極38としては,たとえば,SiC基板5側から順にTi,Ni,AuおよびAgが積層された積層構造(Ti/Ni/Au/Ag)を適用することができる。」

「[0089] また,図4に示すMISトランジスタ41のように,ソーストレンチ24は省略されていてもよい。その場合,ボディコンタクト領域33は,SiCエピタキシャル層8の表面9からソース領域14およびボディ領域12を貫通し,ドリフト領域13に達するように形成することができる。
また,ボディ領域12の配置形態は,図1(b)に示すようなマトリクス状に限らず,たとえば,図5(a)(b)および図6に示すMISトランジスタ51のように,ストライプ状であってもよい。その場合,ボディコンタクト領域33は,ソーストレンチ24の長手方向に沿って互いに間隔を空けて複数個形成してもよい。
[0090] また,図5(a)(b)および図6に示すMISトランジスタ51では,ゲート耐圧保持領域27は,ストライプ状のボディ領域12の各間を延びる直線状のゲートトレンチ15に沿って形成されている。ゲート耐圧保持領域27の第1領域29は,ゲートトレンチ15の端部52に形成されている。一方,ゲート耐圧保持領域27の第2領域30は,ゲートトレンチ15の線状部53に形成されている。」

「【請求項1】
側壁および底壁が形成されたゲートトレンチを有するワイドバンドギャップ半導体からなる半導体層と,
前記ゲートトレンチの前記側壁および前記底壁上に形成されたゲート絶縁膜と,
前記ゲート絶縁膜を介して前記半導体層に対向するように,前記ゲートトレンチに埋め込まれたゲート電極とを含み,
前記半導体層は,
前記半導体層の表面側に露出するように形成され,前記ゲートトレンチの前記側壁の一部を形成する第1導電型のソース領域と,
前記ソース領域に対して前記半導体層の裏面側に前記ソース領域に接するように形成され,前記ゲートトレンチの前記側壁の一部を形成する第2導電型のボディ領域と,
前記ボディ領域に対して前記半導体層の前記裏面側に前記ボディ領域に接するように形成され,前記ゲートトレンチの前記底壁を形成する第1導電型のドリフト領域と,
前記ゲートトレンチの一部の領域において,前記側壁と前記底壁とが交わる前記ゲートトレンチのエッジ部に選択的に形成された第2導電型の第1耐圧保持領域とを含む,半導体装置。」









図1,2から,多数の単位セル21がB-B方向及びB-Bに垂直な方向にマトリクス状に配置され,各単位セルは,ソース領域14,ボディ領域12,ソース領域14及びボディ領域12を貫通するソーストレンチ24,ソーストレンチ24の側壁及び底部を覆うように形成されたソース耐圧保持領域28を有していることが見てとれる。





(2)上記(1)から,上記引用文献1には次の発明(以下,引用発明という。)が記載されていると認められる。
「側壁および底壁が形成されたゲートトレンチ15を有するワイドバンドギャップ半導体からなる半導体層と,
前記ゲートトレンチ15の前記側壁および前記底壁上に形成されたゲート絶縁膜22と,
前記ゲート絶縁膜22を介して前記半導体層に対向するように,前記ゲートトレンチ15に埋め込まれたゲート電極23とを含み,
前記半導体層は,
前記半導体層の表面側に露出するように形成され,前記ゲートトレンチの前記側壁の一部を形成する第1導電型のソース領域14と,
前記ソース領域14に対して前記半導体層の裏面側に前記ソース領域14に接するように形成され,前記ゲートトレンチ15の前記側壁の一部を形成する第2導電型のボディ領域12と,
前記ボディ領域12に対して前記半導体層の前記裏面側に前記ボディ領域12に接するように形成され,前記ゲートトレンチ15の前記底壁を形成する第1導電型のドリフト領域13と,
前記ゲートトレンチ15の一部の領域において,前記側壁と前記底壁とが交わる前記ゲートトレンチ15のエッジ部に選択的に形成された第2導電型の第1耐圧保持領域とを含む,半導体装置であって,
n^(+)型のSiC基板5を備え,
SiC基板5の表面6には,SiC基板5よりも低濃度のn^(-)型のSiCエピタキシャル層8が積層され,
SiCエピタキシャル層8の表層部には,p型のボディ領域12が形成され,
SiCエピタキシャル層8における,ボディ領域12に対してSiC基板5側の領域は,エピタキシャル成長後のままの状態が維持された,n^(-)型のドリフト領域13となっており,
各ボディ領域12には,その表面9側のほぼ全域にn^(+)型のソース領域14が形成され,
各ボディ領域12を取り囲むように,SiCエピタキシャル層8の表面9から各ソース領域14およびボディ領域12を貫通してドリフト領域13に達するゲートトレンチ15が格子状に形成され,これにより,SiCエピタキシャル層8には,格子状のゲートトレンチ15で取り囲まれる各窓部分に,4つの角部20を有する直方体形状(平面視正方形状)の単位セル21が多数形成され,多数の単位セル21がB-B方向及びB-Bに垂直な方向にマトリクス状に配置され,
ゲートトレンチ15の内面には,その全域を覆うように,SiO_(2)からなるゲート絶縁膜22が形成され,
ゲート絶縁膜22の内側をn型不純物が高濃度にドーピングされたポリシリコン材料で埋め尽くすことにより,ゲートトレンチ15内にゲート電極23が埋設され,
SiCエピタキシャル層8の表面9から各ソース領域14およびボディ領域12を貫通してドリフト領域13に達する,平面視正方形状のソーストレンチ24が形成され,
SiCエピタキシャル層8には,SiCエピタキシャル層8にp型不純物をインプランテーションすることにより形成された,ソース耐圧保持領域28が形成され,
ソース耐圧保持領域28は,ソーストレンチ24の底壁26および当該底壁26と側壁25とが交わるソーストレンチ24のエッジ部32を経て,ソーストレンチ24の側壁25の一部を形成するボディ領域12に至るように形成され,
SiCエピタキシャル層8上には,ゲート電極23を被覆するように,SiO_(2)からなる層間絶縁膜35が積層され,
層間絶縁膜35上には,ソース電極37が形成されており,ソース電極37は,各コンタクトホール36を介して,すべての単位セル21のソーストレンチ24に一括して入り込んでいて,各単位セル21において,ソーストレンチ24の底側から順にボディコンタクト領域33,ソース耐圧保持領域28,ボディ領域12およびソース領域14に接触している,
半導体装置。」

(3)さらに,上記(1)から,上記引用文献1には次の技術的事項が記載されていると認められる。
ボディ領域12の配置形態は,マトリクス状に限らず,ストライプ状であってもよい。

2.引用文献2について
(1)引用文献2の記載事項
原査定で引用された引用文献2には,図面とともに次の記載がある。
「[0003] 日本国特許公開第2013-191734号公報に開示の半導体装置は,MOSFETと,MOSFETの周囲に形成されている複数の終端トレンチを有する。各終端トレンチは,MOSFETが形成されている領域を囲むように環状に伸びている。各終端トレンチ内には,絶縁層が配置されている。また,各終端トレンチの底面に接する範囲の半導体層には,p型フローティング領域が形成されている。MOSFETがオフする際には,MOSFETのボディ領域から外周側(終端トレンチが形成されている領域)に向かって空乏層が伸びる。最も内側の終端トレンチの下側のp型フローティング領域まで空乏層が伸びると,そのp型フローティングから外周側に向かってさらに空乏層が伸びる。これによって,空乏層が隣のp型フローティング領域まで伸びると,そのp型フローティング領域からさらに外周側に空乏層が伸びる。このように,空乏層は,各p型フローティング領域を経由しながら,MOSFETが形成されている領域の周囲に広く広がる。これによって,半導体装置の耐圧が向上される。」

「[0037] 図7,8に示す実施例2の半導体装置は,ボディ領域26と終端トレンチ54の間の表面72に,分離トレンチ102が形成されている。分離トレンチ102内には,絶縁層104が埋め込まれている。図7に示すように,分離トレンチ102は,MOSFET領域20の周囲を一巡するように形成されている。図8に示すように,分離トレンチ102の下端に接する位置には,p型フローティング領域103が形成されている。p型フローティング領域103は,分離トレンチ102に沿ってMOSFET領域20の周囲を一巡するように形成されている。分離トレンチ102の外周側には,p型領域106が形成されている。p型領域106は,半導体基板12の表面72に露出する範囲に形成されている。p型領域106の表面72は絶縁膜70に覆われている。したがって,p型領域106は,ソース電極36には接触していない。分離トレンチ102は,p型領域106をボディ領域26から分離している。また,第2実施例の半導体装置では,終端トレンチ54の内周側の側面55bに沿って,側面p型領域108が形成されている。側面p型領域108は,p型領域106から下端p型領域60まで伸びている。側面p型領域108は,p型領域106と繋がっているとともに,下端p型領域60と繋がっている。側面p型領域108は,p型不純物としてAlを含有している。実施例2の半導体装置のその他の構成は,実施例1の半導体装置の構成と等しい。」

「[0039] 次に,実施例2の半導体装置の製造方法(外周領域50を形成する工程)について説明する。まず,実施例1と同様にして,図4に示すように半導体基板12を加工する。次に,実施例1と同様の斜めイオン注入によって終端トレンチ54に対してAlを注入する。但し,実施例2では,斜めイオン注入において,終端トレンチ54の内周側の側面55bをマスキングしない。このため,図7の下側の終端トレンチ54aの外周側の側面55aにAlを注入する際には,図7の上側の終端トレンチ54bの内周側の側面55bにもAlが注入され,図7の上側の終端トレンチ54bの外周側の側面55aにAlを注入する際には,図7の下側の終端トレンチ54aの内周側の側面55bにもAlが注入される。このため,実施例2では,図9に示すように,終端トレンチ54の両側の側面にAlが注入される。
[0040] 次に,半導体基板12をアニールすることで,半導体基板12に注入されたAlを活性化させる。これによって,図10に示すように,ガードリング領域64,側面p型領域108,下端p型領域60及び側面p型領域62を形成する。すなわち,実施例2では,終端トレンチ54の内周側の側面55bにAlが注入されるので,その内周側の側面55bに沿って側面p型領域108が形成される。」

(2)上記記載から,引用文献2には,次の技術が記載されていると認められる。
斜めイオン注入によって終端トレンチ54に対してAlを注入し,半導体基板12をアニールすることにより,側面p型領域108,下端p型領域60及び側面p型領域62を形成する。

3.引用文献3について
(1)引用文献3の記載事項
原査定で引用された引用文献3には,図面とともに次の記載がある。
「【0001】
【発明の属する技術分野】本発明は,逆バイアスでの耐圧を向上させる主としてディスクリート半導体素子に使用される半導体装置及びその製造方法に関するものである。」

「【0010】図1に示すように,この電力用縦型MOSFETは,オン電圧を改善するためにゲート密度を向上することのできるトレンチゲート構造を採用している。N型シリコン半導体基板11の第1の主面には,N型エピタキシャル半導体層が形成されており,この半導体層には,N^(-)ドレイン領域(N型ドレイン領域)6が形成されている。半導体基板11の第2の主面(裏面)には,金属電極であるドレイン電極12が形成されている。N型エピタキシャル半導体層には,ドレイン領域6の上方にP型ベース領域5が形成されている。P型ベース領域5の上にN型ソース領域4が不純物拡散により形成されている。N型ソース領域4の表面から先端部分がN型ドレイン領域6に至るトレンチが形成されており,その側壁及び底面にはシリコン酸化膜などのゲート絶縁膜7が形成されている。そして,トレンチの中にはポリシリコンなどのゲート電極8が埋め込まれている。ゲート絶縁膜7及びゲート電極8は,シリコン酸化膜などの層間絶縁膜3により被覆されている。層間絶縁膜3の上には,アルミニウムなどの金属電極からなるソース電極1がバリアメタル層2を介して形成されている。ソース電極1は,ソース領域4及びベース領域5に電気的に接続されている。
【0011】このP型ベース領域5の表面には高濃度不純物拡散領域からなるP+コンタクト領域14が形成されており,この表面領域のコンタクト領域14を貫通し,P型ベース領域5を貫通して先端部分がN型ドレイン領域6中に至るトレンチが形成されている。トレンチ側壁及び底面周辺にはP型ベース領域5の不純物濃度よりも低濃度のP型不純物拡散領域9が形成されている。トレンチの中にはポリシリコンなどの導電膜10が埋め込まれている。さらにトレンチの側壁及び底面にシリコン酸化膜などの酸化膜を形成し,この酸化膜に囲まれたトレンチにポリシリコン,アモルファスシリコンなどの導電膜を埋め込む構造にしても良い。図1には,ソース電極とドレイン電極との間に逆バイアスを印加したときに発生する空乏層13が示されている。この空乏層を見ると,矢印に示すようにトレンチの角部において,電界が分散されている。つまり,トレンチ側壁の周辺に形成された低濃度不純物拡散領域により逆バイアス印加時は空乏層がトレンチに対して垂直方向に成長し,ゲートトレンチコーナー部の電界集中を緩和し耐圧が向上する。この技術により,シリコンのエピタキシャル成長層の不純物濃度を高くしても従来と同等の耐圧が得られることになり,従来と比較してエピタキシャル層の抵抗を下げることが可能になる。またトレンチの形成によりベース領域に部分的に深い部分が形成されるので,ホールの低抵抗層が形成される。この層によりスイッチングオフ時のホール電流が流れ易くなりスイッチング時間が短縮される。
【0012】低濃度不純物拡散領域9の形成方法は,以下の通りである。半導体基板11にベース領域5及びソース領域4を形成後,ベース領域5にゲート用トレンチより深くトレンチを形成する。その後,トレンチ側壁に付着している堆積物を除去し,回転インプラ(インプラ角度7度)でボロンを60KeV,2E12個/cm ^(2)の条件で注入し,N_(2) 雰囲気で1100℃,30分拡散し,その後,雰囲気をN_(2) /O_(2) =10/1に変えて1100℃,2時間の条件で拡散させる。その後,トレンチ内部に形成された酸化膜を除去し,ポリシリコンをトレンチ内部に埋め込む。その後,CDE(Chemical Dry Etching)プロセスによりポリシリコンをエッチバックする。その後の工程は従来の方法と同じである。図2は,半導体装置の半導体基板に形成されたゲート用トレンチに形成されたゲートパターン8とトレンチに埋め込まれたポリシリコン10のパターンとの関係を示した半導体装置の平面図である。ゲートパターンは,平行に整列されているが,本発明では図3に示すようにラダー状に配置されていても良い。以上のように形成された半導体装置は,オン抵抗(VG=15V,VD=2V)が2.6Ωであり,従来例(12Ω)より約1/4.6減少する。」





図1から,導電膜10の下端がゲート絶縁膜7の下端よりも深く形成されていることが見てとれる。

(2)上記記載から,引用文献3には,次の技術が記載されていると認められる。
N型ソース領域4の表面から先端部分がN型ドレイン領域6に至るトレンチが形成されており,その側壁及び底面にはシリコン酸化膜などのゲート絶縁膜7が形成されており,トレンチの中にはポリシリコンなどのゲート電極8が埋め込まれており,
P型ベース領域5の表面には高濃度不純物拡散領域からなるP+コンタクト領域14が形成されており,この表面領域のコンタクト領域14を貫通し,P型ベース領域5を貫通して先端部分がN型ドレイン領域6中に至るトレンチが形成されており,トレンチ側壁及び底面周辺にはP型ベース領域5の不純物濃度よりも低濃度のP型不純物拡散領域9が形成されており,トレンチの中にはポリシリコンなどの導電膜10が埋め込まれており,
導電膜10の下端がゲート絶縁膜7の下端よりも深く形成されており,
トレンチ側壁の周辺に形成された低濃度不純物拡散領域により逆バイアス印加時は空乏層がトレンチに対して垂直方向に成長し,ゲートトレンチコーナー部の電界集中を緩和し耐圧が向上する。

4.引用文献4について
(1)引用文献4の記載事項
原査定で引用された引用文献4には,図面とともに次の記載がある。
「【技術分野】
【0001】
本発明は半導体装置に関し,特にトレンチコンタクト構造を有するトレンチゲート型の半導体装置に関する。
【背景技術】
【0002】
電力制御用の半導体装置としては,パワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)やIGBT(Insulated Gate Bipolar Transistor)等のMOS型トランジスタがあり,近年では省エネルギー化等の観点から,より高効率なものが要望されている。電力制御用半導体装置に対しては,素子の導通損失の低減,すなわち「オン抵抗」の低減による高効率化が求められており,これまでそのようなオン抵抗の低減は,主にセルを微細化することによって図られてきた。
【0003】
また,素子構造に「トレンチゲート構造」を採用することにより,チャネル幅を稼ぎ,大幅な微細化が実現できるようになった。現在では,トレンチゲート構造による更なる微細化が進められ,素子のオン抵抗は大幅に改善されるに至っている。さらに,ソース領域に第2のトレンチを形成し,そのトレンチ側壁でソースコンタクトを確保する「トレンチコンタクト構造」も採用されてきている。」

「【0009】
しかし,このようにゲートトレンチTgとコンタクトトレンチTcの溝方向が一致するような構造を有する半導体装置100では,これを相当程度小型化すると,コンタクトトレンチTcを形成する際の写真工程の精度限界からコンタクトトレンチTcが所定位置に形成されず,それを挟む左右いずれかのゲートトレンチTgに接近して形成されてしまう可能性が高くなる。」

「【0022】
この図1および図2に例示する半導体装置1では,n^(+)型シリコン基板2の上に,n^(-)型エピタキシャル半導体層3,p型ウェル領域4,n^(+)型ソース領域5がこの順に形成されている。そして,n^(+)型シリコン基板2上のこの積層構造に複数の溝が平行に形成されてゲートトレンチTgが形成されている。それらの各内壁面にはゲート絶縁膜6が形成され,このゲート絶縁膜6を介して各ゲートトレンチTgを埋めるゲート電極7が形成されている。
【0023】
また,平行に延びるゲートトレンチTg間には,n^(+)型ソース領域5を貫通してこれを側壁の一部とするコンタクトトレンチTcが複数点在しており,これら各ゲートトレンチTg間にある複数のコンタクトトレンチTcは,ゲートトレンチTgの溝方向と同一方向に列設されている。
【0024】
各コンタクトトレンチTcは,ここでは図2に例示したように,n^(+)型シリコン基板2の上方(ゲートトレンチTgの形成面側)から見たときの形状,すなわちn^(+)型シリコン基板2の平面方向の切断面の形状がひし形になるように形成されている。そして,断面ひし形の各コンタクトトレンチTcは,そのひし形のいずれかの頂点がゲートトレンチTg側壁の側に向くように形成され,コンタクトトレンチTc側壁の中ではその頂点部分がゲートトレンチTgの溝方向と直交方向にあるゲートトレンチTg側壁に最も近くなるように形成されている。
【0025】
このように形成されるコンタクトトレンチTcの側壁を構成するn^(+)型ソース領域5の最上部は,より高不純物濃度のn^(++)型ソース領域5aとされている。また,このコンタクトトレンチTcの底面となるp型ウェル領域4の表面には,追加p^(+)型領域8が形成されている。
【0026】
ゲートトレンチTg内のゲート絶縁膜6およびゲート電極7の上には,これらを覆うように層間絶縁膜9が形成されている。また,コンタクトトレンチTcの側壁と底面をそれぞれ構成しているn^(+)型ソース領域5およびn^(++)型ソース領域5aと追加p^(+)型領域8とに接触するようにソース電極10が形成され,一方,n^(+)型シリコン基板2の裏面側にはドレイン電極11が形成されている。
【0027】
このような構成の半導体装置1によれば,ゲートトレンチTg間にその溝方向に沿ってn^(+)型ソース領域5およびn^(++)型ソース領域5aを側壁とするコンタクトトレンチTcが複数列設されているので,各コンタクトトレンチTcの側壁全面でコンタクトをとることが可能になる。それにより,全体としてコンタクト面積を増加させることができ,ソース電極10とn^(+)型ソース領域5およびn^(++)型ソース領域5aとの間のコンタクト抵抗を低減して,オン抵抗を低減することができるようになる。
【0028】
さらに,この半導体装置1では,ゲートトレンチTg間の各コンタクトトレンチTcの側壁全面がn^(+)型ソース領域5およびn^(++)型ソース領域5aであり,その底面に追加p^(+)型領域8が形成されているので,両トレンチを交差させる場合にはその交差部分にチャネルが形成されないのに対し,コンタクトトレンチTc底面でのコンタクト抵抗を確保しつつ,ゲートトレンチTg側壁部でn^(+)型ソース領域5下層のp型ウェル領域4内にチャネル領域を形成することが可能になる。これにより,十分なチャネル密度を確保することができるようになる。
【0029】
また,この半導体装置1では,各コンタクトトレンチTcを,断面ひし形に形成するとともに,そのひし形の頂点がコンタクトトレンチTcの両側を挟むゲートトレンチTgの側壁の側に向くようにし,コンタクトトレンチTcからゲートトレンチTg側壁までの距離が,そのひし形の頂点からが最短になるように形成する。このような配置でコンタクトトレンチTcを形成すれば,次の図3に示すように,仮にその形成時にマスクずれが発生しても,p型ウェル領域4におけるチャネル不純物濃度の上昇による影響を抑えることが可能になる。
【0030】
図3はコンタクトトレンチ形成時のマスクずれの説明図である。 上記半導体装置1では,n^(+)型ソース領域5およびn^(++)型ソース領域5aを側壁とする断面ひし形のコンタクトトレンチTcが,その両側を挟むゲートトレンチTgの側壁までの距離がそのひし形の頂点部分からが最短になるように形成されている。これにより,仮にコンタクトトレンチTc形成時にこの図3に示すような位置ずれが生じた場合でも,その底面に追加p^(+)型領域8を形成する際にその不純物が横方向に拡散してpウェル領域4のチャネル不純物濃度が上昇してしまう領域の広がりを,ゲートトレンチTgの溝方向に対し小さく抑えることが可能になる。これにより,チャネル密度を減少させることなく,オン抵抗の上昇を抑えることができるようになる。」

「【図1】



「【図2】



(2)上記記載から,引用文献4には,次の技術が記載されていると認められる。
ア 引用文献4に記載された発明は,トレンチコンタクト構造を有するトレンチゲート型の半導体装置に関するものである。(段落【0001】)

イ 引用文献4に記載された発明は,半導体装置を小型化すると,コンタクトトレンチTcを形成する際の写真工程の精度限界からコンタクトトレンチTcが所定位置に形成されず,それを挟む左右いずれかのゲートトレンチTgに接近して形成されてしまう可能性が高くなることを課題とするものである。(段落【0009】)

ウ 平行に延びるゲートトレンチTg間には,n^(+)型ソース領域5を貫通してこれを側壁の一部とするコンタクトトレンチTcが複数点在しており,これら各ゲートトレンチTg間にある複数のコンタクトトレンチTcは,ゲートトレンチTgの溝方向と同一方向に列設されている。(段落【0023】,【図2】)

エ 引用文献4に記載された発明の半導体装置1によれば,ゲートトレンチTg間にその溝方向に沿ってn^(+)型ソース領域5およびn^(++)型ソース領域5aを側壁とするコンタクトトレンチTcが複数列設されているので,各コンタクトトレンチTcの側壁全面でコンタクトをとることが可能になる。それにより,全体としてコンタクト面積を増加させることができ,ソース電極10とn^(+)型ソース領域5およびn^(++)型ソース領域5aとの間のコンタクト抵抗を低減して,オン抵抗を低減することができるようになる。(段落【0027】,【図1】,【図2】)

5.その他の文献について
(1)前置報告書において新たに引用された特開2011-091086号公報(以下「引用文献5」という。)には,図面とともに次の記載がある。
「【技術分野】
【0001】
本発明は,半導体装置に関するものであり,特に,トレンチゲート構造を有する電力用半導体装置に関するものである。」

「【0011】
トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において,低オン抵抗を維持しつつ,セルの微細化がより進められることが望まれている。また,トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において,ソース電極に対するワイヤボンド処理を施すと,ゲート・ソース間において電気的ショートを引き起こすことがあった。したがって,ゲート・ソース間における電気的ショートを抑制しつつ,セルの微細化がより進められることが望まれている。
【0012】
そこで,本発明は,トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において,低オン抵抗でありながら,セルのサイズを極力小さくすることができる半導体装置を提供することを目的とする。」

「【0023】
さて,図1に示すように,本実施の形態に係る半導体装置は,半導体基板1,エピタキシャル層2,ベース層3,ソース層4,絶縁膜5,ゲート電極6,ゲート絶縁膜7,導電部8,ソース電極9およびドレイン電極10を,備えている。
【0024】
半導体基板1は,n+型であり,ドレイン領域として機能する。半導体基板1の下面側には,ドレイン電極10が形成されている。他方,当該半導体基板1上面には,エピタキシャル成長により,エピタキシャル層(ドリフト層と理解することができる)2が形成されている。当該エピタキシャル層2は,n-型である。当該エピタキシャル層2の上方には,トレンチゲート型MISFET(または,MOSFET)が形成されている。
【0025】
具体的に,エピタキシャル層2上には,ベース層3が形成される。ここで,ベース層3は,p型である。また,当該ベース層3上には,ソース層4が形成されている。ここで,ソース層4は,n+型である。また,ソース層4およびベース層3を貫通する,複数のトレンチゲート構造GTが形成されている。」

「【0028】
また,当該導電部8の底面は,ベース層3の上面(より具体的には,ベース層3の表面に形成されたp+型のコンタクト領域11)と電気的に接続している。つまり,トレンチコンタクト構造が形成されている。ここで,コンタクト領域11は,周知のように,ベース層3の一部構成として,導電体8とベース層3との電気的接触抵抗低減の目的で形成される。また,図7に示すように,導電部8の側面部は,ソース層4とも電気的に接続している。」

「【0034】
したがって,平面視において,図2の左右方向に沿って,ストライプ状のトレンチゲート構造GT,ストライプ状のソース層4,ストライプ状の導電部8とベース層3とが接続する部分(コンタクト領域11),ストライプ状のソース層4およびストライプ状のトレンチゲート構造GTが,当該順に周期的に形成されている。」

「【0039】
図3に示すように,ソース領域幅Lが0.36μm以上であるとき,低オン抵抗が実現され,ソース領域幅Lが0.36μmより小さくなると,急激に,約10倍程度,オン抵抗は上昇する。このように,ソース領域幅Lが0.36μmより小さくなると急激にオン抵抗は上昇するのは,ソース領域幅Lが狭くなることで,ソース層4からベース層3への電子の供給量が減少するからである。換言すると,ソース領域幅Lが0.36μm以上であれば,ソース層4からベース層3への電子の供給を確保することができる。」

「【0045】
また,図4に示すように,平面視において,導電部8とベース層3とが接続する部分(コンタクト領域11)が,島状に点在して形成されている。ここで,導電部8とベース層3とが接続する部分(コンタクト領域11)は,トレンチゲート構造GTと,図4の左右方向に所定の距離だけ隔てて形成されている。さらに,導電部8とベース層3とが接続する部分(コンタクト領域11)は,互いに所定の距離だけ離れて,トレンチゲート構造GTのストライプの方向に沿って並んで形成されている。つまり,図4の左右方向において,トレンチゲート構造GT間に,上記ストライプ方向に沿って並んでいる複数の,導電部8とベース層3とが接続する部分(コンタクト領域11)が存在している。」

「【0047】
図4においてコンタクト領域11が現れている部分は,ソース層4と接触していないベース層3の部分である(つまり,導電部8と接触しているベース層3の部分である)。これに対して,図4においてソース層4が現れている部分は,ソース層4とベース層3とが接触している部分である。」

「【0051】
以上のように,本実施の形態では,ソース領域幅L2の寸法は,0.36μm以上である。したがって,たとえソース領域幅L1が0.36μmより小さい場合であっても,ソース領域幅L2が0.36μm以上を確保しているので,半導体装置セルの微細化によるチャネル密度向上が可能で,低オン抵抗を実現することができる。換言すれば,たとえソース領域幅L1が0.36μmより小さい場合であっても,ソース領域幅L2が0.36μm以上を確保しているので,図3で示した急激なオン抵抗の上昇を回避することができる。」









(2)上記記載から,引用文献5には,次の技術が記載されていると認められる。
ア 引用文献5に記載された発明は,トレンチゲート構造を有する電力用半導体装置に関するものである。(段落【0001】)

イ 引用文献5に記載された発明は,トレンチゲート構造およびトレンチコンタクト構造を有する半導体装置において,低オン抵抗を維持しつつ,セルの微細化がより進められることが望まれており,また,ゲート・ソース間における電気的ショートを抑制しつつ,セルの微細化がより進められることが望まれていることを課題とするものである。(段落【0011】)

ウ エピタキシャル層2上には,p型のベース層3が形成され,当該ベース層3上には,n+型のソース層4が形成され,ソース層4およびベース層3を貫通する,複数のトレンチゲート構造GTが形成されている。(段落【0025】,【図1】)

エ 当該導電部8の底面は,ベース層3の上面(より具体的には,ベース層3の表面に形成されたp+型のコンタクト領域11)と電気的に接続していることにより,トレンチコンタクト構造が形成されている。(段落【0028】,【図1】)

オ 平面視において,ストライプ状のトレンチゲート構造GT,ストライプ状のソース層4,ストライプ状の導電部8とベース層3とが接続する部分(コンタクト領域11),ストライプ状のソース層4およびストライプ状のトレンチゲート構造GTが,当該順に周期的に形成されている。(段落【0034】)

カ ソース領域幅Lが0.36μmより小さくなると急激にオン抵抗は上昇するのは,ソース領域幅Lが狭くなることで,ソース層4からベース層3への電子の供給量が減少するからであり,換言すると,ソース領域幅Lが0.36μm以上であれば,ソース層4からベース層3への電子の供給を確保することができる。(段落【0039】)

キ 実施の形態2では,平面視において,導電部8とベース層3とが接続する部分(コンタクト領域11)が,島状に点在して形成されている。(段落【0045】,【図4】)

ク 実施の形態2では,ソース領域幅L1が0.36μmより小さい場合であっても,ソース領域幅L2が0.36μm以上を確保しているので,半導体装置セルの微細化によるチャネル密度向上が可能で,低オン抵抗を実現することができる。(段落【0051】,【図4】)

第6 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。
ア 引用発明の「ゲート電極23」は,本願発明1の「第1電極」に相当する。

イ 引用発明の「B-B方向」,「B-Bに垂直な方向」は,それぞれ本願発明1の「第1方向」,「第2方向」に相当する。
引用発明の「ソース電極37」は,「B-B方向及びB-Bに垂直な方向にマトリクス状に配置され」た「多数の単位セル21」の「ソーストレンチ24」に入り込んでいるものであることから,引用発明の「B-Bに垂直な方向に隣り合う」「多数の単位セル21」のうちの2つの「単位セル21」における「ソーストレンチ24」内の「ソース電極37」のそれぞれは,本願発明1の「第1電極領域」と,「第1電極領域」と第2方向において並ぶ「第2電極領域」に相当する。
また,引用発明の「ソース電極37」のうち「B-B方向」において「ゲート電極23」と「ソーストレンチ24」の間の領域は,本願発明1の「第3電極領域」に相当する。
したがって,引用発明の「ソース電極37」は本願発明1の「第2電極」に相当する。

ウ 引用発明の「ドリフト領域13」は,「ゲート電極23」の下方に位置する領域(本願発明1の第1部分領域に相当),「B-Bに垂直な方向に隣り合う」「多数の単位セル21」のうちの2つの「単位セル21」における「ソーストレンチ24」内の「ソース電極37」のそれぞれの下方に位置する領域(本願発明1の第2部分領域及び第4部分領域に相当)と当該2つの領域の間に位置する領域(本願発明1の第5部分領域に相当),「ゲート電極23」の下方に位置する領域と,「ソーストレンチ24」内の「ソース電極37」のそれぞれの下方に位置する領域との間に位置する領域(本願発明1の第3部分領域に相当)を有するものである。
また,引用発明の「ドリフト領域13」は,「SiCエピタキシャル層8における,ボディ領域12に対してSiC基板5側の領域」であって,「エピタキシャル成長後のままの状態が維持された,n^(-)型」の領域であるので,本願発明1の「第1導電形の第1半導体領域」に相当する。

エ 引用発明の「ソース耐圧保持領域28」は,p型の領域であり,「B-Bに垂直な方向に隣り合う」「ソーストレンチ24」と「ドリフト領域13」との間の領域(本願発明1の第6部分領域,第8部分領域に相当)を有し,「ソーストレンチ24」の側壁に,「B-B方向」において接する領域(本願発明1の第7部分領域に相当)及び「B-Bに垂直な方向」において接する領域(本願発明1の第9部分領域に相当)を有するので,本願発明1の「第2半導体領域」に相当する。

オ 引用発明の「ボディ領域12」は,p型の領域であり,「ドリフト領域13」上であって「ゲート電極23」と「ソース耐圧保持領域28」のうち「ソーストレンチ24」の側壁に「B-B方向」において接する領域との間に形成されるから,本願発明1の「第3半導体領域」に相当する。

カ 引用発明の「ソース領域14」は,n型の領域であり,「ボディ領域12」上に形成された領域(本願発明1の「第10部分領域」に相当)を有し,「ソース耐圧保持領域28」のうち「ソーストレンチ24」の側壁に「B-B方向」において接する領域の上方に位置する領域(本願発明1の「第11部分領域」に相当)を有し,「ソース耐圧保持領域28」のうち「ソーストレンチ24」の側壁に「B-Bに垂直な方向」において接する領域の上方に位置する領域(本願発明1の「第12部分領域」に相当)を有するので,本願発明1の「第4半導体領域」に相当する。

キ 引用発明の「ゲート絶縁膜22」は本願発明1の「第1絶縁膜」に相当する。

ク 引用発明の「ゲート電極23」は「格子状に形成され」た「ゲートトレンチ15」内に形成されるので,少なくとも1方向に延びる部位を有するものと認められるので,引用発明と本願発明1とは「前記第1電極は,前記第2方向に沿う帯状であ」る点で一致する。

ケ 引用発明の「ドリフト領域13」,「ソース耐圧保持領域28」,「ボディ領域12」,「ソース領域14」は,「SiCエピタキシャル層8」に形成されるので,引用発明と本願発明1とは「前記第1半導体領域,前記第2半導体領域,前記第3半導体領域及び前記第4半導体領域は,炭化珪素を含」む点で一致する。

以上のア?コによれば,本願発明1と引用発明との一致点,相違点は以下のとおりである。
<一致点>
「第1電極と,
第2電極であって,前記第2電極は,第1電極領域,第2電極領域及び第3電極領域を含み,前記第1電極から前記第1電極領域に向かう第1方向は,前記第1電極領域から前記第2電極領域に向かう第2方向と交差し,前記第1方向における前記第3電極領域の位置は,前記第1方向における前記第1電極領域の位置と,前記第1方向における前記第1電極の位置との間にある,前記第2電極と,
第1導電形の第1半導体領域であって,前記第1半導体領域は,第1部分領域,第2部分領域,第3部分領域,第4部分領域及び第5部分領域を含み,前記第1部分領域は,前記第1方向及び前記第2方向と交差する第3方向において前記第1電極から離れ,前記第2部分領域は,前記第3方向において前記第1電極領域から離れ,前記第1方向における前記第3部分領域の位置は,前記第1方向における前記第1部分領域の位置と,前記第1方向における前記第2部分領域の位置と,の間にあり,前記第3部分領域の少なくとも一部は,前記第1方向において前記第1電極と前記第1電極領域との間にあり,前記第4部分領域は,前記第3方向において前記第2電極領域から離れ,前記第5部分領域は,前記第2部分領域と前記第4部分領域との間にある,前記第1半導体領域と,
第2導電形の第2半導体領域であって,前記第2半導体領域は,第6部分領域,第7部分領域,第8部分領域及び第9部分領域を含み,前記第6部分領域は,前記第3方向において前記第2部分領域と前記第1電極領域との間に位置し,前記第7部分領域の一部は,前記第1方向において前記第3部分領域の前記少なくとも一部と前記第1電極領域との間に位置し,前記第8部分領域は,前記第3方向において前記第4部分領域と前記第2電極領域との間に位置し,前記第9部分領域の少なくとも一部は,前記第2方向において前記第1電極領域と前記第2電極領域との間に位置した,前記第2半導体領域と,
前記第2半導体領域と接続された前記第2導電形の第3半導体領域であって,前記第3半導体領域は,前記第3方向において前記第3部分領域の前記少なくとも一部と前記第3電極領域との間に位置し,前記第3半導体領域は,前記第1方向において,前記第1電極と,前記第7部分領域の別の一部と,の間に位置した,前記第3半導体領域と,
前記第2電極と電気的に接続された前記第1導電形の第4半導体領域であって,前記第4半導体領域は,第10部分領域,第11部分領域及び第12部分領域を含み,前記第10部分領域は,前記第3方向において,前記第3半導体領域と,前記第3電極領域の一部と,の間に位置し,前記第11部分領域は,前記第3方向において,前記第7部分領域と,前記第3電極領域の別の一部と,の間に位置し,前記第12部分領域は,前記第3方向において,前記第9部分領域と,前記第2電極との間に位置した,前記第4半導体領域と,
前記第1電極と前記第1半導体領域との間,前記第1電極と前記第3半導体領域との間,及び,前記第1電極と前記第4半導体領域との間に設けられた第1絶縁膜と,
を含み,
前記第1電極は,前記第2方向に沿う帯状であり,
前記第1半導体領域,前記第2半導体領域,前記第3半導体領域及び前記第4半導体領域は,炭化珪素を含み,
前記第1導電形はn形であり,前記第2導電形はp形である,半導体装置。」である点。

<相違点1>
本願発明1の「第2半導体領域」は,「第2方向に沿う帯状であ」るのに対し,引用発明の「ソース耐圧保持領域28」は帯状ではない点。

<相違点2>
本願発明1において,「第2電極は,第4電極領域をさらに含み,前記第2方向における前記第4電極領域の位置は,前記第2方向における前記第1電極領域の位置と,前記第2方向における前記第2電極領域の位置と,の間に位置し,前記第12部分領域は,前記第9部分領域と前記第4電極領域との間に位置し,前記第1電極領域は,前記第2方向において,2つの前記第9部分領域に挟まれ」るのに対し,引用発明においては,当該事項について明記がない点。

(2)相違点に対する判断
ア 相違点1について
(ア)引用発明において,「ソース耐圧保持領域28」を帯状に形成しようとすると,「格子状に形成され」た「ゲートトレンチ15」と干渉することから,引用発明において,「ソース耐圧保持領域28」を帯状に形成することは,当業者にとって困難である。

(イ)上記第5の1.(3)のとおり,「ボディ領域12の配置形態は,マトリクス状に限らず,ストライプ状であってもよい。」との記載があり,引用文献4及び5には,ソーストレンチ構造においてトレンチを島状に形成する旨が記載されているが,引用発明において,「ボディ領域12の配置形態」を「ストライプ状」としたものについて,ソーストレンチを島状とする動機はない。

(ウ)また,引用文献2,3に照らしても,「ソース耐圧保持領域28」をストライプ状に形成することや「ソーストレンチ24」を島状に形成することは記載されていない。

(エ)してみると,当業者であっても,引用発明及び引用文献2?5に記載された技術的事項に基づいて,本願発明1の相違点1に係る構成とすることは,容易に発明できたものであるとはいえない。

イ したがって,他の相違点について判断するまでもなく,本願発明1は,当業者といえども,引用発明及び引用文献2?5に記載された技術的事項に基づいて,容易に発明できたものであるとはいえない。

3.本願発明2?6について
本願発明2?6も,上記相違点1に係る構成,すなわち,本願発明1の「前記第2半導体領域は,前記第2方向に沿う帯状であ」るとの構成を備えるものであるから,本願発明1と同じ理由により,引用発明及び引用文献2?5に記載された技術的事項に基づいて当業者が容易に発明できたものとはいえない。

第7 原査定についての判断
本願発明1?6は「前記第2半導体領域は,前記第2方向に沿う帯状であ」るとの構成を備えるものであるから,上記第6の1(2)で検討したように,当業者であっても,拒絶査定において引用された引用文献1?4に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由を維持することはできない。

第8 当審拒絶理由について
1.特許法36条6項2号について
当審では,請求項6には「前記第1半導体膜を含む加工体の」との記載があるが,この記載よりも前に「第1半導体膜」の記載が無く,「前記第1半導体膜」が何を指し示しているのかが不明確であるため,請求項6に係る発明は明確でないとの拒絶の理由を通知している。
これに対し,令和2年12月21日提出の手続補正書でした補正により,請求項6には「前記第1半導体膜を含む加工体の」との記載が「前記第1半導体領域を含む加工体の」と変更する補正がされた結果,この拒絶の理由は解消された。

第9 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2021-03-10 
出願番号 特願2017-14251(P2017-14251)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 恩田 和彦  
特許庁審判長 辻本 泰隆
特許庁審判官 井上 和俊
▲吉▼澤 雅博
発明の名称 半導体装置及びその製造方法  
代理人 日向寺 雅彦  
代理人 日向寺 雅彦  
代理人 日向寺 雅彦  
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