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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1372374
審判番号 不服2020-9610  
総通号数 257 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-05-28 
種別 拒絶査定不服の審決 
審判請求日 2020-07-08 
確定日 2021-04-13 
事件の表示 特願2019-566712「半導体装置および電力変換装置」拒絶査定不服審判事件〔、請求項の数(9)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,2019年(平成31年)4月11日を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
令和元年12月2日 :手続補正書の提出
令和2年2月6日付け :拒絶理由通知書
令和2年3月26日 :意見書の提出
令和2年4月7日付け :拒絶査定
令和2年7月8日 :審判請求書の提出


第2 原査定の概要
原査定(令和2年4月7日付け拒絶査定)の概要は,本願の請求項1?5,7?9に係る発明は,本願出願前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用例1に記載された発明及び引用例2?5に記載された技術的事項に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用例一覧
1.特開2008-85188号公報
2.特開2013-211503号公報
3.特開2007-19412号公報
4.国際公開第2018/84020号
5.特開2017-126770号公報

なお,本願の請求項6に係る発明は,原査定の対象とされていない。


第3 本願発明
本願の請求項1?9に係る発明(以下,それぞれ「本願発明1」?「本願発明9」という。)は,令和元年12月2日提出の手続補正書により補正された特許請求の範囲の請求項1?9に記載された事項により特定される発明であり,そのうちの本願発明1は以下のとおりの発明である。
「炭化珪素から成る半導体基板(31)と,
前記半導体基板(31)上に形成された炭化珪素から成る第1導電型のドリフト層(1)と,
活性領域(RI)の前記ドリフト層(1)の表層部に形成された第2導電型のウェル領域(9)と,
前記ウェル領域(9)の表層部に形成された第1導電型のソース領域(11)と,
前記ウェル領域(9)における前記ソース領域(11)と前記ドリフト層(1)との間の領域であるチャネル領域を覆うゲート絶縁膜(12)と,
前記ゲート絶縁膜(12)上に形成されたゲート電極(13)と,
前記ゲート電極(13)を覆う層間絶縁膜(14)と,
前記活性領域(RI)の外側の終端領域(RO)において,前記ドリフト層(1)の表層部に,前記活性領域(RI)を平面視で取り囲むように形成された第2導電型の終端ウェル領域(20)と,
前記ドリフト層(1)上に,前記終端ウェル領域(20)の一部を覆うように形成されたフィールド絶縁膜(3)と,
前記フィールド絶縁膜(3)よりも内側の前記ドリフト層(1)上に形成され,前記終端ウェル領域(20)と電気的に接続した,Al,Cu,Mo,Niのいずれか1つまたは複数を含む金属,あるいは,Al合金を材料とする部分を有する表面電極(50)と,
前記フィールド絶縁膜(3)および前記表面電極(50)上に形成され,前記表面電極(50)の外側の端部を覆う上面膜(6)と,
前記半導体基板(31)の裏面に形成された裏面電極(8)と,
を備え,
前記表面電極(50)は,
前記層間絶縁膜(14)上に形成され,前記層間絶縁膜(14)に形成されたコンタクトホールを通して前記ソース領域(11)と電気的に接続したソース電極(51)と,
前記層間絶縁膜(14)上に,前記ソース電極(51)を平面視で取り囲むように形成され,前記層間絶縁膜(14)に形成されたコンタクトホールを通して前記ゲート電極(13)と電気的に
接続したゲート配線(52)と,を含み,
前記終端領域(RO)は,平面視で,直線部および曲線状のコーナー部を有しており,
前記表面電極(50)の外側の端部は,前記終端ウェル領域(20)の外側の端部よりも内側に位置し,
前記終端ウェル領域(20)の外側の端部から前記表面電極(50)の外側の端部ま での距離に関し,前記終端領域(RO)のコーナー部における当該距離は,前記終端領域(RO)の直線部における当該距離よりも長い,
ことを特徴とした半導体装置。」

本願発明2?5,7?9は,本願発明1を減縮した発明である。

第4 引用例の記載と引用発明
1.引用例1について
(1)引用例1の記載
原査定の拒絶の理由に引用された引用例1(特開2008-85188号公報)には,図11とともに次の記載がある。
「【0002】
従来の絶縁ゲート型半導体装置において,ゲートパッド電極の下方にトランジスタセルは配置されていない(例えば特許文献1参照。)。
【0003】
また,ゲートパッド電極の下方には,例えばpn接合を複数直列接続した保護ダイオードが配置される場合がある。また,ゲートパッド電極の下方の基板にドレイン-ソース間逆方向耐圧を確保するため,高濃度不純物による拡散領域を形成する場合もある。
【0004】
図11には,従来の絶縁ゲート型半導体装置として,ゲートパッド電極の下方にp+型不純物領域を設けたnチャネル型MOSFETの一例を示す。
【0005】
図11(A)は,MOSFETの平面図である。なお,図11(A)では基板表面の層間絶縁膜は省略し,金属電極層(ソース電極47,ゲートパッド電極48,ゲート配線48a)は破線で示している。
【0006】
ゲート電極43は,半導体基板31表面にゲート酸化膜41を介してストライプ状に設けられる。ゲート電極43はポリシリコンを堆積後不純物を導入して低抵抗化を図り,パターンニングする。ソース領域45はゲート電極43に沿って基板31表面に設ける。ソース領域45はゲート電極43に沿って設けられストライプ形状を有する。
【0007】
トランジスタセルが配置される動作領域51上にソース電極47が設けられ,チップ端部にはゲートパッド電極48が配置される。チップ周辺にはゲートパッド電極48に接続するゲート配線48aが設けられる。
【0008】
図11(B)は,図11(A)のf-f線断面図である。
【0009】
半導体基板31は,n+型シリコン半導体基板31aの上にn-型エピタキシャル層31bを積層するなどしてドレイン領域を設けたものであり,その表面にp型のチャネル領域34をストライプ状に複数設ける。チャネル領域34間の基板31表面にはゲート絶縁膜41を介してストライプ状に複数のゲート電極43を配置する。ゲート電極43に隣接したチャネル領域34表面にはn+型のソース領域45が形成される。ゲート電極43上は層間絶縁膜46で覆い,ソース領域45にコンタクトするソース電極47を設ける。ゲート電極43で囲まれた領域が1つのトランジスタセルとなり,これらが多数配置されて動作領域51が構成される。
【0010】
ゲートパッド電極48は,動作領域51外のn-型半導体層31b上方に設けられ,動作領域51のゲート電極43に接続する。またゲートパッド電極48の下方には,ポリシリコンに不純物をドープした保護ダイオード43dが配置される。p+型不純物領域49は保護ダイオード43dと同様のパターンで設けられる。
【特許文献1】特開2002-368218号公報(図6?図8)」
「【0026】
図1は,本発明の第1の実施形態であるMOSFETのチップの平面図を示す。図1(A)は,層間絶縁膜を省略し,金属電極層(ソース電極,ゲートパッド電極,ゲート配線)を破線で示した平面図であり,図1(B)は,ソース電極およびゲートパッド電極,ゲート配線のパターンを示す平面図である。
【0027】
本発明のMOSFET100は,n型半導体基板1と,チャネル領域4と,第1絶縁膜11と,ゲート電極13と,ソース領域15と,ボディ領域14と,第2絶縁膜16と,ゲートパッド電極18と,ソース電極17と,保護ダイオード12dとから構成される。
【0028】
図1(A)の如く,ゲート電極13はn型半導体基板1の表面に第1絶縁膜となるゲート酸化膜(ここでは不図示)を介してストライプ状に設けられる。ゲート電極13は,ポリシリコンを堆積後不純物の導入により低抵抗化を図り,パターンニングされている。
【0029】
チャネル領域4は,ゲート電極13に沿ってn型半導体基板1の表面にストライプ状に設けられたp型不純物領域である。
【0030】
ソース領域15はゲート電極13に沿ってチャネル領域4表面に設けられたn+型不純物領域であり,ボディ領域14は基板の電位安定化のため,隣接するソース領域15間のチャネル領域4表面に,ゲート電極13に沿って設けられたp+型不純物領域である。
【0031】
ゲート電極13で囲まれたソース領域15,チャネル領域4(ボディ領域14)によりストライプ状のMOSFETのトランジスタセルが構成される。このトランジスタセルが多数個配置されて,MOSFET100の動作領域21が構成される。トランジスタセルはチップ端部に達し,全てのゲート電極13は,動作領域21の外周を囲みn型半導体基板1上にゲート酸化膜を介して配置されたゲート引き出し電極13aに接続する。ゲート引き出し電極13aもゲート電極13同様,不純物の導入により低抵抗化が図られたポリシリコンである。
【0032】
ゲートパッド電極18は,チップの一辺に沿って配置される。尚,図1ではチップの一辺において中央付近に配置されている例を示すが,チップのコーナー部に配置されてもよい。ゲートパッド電極18はn+型半導体基板1上に第2絶縁膜となる層間絶縁膜(ここでは不図示)を介して設けられた金属電極層である。また,動作領域21の外周を囲むn型半導体基板上には,層間絶縁膜を介してゲートパッド電極18と接続し,同一の金属電極層によるゲート配線18aが設けられる。ゲート配線18aはゲート引き出し電極13aとコンタクトしこれにより各トランジスタセルのゲート電極13にゲート電圧を印加する。
【0033】
ゲート引き出し電極13aは,ゲート配線18aとほぼ重畳する同様のリング状のパターンで設けられる。ゲート引き出し電極13a下方のn型半導体基板1表面には,ゲート引き出し電極13aとほぼ重畳するリング状のパターンでp+型不純物領域29が設けられる。チップの外周を囲むp+型不純物領域29は,ストライプ状のチャネル領域4と接続しており,チャネル領域4と同じソース電位が印加され,チップ外周端での空乏層の曲率を緩和する。」

引用例1の図1として,以下の図面が示されている。


引用例1の図11として,以下の図面が示されている。



(2)摘記の整理
引用例1の図11と第1の実施形態を示す図1を比較すると,平面視において,図1における「チャネル領域4」が図11における「チャネル領域34」に相当し,以下同様に,「ゲート電極13」が「ゲート電極43」に,「ゲートパッド電極18」が「ゲートパッド電極48」に,「ソース電極17」が「ソース電極47」に,「ソース領域15」が「ソース領域45」に,「p+型不純物領域29」が「p+型不純物領域49」にそれぞれ相当する。
そうすると,引用例1の段落0026?0033に記載された,第1の実施形態における上記各構成の関係は,平面視において相当する位置関係にある図11の各構成においても成り立つものと理解できる。例えば,段落0031及び図1に照らすと,図11で「43a」とあるのは「ゲート引き出し電極43a」を意味するものと理解できる。(以下,図11の「43a」を「ゲート引き出し電極43a」という。)
以上を踏まえ検討すると,引用例1には次の事項が記載されているものと理解できる。
ア nチャネル型MOSFET。(段落0004?0010)
イ n+型シリコン半導体基板31a上にn-型エピタキシャル層31bを積層し,その表面にp型のチャネル領域34を設け,チャネル領域34の表面にゲート絶縁膜41を介してゲート電極43を設け,ゲート電極に隣接したチャネル領域34の表面にn+型のソース領域45を設けること。(段落0009)
ウ ゲート電極43上を覆う層間絶縁膜46を設けること。(段落0009)
エ 動作領域51上の層間絶縁膜46上に形成され,ソース領域45及びチャネル領域34とコンタクトするソース電極47を設けること。(段落0007,0009,図11(B))
オ チャネル領域34はチップの外周を囲むp+型不純物領域49と接続しており,チャネル領域34と同じソース電位が印加されること。(段落0033,図1(A),図11(A))
カ 動作領域51外の層間絶縁膜46上に,ソース電極47を囲むゲートパッド電極48及びゲート配線48aを設けること。(段落0008,0010,0032,図11(A)(B))
キ ゲート電極43に接続され,動作領域51の外周を囲み,ゲート酸化膜を介して配置されたゲート引き出し電極43a(13a)を設けること。(段落0031,図11(A))
ク ゲート配線48a(18a)がゲート引き出し電極43a(13a)を介してゲート電極43(13)にゲート電圧を印加すること。すなわち,ゲート配線48aがゲート電極43と電気的に接続されていること。(段落0032)
ケ p+型不純物領域49を,n-型エピタキシャル層31bの表面に,動作領域51を囲み,ゲート引き出し電極43a及びゲートパッド電極48とほぼ重畳するリング状のパターンで設けること。(段落0010,0011,0033,図11(A))
コ ソース電極と,チップの外周を囲むp+型不純物領域49が電気的に接続されていること。(上記ク,ケ)
サ p+型不純物領域49の上面に絶縁膜を設けること。(図11(B))
シ p+型不純物領域49が,平面視で直線部及び曲線状のコーナー部を有していること。(図11(A))
ス ゲート配線48aの外側の端部はp+型不純物領域49の外側の端部よりも内側に位置していること。(図11(A))
セ p+型不純物領域49のコーナー部におけるp+型不純物領域の外側の端部からゲート配線48aの外側の端部までの距離が,p+型不純物領域49の直線部におけるp+型不純物領域の外側の端部からゲート配線48aの外側の端部までの距離よりも長いこと。(図11(A))

(3)引用発明1
上記ア?セによれば,引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。
「n+型シリコン半導体基板31aと,
前記n+型シリコン半導体基板31a上に積層されたn-型エピタキシャル層31bと,
前記n-型エピタキシャル層31bの表面に設けられたp型のチャネル領域34と,
前記チャネル領域34の表面にゲート絶縁膜41を介して設けられたゲート電極43と,
前記ゲート電極43に隣接したチャネル領域34の表面に設けられたn+型のソース領域45と,
前記ゲート電極43上を覆う層間絶縁膜46と
動作領域51上の前記層間絶縁膜46上に形成され,前記ソース領域45とコンタクトするソース電極47と,
前記動作領域51外の層間絶縁膜46上に形成され,前記ソース電極47を囲み,前記ゲート電極43と電気的に接続されたゲートパッド電極48及びゲート配線48aと,
前記n-型エピタキシャル層31bの表面に,前記動作領域51を囲み,前記ゲート引き出し電極43a及び前記ゲートパッド電極48とほぼ重畳するリング状のパターンで設けられたp+型不純物領域49と,
前記p+型不純物領域49の上面に設けられた絶縁膜を備え,
前記ソース電極47が前記p+型不純物領域49と電気的に接続されており,
前記p+型不純物領域49が,平面視で直線部及び曲線状のコーナー部を有しており,
前記ゲート配線48aの外側の端部は前記p+型不純物領域49の外側の端部よりも内側に位置しており,
前記p+型不純物領域49のコーナー部における前記p+型不純物領域の外側の端部から前記ゲート配線48aの外側の端部までの距離が,前記p+型不純物領域49の直線部における前記p+型不純物領域の外側の端部から前記ゲート配線48aの外側の端部までの距離よりも長い,
nチャネル型MOSFET。」

2.引用例2?5について
(1)引用例2の記載
原査定の拒絶の理由に引用された引用例2(特開2013-211503号公報)には,次の記載がある。
「【0021】
この後の工程に関しては図示していないが,例えば縦型SBDを製造するには,本発明を実施する面の反対側に,ショットキーコンタクト等の構造を作製するため,多数の工程を通し,その後,例えば図2(4)に示すように,前述のドリフト層2とショットキー接合を持つ第1の金属層11を,例えばTiで形成し,例えば8℃/秒の昇温時間で昇温し,例えば500℃に到達後5分間保持してSchottky接合を形成する。その後,ボンディング用電極パットとして第2の金属層12を例えば5μmの厚さのAl-Siで形成し,ポリイミド13を形成する。」

(2)引用例3
原査定の拒絶の理由に引用された引用例3(特開2007-19412号公報)には,次の記載がある。
「【0037】
一方,外周耐圧部には,N-型ドリフト層10の表層部に形成されたP型層19と,LOCOS酸化膜20および層間絶縁膜17を介してP型層19の上に形成されたフィールドプレートとしての第1内周耐圧電極21と,が備えられている。また,N-型ドリフト層10の表層部に形成されたN+型層22と,このN+型層22と接するように形成された最外周リングとしての外周耐圧電極23が備えられている。これら第1内周耐圧電極21,外周耐圧電極23により,静的な素子耐圧を確保すると共に,半導体チップ1にサージが印加されたときにIGBT内部に発生する電界集中を緩和させ,電界強度を低下させられるようになっている。なお,第1内周耐圧電極21,外周耐圧電極23には,第1表面電極18と同様に,例えばAlSiが採用される。
【0038】
そして,セル部および外周耐圧部において,第1表面電極18,第1内周耐圧電極21,および外周耐圧電極23を覆う保護膜24が形成され,セル部および外周耐圧部の表面が保護されている。この保護膜24は,図2に示されるように,第1表面電極18および第1内周耐圧電極21の一部が露出するようにパターニングされている。本実施形態では,この保護膜24に例えばポリイミドが採用される。」

(3)引用例4の記載
原査定の拒絶の理由に引用された引用例4(国際公開第2018/84020号)には,図3とともに次の記載がある。

「[0025]また,ゲート電極60とソース電極80との間には,層間絶縁膜55が形成されている。さらに,図2においては,第2ウェル領域31の上方のゲート電極60とゲートパッド82とは,層間絶縁膜55に形成されたゲートコンタクトホール95を介して接続されている。また,図3においては,第2ウェル領域31の上方のゲート電極60とゲート配線83とが,層間絶縁膜55に形成されたゲートコンタクトホール95を介して接続されており,第2ウェル領域31の外周側,すなわち,第1ウェル領域30と反対側のドリフト層20の表層部には,p型で炭化珪素のJTE領域37が形成されている。JTE領域37の不純物濃度は,第2ウェル領域31の不純物濃度より低いものとする。」
引用例4の図3として,以下の図面が示されている。



(4)引用例5の記載
原査定の拒絶の理由に引用された引用例5(特開2017-126770号公報)には,図1とともに次の記載がある。
「【0024】
図1は,本発明の第1実施形態に関する半導体装置の構成を示す要部断面図である。高耐圧半導体装置の例として縦型構造のショットキーダイオードを挙げている。
【0025】
図1に示されたショットキーダイオードは,図示しない半導体基板上に形成されたn-ドリフト層1主面上の活性領域に対応する領域に,ショットキー接合となる金属電極3が形成されている。
【0026】
またショットキーダイオードには,活性領域を平面視上囲んで,ガードリング等のp型の耐圧保持構造2を有する終端領域が形成されている。当該終端領域は,金属電極3を形成する前の段階においてあらかじめ形成される。」

引用例5の図1として,以下の図面が示されている。



第5 対比・判断
1.本願発明1について
(1)本願発明1と引用発明1の対比
本願発明1と引用発明1とを比較する。
ア 引用発明1における「n+型」及び「n-型」が本願発明1における「第1導電型」に相当し,以下同様に,「p+型」が「第2導電型」に,「n+型シリコン半導体基板31a」が「半導体基板(31)」に,「n-型エピタキシャル層31b」が「第1導電型のドリフト層(1)」に,「動作領域51」が「活性領域(RI)」に,「p型のチャネル領域34」が「第2導電型のウェル領域(9)」に,「ゲート絶縁膜41」が「ゲート絶縁膜(12)」に,「ゲート電極43」が「ゲート電極(13)」に,「n+型のソース領域45」が「第1導電型のソース領域(11)」に「層間絶縁膜46」が「層間絶縁膜(14)」に,「ソース電極47」が「ソース電極(51)」に,「nチャンネルMOSFET」が「半導体装置」に,それぞれ相当する。
イ 引用発明1の「ゲートパッド電極48及びゲート配線48a」は,「前記動作領域51外の層間絶縁膜46上に形成され,前記ソース電極47を囲み,前記ゲート電極43と電気的に接続された」ものであるから,本願発明1の「ゲート配線(52)」に相当し,両者は「前記層間絶縁膜(14)上に,前記ソース電極(51)を平面視で取り囲むように形成され」「前記ゲート電極(13)と電気的に接続」されている点で一致する。
ウ 引用発明1の「p+型不純物領域49」は,「前記n-型エピタキシャル層31bの表面に」設けられた領域であるから,本願発明1の「前記ドリフト層(1)の表層部に」「形成された第2導電型の終端ウェル領域(20)」に相当する。
エ 引用発明1の上記「p+型不純物領域49」は,「前記動作領域51を囲み,前記ゲート引き出し電極43a及び前記ゲートパッド電極48とほぼ重畳するリング状のパターンで設けられた」領域であるから,本願発明1の「第2導電型の終端ウェル領域(20)」と引用発明1の「p+型不純物領域49」は,ともに「前記活性領域(RI)の外側の終端領域(RO)において」「前記活性領域(RI)を平面視で取り囲むように形成された」領域である点で一致する。
オ 引用発明1の「前記p+型不純物領域49の上面に設けられた絶縁膜」は,本願発明1における「前記ドリフト層(1)上に,前記終端ウェル領域(20)の一部を覆うように形成されたフィールド絶縁膜(3)」に相当する。
カ 引用発明1における「ソース電極47」並びに「ゲートパッド電極48及びゲート配線48a」は,いずれも「n-型エピタキシャル層31b」上に形成された電極であるから,本願発明1における「前記ドリフト層(1)上に形成され」た「表面電極(50)」に相当する。また,引用発明1において「前記ソース電極47が前記p+型不純物領域49と電気的に接続されて」いることは,本願発明1において「表面電極(50)」が「前記終端ウェル領域(20)と電気的に接続した」ものであることに相当する。
キ 引用発明1の「前記p+型不純物領域49が,平面視で直線部及び曲線状のコーナー部を有しており」との事項は,本願発明1の「前記終端領域(RO)は,平面視で,直線部および曲線状のコーナー部を有しており」との事項に相当する。
ク 引用発明1の「前記ゲート配線48aの外側の端部は前記p+型不純物領域49の外側の端部よりも内側に位置しており」との事項は,本願発明1の「前記表面電極(50)の外側の端部は,前記終端ウェル領域(20)の外側の端部よりも内側に位置し」との事項に相当する。
ケ 引用発明1において「前記p+型不純物領域49のコーナー部における前記p+型不純物領域の外側の端部から前記ゲート配線48aの外側の端部までの距離が,前記p+型不純物領域49の直線部における前記p+型不純物領域の外側の端部から前記ゲート配線48aの外側の端部までの距離よりも長い」ことは,本願発明1において「前記終端ウェル領域(20)の外側の端部から前記表面電極(50)の外側の端部までの距離に関し,前記終端領域(RO)のコーナー部における当該距離は,前記終端領域(RO)の直線部における当該距離よりも長い」との事項に相当する。

以上によれば,本願発明1と引用発明1の一致点及び相違点は以下のとおりとなる。

(一致点)
「炭化珪素から成る半導体基板(31)と,
前記半導体基板(31)上に形成された炭化珪素から成る第1導電型のドリフト層(1)と,
活性領域(RI)の前記ドリフト層(1)の表層部に形成された第2導電型のウェル領域(9)と,
前記ウェル領域(9)の表層部に形成された第1導電型のソース領域(11)と,
前記ウェル領域(9)における前記ソース領域(11)と前記ドリフト層(1)との間の領域であるチャネル領域を覆うゲート絶縁膜(12)と,
前記ゲート絶縁膜(12)上に形成されたゲート電極(13)と,
前記ゲート電極(13)を覆う層間絶縁膜(14)と,
前記活性領域(RI)の外側の終端領域(RO)において,前記ドリフト層(1)の表層部に,前記活性領域(RI)を平面視で取り囲むように形成された第2導電型の終端ウェル領域(20)と,
前記ドリフト層(1)上に,前記終端ウェル領域(20)の一部を覆うように形成されたフィールド絶縁膜(3)と,
前記ドリフト層(1)上に形成され,前記終端ウェル領域(20)と電気的に接続した表面電極(50)と,を備え,
前記表面電極(50)は,
前記層間絶縁膜(14)上に形成され,前記層間絶縁膜(14)に形成されたコンタクトホールを通して前記ソース領域(11)と電気的に接続したソース電極(51)と,
前記層間絶縁膜(14)上に,前記ソース電極(51)を平面視で取り囲むように形成され,前記ゲート電極(13)と電気的に接続したゲート配線(52)と,を含み,
前記終端領域(RO)は,平面視で,直線部および曲線状のコーナー部を有しており,
前記表面電極(50)の外側の端部は,前記終端ウェル領域(20)の外側の端部よりも内側に位置し,
前記終端ウェル領域(20)の外側の端部から前記表面電極(50)の外側の端部までの距離に関し,前記終端領域(RO)のコーナー部における当該距離は,前記終端領域(RO)の直線部における当該距離よりも長い,
ことを特徴とした半導体装置。」である点。
(相違点1)
本願発明1では,「表面電極(50)」が「Al,Cu,Mo,Niのいずれか1つまたは複数を含む金属,あるいは,Al合金を材料とする部分を有する」のに対し,引用発明1では,「ソース電極47」並びに「ゲートパッド電極48及びゲート配線48a」の材料が特定されていない点。
(相違点2)
本願発明1における「表面電極(50)」は,「前記フィールド絶縁膜(3)よりも内側の前記ドリフト層(1)上に形成され」ているのに対し,引用発明1における「ソース電極47」並びに「ゲートパッド電極48及びゲート配線48a」は,「n-型エピタキシャル層31b」(本願発明1の「ドリフト層(1)」に相当。)上に形成されることは特定されているものの,「フィールド絶縁膜(3)よりも内側」に形成されることは特定されていない点。
(相違点3)
本願発明1は,「前記フィールド絶縁膜(3)および前記表面電極(50)上に形成され,前記表面電極(50)の外側の端部を覆う上面膜(6)」を備えるのに対し,引用発明1は,当該「上面膜(6)」を備えることが特定されていない点。
(相違点4)
本願発明1は「前記半導体基板(31)の裏面に形成された裏面電極(8)」を備えるのに対し,引用発明1は,当該「裏面電極(8)」を備えることが特定されていない点。
(相違点5)
本願発明1では,「ゲート電極(13)」と「ゲート配線(52)」が「前記層間絶縁膜(14)に形成されたコンタクトホールを通して」電気的に接続されるのに対し,引用発明1では,「コンタクトホールを通して」接続されることは特定されていない点。

(2)相違点についての判断
事案に鑑み,はじめに相違点3について検討する。
本願明細書段落0038?0050,0099?0108によれば,本願発明1は,オフ状態において印加される電圧によりドリフト層の端縁部が陽極,表面電極が陰極として作用し,表面保護膜(本願発明1でいう「上面膜」)に含有される水分と表面電極との間に化学反応が生じて表面電極端縁部に析出が発生するとの課題が,一般に電界強度の高くなる終端領域コーナー部で顕著となることを踏まえ,本願発明1の構成により終端領域コーナー部における電界強度を低減し,終端領域コーナー部における表面電極端部での析出を抑制するとの作用効果を奏するものであると理解できる。
一方,上記第4の2.(1),(2)に摘記した引用例2,3の記載によれば,SBDやIGBT等の縦型半導体装置の表面電極を覆うようにポリイミド等の保護膜(本願発明1の「上面膜」に相当。)を形成すること自体は,当業者の周知技術であったといえる。しかしながら,上記本願発明1の課題は,引用例1?5のいずれにも記載されておらず,また,当業者に周知の課題であると認めることはできない。
さらに,引用発明1において「前記p+型不純物領域49のコーナー部における前記p+型不純物領域の外側の端部から前記ゲート配線48aの外側の端部までの距離が,前記p+型不純物領域49の直線部における前記p+型不純物領域の外側の端部から前記ゲート配線48aの外側の端部までの距離よりも長い」構成とする理由は,引用例1に記載されておらず,当該構成の技術的な意義は明らかでない。
そうすると,たとえ表面保護膜を形成すること自体が周知技術であるとしても,上記の課題認識を欠いている以上,引用発明1に上記周知技術を適用したものが,コーナー部における析出抑制という作用効果を奏することを当業者が予測できたとはいえない。よって,引用発明1において上記相違点3に係る構成とすることは,当業者が容易に想到し得たことではない。
したがって,他の相違点について検討するまでもなく,本願発明1は,引用発明1及び引用例1?5に記載された技術的事項から当業者が容易に想到し得たものとはいえない。

2.本願発明2?9について
本願発明2?5,7?9は本願発明1と同じ技術的事項を備える発明であるから,本願発明1と同じ理由により,当業者であっても,引用例1?5に基づいて容易に発明できたものであるとはいえない。
なお,本願発明6は原査定の対象外の発明であり,引用例1?5に基づいて容易に発明できたものではない。


第6 結言
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。

 
審決日 2021-03-24 
出願番号 特願2019-566712(P2019-566712)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 棚田 一也  
特許庁審判長 加藤 浩一
特許庁審判官 井上 和俊
小川 将之
発明の名称 半導体装置および電力変換装置  
代理人 吉竹 英俊  
代理人 有田 貴弘  
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