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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1373309
審判番号 不服2020-8993  
総通号数 258 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-06-25 
種別 拒絶査定不服の審決 
審判請求日 2020-06-29 
確定日 2021-05-11 
事件の表示 特願2018-562917「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成30年 7月26日国際公開,WO2018/135146,請求項の数(6)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,2017年(平成29年)11月29日(優先権主張 平成29年1月17日)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
令和元年10月24日付け :拒絶理由通知書
令和元年12月24日 :意見書,補正書の提出
令和2年1月17日付け :拒絶理由通知書(最後)
令和2年3月23日 :意見書,補正書の提出
令和2年4月2日付け :補正却下,拒絶査定
令和2年6月29日 :審判請求書,手続補正書の提出


第2 原査定の概要
原査定(令和2年4月2日付け拒絶査定)の概要は,本願の請求項1?8に係る発明は,令和2年1月17日付け拒絶理由通知書(最後)に記載したとおり,本願出願前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用例1に記載された発明及び引用例2?8に記載された技術的事項に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用例一覧
1.国際公開第2016/013471号
2.特開2011-199141号公報
3.特開2016-46288号公報
4.特開2016-181673号公報
5.特開2016-25324号公報
6.特開2015-72999号公報
7.国際公開第2016/181903号
8.国際公開第2010/110246号


第3 本願発明
本願の請求項1?6に係る発明(以下,それぞれ「本願発明1」?「本願発明6」という。)は,令和2年6月29日提出の手続補正書により補正された特許請求の範囲の請求項1?6に記載された事項により特定される発明であり,そのうちの本願発明1は以下のとおりの発明である。
「第1導電型の半導体基板と,
前記半導体基板のおもて面に設けられた,前記半導体基板より低不純物濃度の第1導電型の第1半導体層と,
前記第1半導体層の,前記半導体基板側に対して反対側の表面層に選択的に設けられた第2導電型の第2半導体層と,
前記第1半導体層および前記第2半導体層の,前記半導体基板側に対して反対側の表面層に設けられた,前記第2半導体層より低不純物濃度の第2導電型の第3半導体層と,
前記第3半導体層の,前記半導体基板側に対して反対側の表面層に選択的に設けられた第1導電型の第1半導体領域と,
前記第3半導体層を貫通して前記第1半導体層に達する第1導電型の第2半導体領域と,
前記第3半導体層の,前記半導体基板側に対して反対側の表面層に選択的に設けられた,前記第3半導体層より高不純物濃度の第2導電型の第3半導体領域と,
前記第1半導体領域と前記第2半導体領域とに挟まれた前記第3半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と,
前記第1半導体領域と前記第3半導体領域の表面に設けられた第1電極と,
前記半導体基板の裏面に設けられた第2電極と,
を備え,
前記第3半導体層の不純物濃度は1×10^(15)?1×10^(18)/cm^(3)であり,
前記第1電極から前記第3半導体領域,前記第2半導体層,前記第1半導体層および前記半導体基板を経由して前記第2電極に至る内蔵PNダイオードの順方向電圧よりも高いしきい値電圧を有し,
前記順方向電圧は3Vを超えて5V以下であり,前記しきい値電圧は,前記順方向電圧よりも高くかつ3V?8Vであり,
前記しきい値電圧は,前記順方向電圧よりも1.5?2倍高いことを特徴とする半導体装置。」

本願発明2?4は,本願発明1を減縮した発明である。また,本願発明5は本願発明1に対応する製造方法の発明であり,本願発明6は本願発明5を減縮した発明である。


第4 引用例の記載と引用発明
1.引用例1について
(1)引用例1の記載
原査定の拒絶の理由に引用された引用例1(国際公開第2016/013471号)には,図1とともに次の記載がある。
「[0025] (実施の形態1)
・実施の形態1にかかる半導体装置の一例
図1は,本発明の実施の形態1にかかる半導体装置の一例を示す断面図である。図1に示すように,実施の形態1にかかる半導体装置100は,活性領域101及び耐圧構造部102を有する。耐圧構造部102は,活性領域101を囲むように配置されていてもよい。半導体装置100は,炭化珪素でできたn^(+)半導体基板1及びn半導体層2を備えている。
[0026] n^(+)半導体基板1は,例えば炭化珪素に窒素原子(N)が,2×10^(18)/cm^(3)程度の不純物濃度でドーピングされた炭化珪素単結晶基板であってもよい。n^(+)半導体基板1は,例えばドレイン領域となる。n^(+)半導体基板1の第1主面は,例えば(000-1)面であってもよい。n^(+)半導体基板1の第1主面は,例えば(000-1)面に対して,平行な面であってもよいし,あるいは10度以内の角度で傾いた面であってもよい。n^(+)半導体基板1の第1主面は,例えば<11-20>方向に4度程度のオフ角を有する(000-1)面であってもよい。本実施の形態の説明において,n^(+)半導体基板1のおもて面は第1主面であり,裏面は第2主面であるとする。
[0027] n半導体層2は,n^(+)半導体基板1の第1主面上に設けられている。n半導体層2の不純物濃度は,n^(+)半導体基板1よりも低い。n半導体層2は,例えば炭化珪素に窒素原子が1×10^(16)/cm^(3)程度の不純物濃度でドーピングされた半導体層であってもよい。n半導体層2は,例えばn型のドリフト層となる。n半導体層2の厚さは,例えば10μm程度であってもよい。n半導体層2は,エピタキシャル成長法によってn^(+)半導体基板1の上に積層されてもよい。
[0028] 活性領域101の構造について説明する。活性領域101において,n^(+)半導体基板1の第1主面側には,半導体装置100のMOS構造,すなわち素子構造が形成されている。なお,図1に示す例では,活性領域101にMOS構造が1つだけ示されているが,複数のMOS構造が並列に設けられていてもよい。
[0029] 半導体装置100は,MOS構造として,例えばp^(+)半導体領域3,pベース領域4,n^(+)ソース領域6,p^(+)コンタクト領域7,ソース電極13,ゲート絶縁膜9及びゲート電極10を備えている。活性領域101において,n^(+)半導体基板1の第2主面側には,例えばドレイン電極12となる裏面電極,及びドレイン電極パッド16となる裏面電極パッドが設けられている。
[0030] p^(+)半導体領域3は,n半導体層2の表面領域の一部に設けられている。p^(+)半導体領域3は,例えばn半導体層2の表面領域の別の一部を挟むように設けられていてもよい。p^(+)半導体領域3は,例えば炭化珪素にアルミニウム原子が3×10^(18)/cm^(3)程度の不純物濃度でドーピングされた半導体領域であってもよい。p^(+)半導体領域3の幅は,例えば13μm程度であってもよい。p^(+)半導体領域3の深さは,例えば0.5μm程度であってもよい。隣り合うp^(+)半導体領域3とp+半導体領域3との間の領域は,n半導体層2の領域である。隣り合うp^(+)半導体領域3とp^(+)半導体領域3との間の距離は,例えば2μm程度であってもよい。
[0031] pベース領域4は,p^(+)半導体領域3の表面上に設けられている。pベース領域4の不純物濃度は,p^(+)半導体領域3よりも低い。pベース領域4は,例えば炭化珪素にアルミニウム原子が8×10^(15)/cm^(3)程度の不純物濃度でドーピングされた半導体領域であってもよい。pベース領域4の厚さは,例えば0.5μm程度であってもよい。pベース領域4は,エピタキシャル成長法によってn半導体層2の上に積層されたp半導体層をパターニングすることによって形成されてもよい。
[0032] nウェル領域8は,n半導体層2の,隣り合うp^(+)半導体領域3とp^(+)半導体領域3との間の領域の表面上に,設けられている。nウェル領域8は,pベース領域4に接して設けられている。nウェル領域8の不純物濃度は,n^(+)半導体基板1よりも低い。nウェル領域8の不純物濃度は,例えば2×10^(16)/cm^(3)程度であってもよい。nウェル領域8は,例えば上述したようにエピタキシャル成長法によってn半導体層2の上に積層されたp半導体層の一部の導電型を,リン原子のイオン注入及び熱処理によって反転させた領域であってもよい。nウェル領域8中の一部のシリコン原子(Si)は,イオン注入されたリン原子で置換されている。nウェル領域8は,例えばn半導体層2とともにn型のドリフト領域となる。nウェル領域8の深さは,例えば0.6μm程度であってもよい。nウェル領域8の幅は,例えば2μm程度であってもよい。
[0033] n^(+)ソース領域6は,p^(+)半導体領域3の上のpベース領域4の表面領域に設けられている。n^(+)ソース領域6は,nウェル領域8から離れて設けられている。n^(+)ソース領域6の不純物濃度は,nウェル領域8よりも高い。
[0034] p^(+)コンタクト領域7は,pベース領域4を挟んでnウェル領域8の反対側,すなわちnウェル領域8から離れて耐圧構造部102側に設けられている。p^(+)コンタクト領域7は,n^(+)ソース領域6に接する。p^(+)コンタクト領域7は,例えば上述したようにn半導体層2の上のpベース領域4となるp半導体層を貫通して,p^(+)半導体領域3に接する。p^(+)コンタクト領域7の不純物濃度は,pベース領域4よりも高い。
[0035] ゲート絶縁膜9は,pベース領域4の,nウェル領域8とn+ソース領域6とに挟まれた領域の表面上に設けられている。ゲート絶縁膜9は,例えばnウェル領域8を挟んで隣り合う一方のpベース領域4の表面上から,nウェル領域8の表面上を経て,他方のpベース領域4の表面上まで伸びていてもよい。ゲート絶縁膜9は,例えば耐圧構造部102まで伸びていてもよい。ゲート絶縁膜9は,例えば酸化膜であってもよい。ゲート絶縁膜9の厚さは,例えば100nm程度であってもよい。
[0036] ゲート電極10は,ゲート絶縁膜9の表面上に設けられている。ゲート電極10は,例えばnウェル領域8を挟んで隣り合う一方のpベース領域4の上から,nウェル領域8の上を経て,他方のpベース領域4の上まで伸びていてもよい。ゲート電極10は,導電性の材料でできていてもよい。ゲート電極10は,例えばリン原子がドーピングされた多結晶シリコンでできていてもよい。ゲート電極10は,例えば図1には現れていない領域においてゲートパッドに電気的に接続されていてもよい。
[0037] ゲート電極10は,層間絶縁膜11によって覆われている。層間絶縁膜11は,耐圧構造部102まで伸びており,ゲート電極10が設けられている側の全面に設けられている。層間絶縁膜11は,多層構造になっており,例えば下層に酸化珪素膜11aを有し,上層に窒化珪素膜11bを有していてもよい。酸化珪素膜11aは,例えばノンドープの珪酸ガラス(NSG:Nondoped Silicate Glass)でできていてもよいし,リンガラス(PSG:Phospho Silicate Glass)でできていてもよい。酸化珪素膜11aの厚さは,例えば0.5μm程度であってもよい。窒化珪素膜11bの厚さは,例えば3μm以下であるのが好ましい。窒化珪素膜11bの厚さは,例えば0.5μm程度であってもよい。
[0038] ソース電極13は,例えば活性領域101及び耐圧構造部102に設けられた層間絶縁膜11,並びに活性領域101及び耐圧構造部102に設けられたゲート絶縁膜9を貫通するコンタクトホール内に設けられている。ソース電極13は,n+ソース領域6及びp^(+)コンタクト領域7に接する。ソース電極13は,n^(+)ソース領域6及びp^(+)コンタクト領域7に電気的に接続されている。ソース電極13は,層間絶縁膜11によって,ゲート電極10から絶縁されている。
[0039] 半導体装置100は,ソース電極パッド14を有していてもよい。ソース電極パッド14は,ソース電極13及び活性部101における層間絶縁膜11を覆うように設けられている。ソース電極パッド14は,ソース電極13に接する。ソース電極パッド14は,ソース電極13に電気的に接続されている。ソース電極パッド14の,層間絶縁膜11の上の部分の厚さは,例えば5μmであってもよい。ソース電極パッド14は,例えばアルミニウム(Al)でできていてもよい。
[0040] ドレイン電極12は,n^(+)半導体基板1の第2主面上に設けられている。ドレイン電極12は,導電性の膜,例えば金属膜でできていてもよい。ドレイン電極12は,例えばニッケル(Ni)でできていてもよい。ドレイン電極12は,n^(+)半導体基板1にオーミック接合している。
[0041] ドレイン電極パッド16は,ドレイン電極12の表面上に設けられている。ドレイン電極パッド16は,導電性の膜,例えば金属膜でできていてもよい。ドレイン電極パッド16は,例えばチタン(Ti),ニッケル及び金(Au)がドレイン電極12側から順に積層されてできていてもよい。ドレイン電極パッド16は,ドレイン電極12に電気的に接続されている。」

引用例1の図1として,以下の図面が示されている。


(2)摘記の整理
以上によれば,引用例1には次の事項が記載されているものと理解できる。
ア 炭化珪素でできたn^(+)半導体基板1及びn半導体層2を備え,MOS構造として,p^(+)半導体領域3,pベース領域4,n^(+)ソース領域6,p^(+)コンタクト領域7,ソース電極13,ゲート絶縁膜9及びゲート電極10を備えた半導体装置100。(段落0025,0029)
イ n半導体層2がn^(+)半導体基板1の第1主面上に設けられていること。n半導体層2の不純物濃度は,n^(+)半導体基板1よりも低いこと。(段落0027)
ウ p^(+)半導体領域3は,n半導体層2の表面領域の一部に設けられていること。(段落0030)
エ pベース領域4は,p^(+)半導体領域3の表面上に設けられていること。pベース領域4の不純物濃度は,p^(+)半導体領域3よりも低いこと。pベース領域4は,エピタキシャル成長法によってn半導体層2の上に積層されたp半導体層をパターニングすることによって形成されてもよいこと。(段落0031)
オ pベース領域4は,炭化珪素にアルミニウム原子が8×10^(15)/cm^(3)程度の不純物濃度でドーピングされた半導体領域であること(段落0031)
カ nウェル領域8は,pベース領域4に接して設けられ,エピタキシャル成長法によってn半導体層2の上に積層されたp半導体層の一部の導電型を,リン原子のイオン注入及び熱処理によって反転させた領域であり,n半導体層2とともにn型のドリフト領域となること。(段落0032)
キ n^(+)ソース領域6は,p^(+)半導体領域3の上のpベース領域4の表面領域に設けられていること。(段落0033)
ク p^(+)コンタクト領域7は,n半導体層2の上のpベース領域4となるp半導体層を貫通して,p^(+)半導体領域3に接すること。p^(+)コンタクト領域7の不純物濃度は,pベース領域4よりも高いこと。(段落0034)
ケ ゲート絶縁膜9は,pベース領域4の,nウェル領域8とn^(+)ソース領域6とに挟まれた領域の表面上に設けられていること。(段落0035)
コ ゲート電極10は,ゲート絶縁膜9の表面上に設けられていること。(段落0036)
サ ソース電極13は,n^(+)ソース領域6及びp^(+)コンタクト領域7に接すること。(段落0038)
シ ドレイン電極12は,n^(+)半導体基板1の第2主面上に設けられていること。(段落0040)

(3)引用発明1
以上のア?シによれば,引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。
「炭化珪素でできたn^(+)半導体基板1と,
前記n^(+)半導体基板1の第1主面上に設けられ,n^(+)半導体基板1よりも不純物濃度が低いn半導体層2と,
前記n半導体層2の表面領域の一部に設けられたp^(+)半導体領域3と,
前記p^(+)半導体領域3の表面上に設けられ,前記p^(+)半導体領域3よりも不純物濃度が低く,エピタキシャル成長法によって前記n半導体層2の上に積層されたp半導体層をパターニングすることによって形成されたpベース領域4と,
前記p^(+)半導体領域3の上の前記pベース領域4の表面領域に設けられているn^(+)ソース領域6と,
前記pベース領域4に接して設けられ,エピタキシャル成長法によって前記n半導体層2の上に積層されたp半導体層の一部の導電型をリン原子のイオン注入及び熱処理によって反転させた領域であり,前記n半導体層2とともにn型のドリフト領域となるnウェル領域8と,
前記n半導体層2の上の前記pベース領域4となるp半導体層を貫通して前記p^(+)半導体領域3に接し,前記pベース領域4よりも不純物濃度が高いp^(+)コンタクト領域7と,
前記pベース領域4の,前記nウェル領域8と前記n^(+)ソース領域6とに挟まれた領域の表面上に設けられたゲート絶縁膜9と,
前記ゲート絶縁膜9の表面上に設けられたゲート電極10と,
前記n^(+)ソース領域6及び前記p^(+)コンタクト領域7に接するソース電極13と,
前記n^(+)半導体基板1の第2主面上に設けられたドレイン電極12と
を備え,
前記pベース領域4は,アルミニウム原子が8×10^(15)/cm^(3)程度の不純物濃度でドーピングされている,
半導体装置100。」

2.引用例2?5について
(1)引用例2の記載
原査定の拒絶の理由に引用された引用例2(特開2011-199141号公報)には,次の記載がある。
「【0019】
なお,ダイオード12で発生したリーク電流は,ダイオード13を介してドレイン電極9へと流れる。ダイオード13における順方向電圧降下は,炭化珪素の場合3V程度以下であり,ダイオード12の逆方向電圧よりも小さいので上記動作には影響を与えない。また,基体の材料がシリコンの場合であっても,ダイオード13の順方向電圧降下は0.6V程度であり同様に上記動作には影響を与えない。」

(2)引用例3の記載
原査定の拒絶の理由に引用された引用例3(特開2016-46288号公報)には,次の記載がある。
「【0017】
一方で,特許文献2に開示されている回路の寄生インダクタンスを減らして,SiC-MOSFETのボディダイオードへの通電を抑制しようとしても,転流ダイオードの内部抵抗と通電電流の瞬時値の積がSiC-MOSFETのボディダイオードの閾値電圧2.5V?3.0Vを超えた場合にはボディダイオードへの通電が生じ,デバイスが劣化する問題がある。特に2kVを超えるような高電圧回路用の転流ダイオードを用いた場合は,高耐圧化のためにダイオードの構造上,内部抵抗が高くなることから,SiC-MOSFETのターンオフの際に生じるサージ状の瞬間的な逆方向の電流が転流ダイオードに通電されたときに,SiC-MOSFETのボディダイオードの閾値電圧を超えて通電することが問題となる。」

(3)引用例4の記載
原査定の拒絶の理由に引用された引用例4(特開2016-181673号公報)には,次の記載がある。
「【0005】
SiCMOSFETの誤動作を起こさないためには,動作温度(例えば200℃)に於いて,少なくとも3V以上の閾値が必要であり,5V以上が望ましい。そういった中,窒素やリンの終端では,1V程度に落ちてしまうのが現状である。」

(4)引用例5の記載
原査定の拒絶の理由に引用された引用例5(特開2016-25324号公報)には,次の記載がある。
「【0045】
このようにして形成された半導体装置100は,例えばトランジスタの特性として,室温における閾値電圧は約4V程度であり,設計により1?10V程度の閾値電圧は容易に実現できる。使いやすさの観点からは,室温における閾値電圧は2?8Vが望ましい。この閾値電圧の制御は,例えば第2炭化珪素半導体層7の濃度もしくは膜厚の制御により任意に設定することができる。第2炭化珪素半導体層7の濃度が高い場合や膜厚が厚い場合には低い閾値電圧のトランジスタが,反対に上記第2炭化珪素半導体層7の濃度が低い場合や膜厚が薄い場合には高い閾値電圧のトランジスタが得られる。」

(5)引用例2?5のまとめ
上記(1)?(4)から,次の事項が当業者に周知の事項であるといえる。
ア 上記引用例2,3の記載から,SiCにおけるpnダイオードの順方向電圧が2.5?3.0Vであることは周知であるといえる。
イ 上記引用例4,5の記載から,室温でのしきい値が2?8V,動作温度200℃でのしきい値が3V以上のSiC-MOSFETは周知であるといえる。

3.引用例6?8について
(1)引用例6の記載
原査定の拒絶の理由に引用された引用例6(特開2015-72999号公報)には,次の記載がある。
「【0020】
また,p型ベース領域4およびn^(+)型ソース領域5を貫通してn型電流分散層3の厚みの途中位置に達するように,例えば幅が0.8?1.2μm,n^(+)型ソース領域5の表面からの深さが1.7?2.1μmのトレンチ7が形成されている。ここでは,トレンチ7の幅を0.8μm,深さを1.9μmとしており,例えば隣り合うトレンチ7の間の間隔(ピッチ)を4.0μmとしている。このトレンチ7の側面と接するように上述したp型ベース領域4およびn^(+)型ソース領域5が配置されている。
【0021】
さらに,トレンチ7の内壁面はゲート酸化膜8にて覆われている。ゲート酸化膜8の厚みは,例えば60?80nmとされ,ここでは75nmとしている。また,トレンチ7は,ゲート酸化膜8の表面に形成されたゲート電極8によって埋め尽くされている。ゲート電極8は,不純物をドープしたPoly-Siによって構成されている。」

(2)引用例7の記載
原査定の拒絶の理由に引用された引用例7(国際公開第2016/181903号)には,次の記載がある。
「[0067] 以上のように,本実施形態に関する炭化珪素半導体装置では,ゲート電極7にp型不純物であるボロンを導入しているため,通常のn型不純物である燐をドープしたn型ゲート電極を有する縦型MOSFETよりもV_(th)が高くなる。V_(th)を上げるためにウェル領域4のp型不純物濃度を高くはしていないので,オン抵抗が増大することがない。
[0113] この熱処理中に,非晶質シリコン膜72中のボロンが不純物を含まない非晶質シリコン膜71中に拡散して,ボロンの濃度が膜中で均一な多結晶シリコン膜となる。多結晶シリコン膜のボロンの濃度は,1×10^(19)/cm^(3)程度以上1×10^(21)/cm^(3)程度以上の範囲であることが望ましい。本実施形態では,多結晶シリコン膜のボロンの濃度は2×10^(20)/cm^(3)程度とする。ボロン濃度は,ボロンを含む非晶質シリコン膜72の堆積中にBCl_(3)の流量を調整することで変えることができる。」

(3)引用例8の記載
原査定の拒絶の理由に引用された引用例8(国際公開第2010/110246号)には,次の記載がある。
「[0047] そして,半導体装置1では,ゲート電極17がP型ポリシリコンからなる。N型ポリシリコンの仕事関数は,約4.1eVである。これに対し,P型ポリシリコンの仕事関数は,約5.1eVである。そのため,ゲート電極17の材料にP型ポリシリコンを採用することにより,N型ポリシリコンを採用した構成と比較して,VDMOSFETの閾値電圧を約1V上げることができる。その結果,MISFETがオフの状態でソース電極3とドレイン電極との間を流れるドレインリーク電流を低減することができる。」


第5 対比・判断
1.本願発明1について
(1)本願発明1と引用発明1の対比
本願発明1と引用発明1を比較する。
ア 引用発明1における「炭化珪素でできたn^(+)半導体基板1」が,本願発明1における「第1導電型の半導体基板」に相当し,以下同様に,「n半導体層2」が「第1導電型の第1半導体層」に,「p^(+)半導体領域3」が「第2導電型の第2半導体層」に,「pベース領域4」が「第3半導体層」に,「n^(+)ソース領域6」が「第1導電型の第1半導体領域」に,「p^(+)コンタクト領域7」が「第2導電型の第3半導体領域」に,「ゲート絶縁膜9」が「ゲート絶縁膜」に,「ゲート電極10」が「ゲート電極」に,「ソース電極13」が「第1電極」に,「ドレイン電極12」が「第2電極」に,「半導体装置100」が「半導体装置」に,それぞれ相当する。
イ 引用発明1における「nウェル領域8」は,「前記pベース領域4に接して設けられ,エピタキシャル成長法によって前記n半導体層2の上に積層されたp半導体層の一部の導電型をリン原子のイオン注入及び熱処理によって反転させた領域であり,前記n半導体層2とともにn型のドリフト領域となる」領域であるから,本願発明1における「第1導電型の第2半導体領域」に相当し,両者はともに,「前記第3半導体層を貫通して前記第1半導体層に達する」ものである点で一致する。
ウ 引用発明1における「pベース領域4」は「アルミニウム原子が8×10^(15)/cm^(3)程度の不純物濃度でドーピングされている」ものであるから,本願発明1の「第3半導体層」と引用発明1の「pベース領域4」は,ともに,不純物濃度が「1×10^(15)?1×10^(18)/cm^(3)」の範囲内の濃度である点で一致する。

そうすると,本願発明1と引用発明1の一致点及び相違点は,以下のとおりとなる。
(一致点)
「第1導電型の半導体基板と,
前記半導体基板のおもて面に設けられた,前記半導体基板より低不純物濃度の第1導電型の第1半導体層と,
前記第1半導体層の,前記半導体基板側に対して反対側の表面層に選択的に設けられた第2導電型の第2半導体層と,
前記第1半導体層および前記第2半導体層の,前記半導体基板側に対して反対側の表面層に設けられた,前記第2半導体層より低不純物濃度の第2導電型の第3半導体層と,
前記第3半導体層の,前記半導体基板側に対して反対側の表面層に選択的に設けられた第1導電型の第1半導体領域と,
前記第3半導体層を貫通して前記第1半導体層に達する第1導電型の第2半導体領域と,
前記第3半導体層の,前記半導体基板側に対して反対側の表面層に選択的に設けられた,前記第3半導体層より高不純物濃度の第2導電型の第3半導体領域と,
前記第1半導体領域と前記第2半導体領域とに挟まれた前記第3半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と,
前記第1半導体領域と前記第3半導体領域の表面に設けられた第1電極と,
前記半導体基板の裏面に設けられた第2電極と,
を備え,
前記第3半導体層の不純物濃度は1×10^(15)?1×10^(18)/cm^(3)である,
半導体装置。」である点。
(相違点)
本願発明1は,「前記第1電極から前記第3半導体領域,前記第2半導体層,前記第1半導体層および前記半導体基板を経由して前記第2電極に至る内蔵PNダイオードの順方向電圧よりも高いしきい値電圧を有し,
前記順方向電圧は3Vを超えて5V以下であり,前記しきい値電圧は,前記順方向電圧よりも高くかつ3V?8Vであり,
前記しきい値電圧は,前記順方向電圧よりも1.5?2倍高い」のに対し,引用発明1では,「内蔵PNダイオードの順方向電圧」及び「しきい値」が上記のように特定されていない点。

(2)相違点についての判断
上記第4の2.(5)アに示したとおり,引用例2,3の記載から,SiCにおけるPNダイオードの順方向電圧が2.5?3Vであることは当業者に周知の事項であるといえる。また,上記第4の2.(5)イに示したとおり,引用例4,5の記載から,SiC-MOSFETのしきい値電圧として,室温で2?8V,動作温度200℃で3V以上とすることが当業者に周知の事項であるといえる。さらに,一般論として,MOSFETのしきい値電圧自体は,回路構成や動作環境等を勘案し当業者が適宜選択する設計事項であることが当業者の技術常識であるといえる。
しかしながら,上記引用例2?5には,「前記第1電極から前記第3半導体領域,前記第2半導体層,前記第1半導体層および前記半導体基板を経由して前記第2電極に至る内蔵PNダイオードの順方向電圧」(以下,単に「順方向電圧」という。)に対し「しきい値電圧」をどのような数値範囲とするかについては特に記載されていない。
そうすると,引用発明1において「順方向電圧」が「3Vを超えて5V以下」であることに呼応して,「しきい値電圧」を「前記順方向電圧よりも高くかつ3V?8Vであり」,「前記順方向電圧よりも1.5?2倍高い」電圧に設定することまで,上記引用例2?5に記載ないし示唆されていたと認めることはできない。また,「順方向電圧」に対し「しきい値電圧」をそのように設定することまで周知技術であることが,引用例2?5や引用例6?8に示されているとはいえない。
したがって,引用発明1において上記相違点に係る構成とすることは,引用例2?8に記載された技術的事項から当業者が容易に想到し得たことであるとはいえない。

2.本願発明2?6について
本願発明2?6は本願発明1と同じ技術的事項を備える発明であるから,本願発明1と同じ理由により,当業者であっても,引用例1?8に基づいて容易に発明できたとはいえない。


第6 原査定について
審判請求時の補正により,本願発明1?6は「前記第1電極から前記第3半導体領域,前記第2半導体層,前記第1半導体層および前記半導体基板を経由して前記第2電極に至る内蔵PNダイオードの順方向電圧よりも高いしきい値電圧を有し,
前記順方向電圧は3Vを超えて5V以下であり,前記しきい値電圧は,前記順方向電圧よりも高くかつ3V?8Vであり,
前記しきい値電圧は,前記順方向電圧よりも1.5?2倍高い」という事項を有するものとなっており,当業者であっても,拒絶査定において引用された引用文献1?8(すなわち上記引用例1?8)に基づいて,容易に発明できたものとはいえない。したがって,原査定を維持することはできない。


第7 結言
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。


 
審決日 2021-04-21 
出願番号 特願2018-562917(P2018-562917)
審決分類 P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 鈴木 聡一郎鈴木 智之  
特許庁審判長 恩田 春香
特許庁審判官 ▲吉▼澤 雅博
小川 将之
発明の名称 半導体装置および半導体装置の製造方法  
代理人 阪本 朗  
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