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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1373584
審判番号 不服2019-17821  
総通号数 258 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-06-25 
種別 拒絶査定不服の審決 
審判請求日 2019-12-27 
確定日 2021-04-30 
事件の表示 特願2018-508833「撮像素子および撮像装置」拒絶査定不服審判事件〔平成29年10月 5日国際公開、WO2017/169480〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2017年(平成29年)2月28日(優先権主張平成28年3月31日)を国際出願日とする出願であって、その手続の経緯は以下のとおりである。
令和 元年 5月 8日付け 拒絶理由通知書
令和 元年 9月13日 意見書、手続補正書の提出
令和 元年 9月26日付け 拒絶査定
令和 元年12月27日 審判請求書、手続補正書の提出

第2 令和元年12月27日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
令和元年12月27日にされた手続補正(以下、「本件補正」という。)を却下する。

[理由]
1 本件補正について(補正の内容)
(1)本件補正後の特許請求の範囲の記載
本件補正により、特許請求の範囲の請求項1の記載は、次のとおり補正された。(下線は、補正箇所である。)

「光を光電変換して電荷を生成する光電変換部を有する第1半導体基板と、前記光電変換部により生成された電荷に基づく信号を伝送する配線を有する第1配線層とを有する第1回路層と、
前記第1配線層の配線と接続され前記第1配線層の配線から伝送された信号を伝送する配線を有する第2配線層と、前記第2配線層の配線と接続され前記第2配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する貫通電極とを有する第2半導体基板と、を有する第2回路層と、
前記第2回路層の貫通電極と接続される貫通電極を有する第3半導体基板と、前記第3半導体基板の貫通電極と接続される配線を有する第3配線層と、を有する第3回路層と、
前記第3配線層の配線と接続される配線を有する第4配線層と、前記第4配線層の配線と接続され前記第4配線層の配線から伝送された信号を演算処理する演算部を有する第4半導体基板とを有する第4回路層と、を備え、
前記光電変換部に光が入射する側から、前記第1半導体基板、前記第1配線層、前記第2配線層、前記第2半導体基板、前記第3半導体基板、前記第3配線層、前記第4配線層、前記第4半導体基板が設けられる撮像素子。」

(2)補正前の特許請求の範囲
本件補正前の、令和元年9月13日にされた手続補正により補正された特許請求の範囲の請求項1の記載は次のとおりである。

「光を光電変換して電荷を生成する光電変換部を有する第1半導体基板と、前記光電変換部により生成された電荷に基づく信号を伝送する配線を有する第1配線層とを有する第1回路層と、
前記第1配線層の配線と接続され前記第1配線層の配線から伝送された信号を伝送する配線を有する第2配線層と、前記第2配線層の配線と接続され前記第2配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する貫通電極とを有する第2半導体基板と、を有する第2回路層と、
前記第2回路層の貫通電極と接続される貫通電極を有する第3半導体基板と、前記第3半導体基板の貫通電極と接続される配線を有する第3配線層と、を有する第3回路層と、
前記第3配線層の配線と接続される配線を有する第4配線層と、前記第4配線層の配線と接続される第4半導体基板とを有する第4回路層と、を備え、
光が入射する側から、前記第1回路層と前記第2回路層と前記第3回路層と前記第4回路層とが設けられる撮像素子。」

2 補正の適否
本件補正は、本件補正前の請求項1に記載された発明を特定するために必要な事項である「第4半導体回路層」について、「前記第4配線層の配線から伝送された信号を演算処理する演算部を有する」との限定を付加し、また、「光が入射する側から、前記第1回路層と前記第2回路層と前記第3回路層と前記第4回路層とが設けられる撮像素子」の構成について、さらに「第1配線層」、「第2配線層」、「第3配線層、「第4配線層」の光が入射する側からの配置を限定するものであって、補正前の請求項1に記載された発明と補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで、本件補正後の請求項1に記載された発明(以下、「本件補正発明」という。)が同条第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について、以下、検討する。

(1)本件補正発明
本件補正発明は、上記1(1)に記載したとおりのものである。

(2)引用文献の記載事項
ア 引用文献1
(ア)原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、国際公開2015/159766号(以下、「引用文献1」という。)には、図面とともに、次の記載がある。(下線は、当審で付与した。以下同じ。)

「[0001] 本開示は、固体撮像装置および製造方法、並びに電子機器に関し、特に、基板の利用効率の向上を図ることができるようにした固体撮像装置および製造方法、並びに電子機器に関する。」

「[0020] 本開示の一側面の固体撮像装置は、光電変換部を含むセンサ回路を有する第1の半導体基板と、前記センサ回路とは異なる回路をそれぞれ有する第2の半導体基板および第3の半導体基板とを備え、前記第1の半導体基板を最上層とし、前記第1の半導体基板、前記第2の半導体基板、および前記第3の半導体基板が3層に積層され、前記第1の半導体基板に、外部接続用の電極を構成する電極用金属素子が配置されており、前記第2の半導体基板または前記第3の半導体基板内に測定端子用電極を構成する電極用金属素子が配置され、所定の測定を実施した後、前記第1の半導体基板を積層して構成される。」

「[0059] 図5は、本技術を適用した固体撮像装置の画素部の一実施の形態に係る構成を説明する断面図である。この画素部に係る固体撮像装置は、第1の半導体基板と、第2の半導体基板と、第3の半導体基板とを積層して構成される裏面照射型CMOSイメージセンサとして構成される。すなわち、図5に示される画素部に係る個体撮像装置は、3層積層構造とされる。
[0060] また、この固体撮像装置は、例えば、センサ回路が形成された第1の半導体基板、ロジック回路が形成された第2の半導体基板に加えて、メモリ回路が形成された第3の半導体基板から成っている。ロジック回路およびメモリ回路は、それぞれ外部との信号の入出力を伴って動作するようになされている。
[0061] なお本実施例においては、第2の半導体基板がロジック回路、第3の半導体基板がメモリ回路として記述されているが、第2の半導体基板をメモリ回路、第3の半導体基板がロジック回路としても、同様の機能を持ったチップを実現することは可能である。
[0062] 図5に示されるように、第1の半導体基板(例えばシリコン基板)211には、画素の光電変換部となるフォトダイオード(PD)234が形成され、その半導体ウェル領域に各画素トランジスタのソース/ドレイン領域が形成される。
[0063] 画素を構成する基板表面上にはゲート絶縁膜を介してゲート電極を形成し、ゲート電極と対のソース/ドレイン領域により画素トランジスタTｒ1、画素トランジスタTｒ2を形成する。フォトダイオード(PD)234に隣接する画素トランジスタTｒ1が転送トランジスタに相当し、そのソース/ドレイン領域がフローティングディフージョン(FD)に相当する。
[0064] また、第1の半導体基板211には、層間絶縁膜が形成され、層間絶縁膜に接続孔を形成し、画素トランジスタTｒ1、および画素トランジスタTｒ2に接続する接続導体244が形成されている。さらに、各接続導体244に接続するように、複数層のメタル配線240を形成して多層配線層245が形成されている。銅配線240(メタル配線)は、銅(Cｕ)配線で形成する。通常、各銅配線は、Cｕ拡散を防止するバリアメタル膜で覆われる。このため、多層配線層245上に銅配線のキャップ膜である保護膜を形成する。
[0065] また、第1の半導体基板211の多層配線層245の最下層には、外部接続用の電極となるアルミパッド280が形成されている。すなわち、銅配線240よりも第2の半導体基板212との接着面291に近い位置にアルミパッド280が形成されている。この外部接続用の電極は、外部との信号の入出力に係る配線の一端として用いられる。なお、ここでは、電極がアルミで形成されるものとして説明するが、電極が他の金属で形成されるようにしてもよい。
[0066] さらに、第1の半導体基板211には、第2の半導体基板212との電気的接続に用いられるコンタクト265が形成されている。コンタクト265は、後述する第2の半導体基板212のコンタクト311に接続されるとともに、第1の半導体基板211のアルミパッド280にも接続されている。
[0067] そして、第1の半導体基板211には、第1の半導体基板211の裏面側(受光面側)からアルミパッド280に達するようにパッド孔351が形成されている。」

「[0081] 次に、図7乃至図18を参照して、積層構造の固体撮像素子において、基板の利用効率をさらに向上させることについて説明する。なお、以下では、図5の構成例よりも簡略化して図示された固体撮像素子を用いて説明を行い、それぞれの固体撮像素子において対応する構成要素であっても異なる符号が付されているものがある。
[0082] 図7に示されている固体撮像素子500は、1層目の基板501、2層目の基板502、および3層目の基板503が積層された3層積層構造により構成されている。なお、1層目の基板501、2層目の基板502、および3層目の基板503は、例えば、図5の第1の半導体基板211、第2の半導体基板212、および第3の半導体基板213にそれぞれ対応する。即ち、固体撮像素子500では、1層目の基板501にセンサ回路が設けられ、2層目の基板502にロジック回路が設けられ、3層目の基板503にメモリ回路が設けられる。
[0083] 1層目の基板501は、シリコン基板511の表面(図7の下を向く面)側に配線層512が積層され、シリコン基板511の裏面(図7の上を向く面)側に平坦化膜513が積層されて構成される。そして、1層目の基板501では、裏面側から配線層512に形成されているアルミパッド514まで貫通するようにパッド孔515が形成される。また、1層目の基板501には、アルミパッド514と、2層目の基板502および3層目の基板503の少なくとも一方とを接続するためのコンタクト516が形成される。なお、アルミパッド514、パッド孔515、およびコンタクト516は、例えば、図5のアルミパッド280、パッド孔351、およびコンタクト265にそれぞれ対応する。
[0084] 2層目の基板502は、シリコン基板521の裏面(図7の上を向く面)側に配線層522が積層され、シリコン基板521の表面(図7の下を向く面)側に配線層523が積層されて構成される。そして、2層目の基板502では、配線層522に裏面側のアルミパッド524が形成されるとともに、配線層523に表面側のアルミパッド525が形成される。また、2層目の基板502には、1層目の基板501および3層目の基板503を接続するコンタクト526が形成される。また、2層目の基板502は、裏面側のアルミパッド524および表面側のアルミパッド525、並びに、2層目の基板502に設けられるロジック回路を構成するトランジスタを接続するコンタクト527が形成される。なお、コンタクト526およびコンタクト527は、例えば、図5のコンタクト311に対応する。
[0085] 3層目の基板503は、シリコン基板531の表面(図7の上を向く面)側に配線層532が積層され、配線層532に対して配線層533が積層されて構成される。そして、3層目の基板503では、配線層533にアルミパッド534が形成される。また、3層目の基板503では、アルミパッド534と、3層目の基板503に設けられるメモリ回路とを接続する接続導体535が配線層532に形成される。なお、アルミパッド534、および接続導体535は、例えば、図5のアルミパッド330、および接続導体344にそれぞれ対応する。
[0086] そして、1層目の基板501および2層目の基板502が、接着面291を介して張り合わされ、2層目の基板502および3層目の基板503が、接着面292を介して張り合わされて、固体撮像素子500は構成される。」

「[0103] 2層目の基板502では、シリコン基板521にロジック回路などの回路528が形成されており、回路528は、接続導体529、表面側のアルミパッド525、およびコンタクト527を介して、裏面側のアルミパッド524に接続されている。また、裏面側のアルミパッド524は、コンタクト526を介してアルミパッド534に接続されている。従って、例えば、裏面側のアルミパッド524に対して測定プローブを当接させて、単独の回路528に対する測定、単独の回路536に対する測定、並びに、積層品としての回路528および回路536に対する測定を行うことができる。」

「[0105] 1層目の基板501では、シリコン基板511にセンサ回路などの回路518が形成されており、回路518は、接続導体517を介してアルミパッド514に接続されている。また、アルミパッド514は、コンタクト516を介して裏面側のアルミパッド524に接続されている。従って、例えば、アルミパッド514に対して測定プローブを当接させて、単独の回路518に対する測定、単独の回路528に対する測定、単独の回路536に対する測定を行うことができる。さらに、積層品としての回路518および回路528に対する測定、積層品としての回路518および回路536に対する測定、並びに、積層品としての回路518、回路528、および回路536に対する測定を行うことができる。」

「[0117] 次に、図12を参照して、4層積層構造の固体撮像素子の製造方法について説明する。
[0118] まず、第1の工程において、4層目の基板504のアルミパッド544を利用して、4層目の基板504に形成されている回路546に対する測定が行われる。4層目の基板504では、シリコン基板541にメモリ回路などの回路546が形成されており、回路546は、接続導体545を介してアルミパッド544に接続されている。従って、例えば、アルミパッド544に対して測定プローブを当接させて、単独の回路546に対する測定を行うことができる。
[0119] 次に、第2の工程において、4層目の基板504に対して接着面293を介して3層目の基板503を貼り合わせる。3層目の基板503では、回路536が接続導体535、表面側のアルミパッド537、およびコンタクト539を介して、裏面側のアルミパッド534に接続されるとともに、コンタクト538を介して、裏面側のアルミパッド534とアルミパッド544とが接続されている。そして、3層目の基板503の裏面側のアルミパッド534を利用して、3層目の基板503に形成されている回路536、および、4層目の基板504に形成されている回路546に対する測定が行われる。
[0120] 同様に、第3の工程において、3層目の基板503に対して接着面292を介して2層目の基板502を貼り合わせる。そして、2層目の基板502の裏面側のアルミパッド524を利用して、2層目の基板502に形成されている回路528、3層目の基板503に形成されている回路536、および、4層目の基板504に形成されている回路546に対する測定が行われる。
[0121] そして、第4の工程において、2層目の基板502に対して接着面291を介して1層目の基板501を貼り合わせ、アルミパッド514に、外部と接続するための配線が接続される。そして、1層目の基板501のアルミパッド514を利用して、1層目の基板501に形成されている回路518、2層目の基板502に形成されている回路528、3層目の基板503に形成されている回路536、および、4層目の基板504に形成されている回路546に対する測定が行われる。
[0122] 以上のように、4層積層構造の固体撮像素子においても、3層積層構造の固体撮像素子500と同様に積層構造を構成することができる。例えば、アルミパッド514を露出するパッド孔515は、1層目の基板501の受光面側から開口され、平面的に見て2層目の基板502以下においてアルミパッド514に対応する領域には、積層前の測定で使用されるアルミパッドが形成され、アルミパッドが形成される領域以外の余剰領域には、デッドスペースが最小になるように電気回路または配線が配置される。
[0123] また、4層積層構造の固体撮像素子では、2層目の基板502に裏面側のアルミパッド524および表面側のアルミパッド525が形成され、3層目の基板503に裏面側のアルミパッド534および表面側のアルミパッド537が形成される。これらのアルミパッドは、それぞれの基盤を裏面側および表面側からの測定に用いることができる。」

図7

図9

図12

上記記載から、引用文献1には、以下の事項が記載されている。

a 段落[0020],[0082],[0083]、[0105]の記載から、図7及び図9に示された固体撮像素子500の1層目の基板501のシリコン基板511には、光電変換部を含むセンサ回路が形成されていると認められる。
そして、図12に示された4層積層構造の固体撮像素子500の1層目の基板501のシリコン基板511にも、光電変換部を含むセンサ回路が形成されていると認められる。

b 段落[0083]の記載から、図7に示された固体撮像素子500の1層目の基板501には、シリコン基板511の表面(図7の下を向く面)側に配線層512が積層されていると認められる。
また、段落[0083]、[0105]及び図9の記載から、センサ回路518は、配線層512に含まれる接続導体517を介して、配線層512に形成されているアルミパッド514に接続され、アルミパッド514は、コンタクト516を介して2層目の裏面側のアルミパッド524に接続されていると認められる。
そして、図12に示された4層積層構造の固体撮像素子のシリコン基板511も、シリコン基板511の表面(図12の下を向く面)側に配線層512が積層され、センサ回路518は、配線層512に含まれる接続導体517を介して、配線層512に形成されているアルミパッド514に接続され、アルミパッド514は、コンタクト516を介して2層目の裏面側のアルミパッド524に接続されていると認められる。

c 段落[0084]及び図7の記載から、図7に示された固体撮像素子500の2層目の基板502は、シリコン基板521にロジック回路が設けられ、シリコン基板521の裏面(図7の上を向く面)及び表面(図7の下を向く面)に、それぞれ配線層522及び523が積層され、配線層522に裏面側のアルミパッド524、配線層523に表面側のアルミパッド525が形成され、裏面側のアルミパッド524及び表面側のアルミパッド525、並びに2層目の基板502に設けられるロジック回路を構成するトランジスタを接続するコンタクト527が形成されていると認められる。
また、段落[0103]の記載から、裏面側のアルミパッド524は、コンタクト526を介して3層目の基板503のアルミパッド534に接続されていると認められる。
そして、段落[0123]の記載から、図12に示された4層積層構造の固体撮像素子の2層目の基板502も、シリコン基板521にロジック回路が設けられ、シリコン基板521の裏面(図12の上を向く面)及び表面(図12の下を向く面)に、それぞれ配線層522及び523が積層され、配線層522に裏面側のアルミパッド524、配線層523に表面側のアルミパッド525が形成され、裏面側のアルミパッド524及び表面側のアルミパッド525、並びに2層目の基板502に設けられるロジック回路を構成するトランジスタを接続するコンタクト527、及び裏面側のアルミパッド524と3層目の基板のアルミパッド534を接続するコンタクト526が形成されていると認められる。

d 段落[0085]及び図7の記載から、図7に示された固体撮像素子500の3層目の基板503は、シリコン基板531の表面(図7の上を向く面)側に配線層532が積層され、配線層532に対して配線層533が積層されて構成され、配線層533にアルミパッド534が形成され、アルミパッド534と、3層目の基板503に設けられるメモリ回路とを接続する接続導体535が配線層532に形成されていると認められる。
そして、段落[0121]、[0123]の記載から、図12に示された4層積層構造の固体撮像素子の3層目の基板503には、シリコン基板531に回路536が形成され、シリコン基板531の裏面(図12の上を向く面)及び表面(図12の下を向く面)に、それぞれ配線層533及び配線層532が積層され、配線層533に裏面側のアルミパッド534が形成され、アルミパッド534と、3層目の基板503に設けられるメモリ回路とを接続する接続導体535が配線層532に形成され、加えて、段落[0119]の記載から、図12に示された4層積層構造の固体撮像素子の3層目の基板503は、回路536が、接続導体535、表面側のアルミパッド537、及びコンタクト539を介して、裏面側のアルミパッド534に接続されるとともに、コンタクト538を介して、裏面側のアルミパッド534と4層目のアルミパッド544とが接続されていると認められる。
これらのことから、図12に示された4層積層構造の固体撮像素子の3層目の基板503は、シリコン基板531に回路536が形成され、シリコン基板531の裏面(図12の上を向く面)及び表面(図12の下を向く面)に、それぞれ配線層533及び配線層532が積層され、配線層533に裏面側のアルミパッド534が形成され、アルミパッド534と、回路536とを接続する接続導体535が配線層532に形成され、回路536が、接続導体535、表面側のアルミパッド537、及びコンタクト539を介して、裏面側のアルミパッド534に接続されるとともに、コンタクト538を介して、裏面側のアルミパッド534と4層目のアルミパッド544とが接続されていると認められる。

e 段落[0118]の記載から、図12に示された4層積層構造の固体撮像素子の4層目の基板504は、シリコン基板541にメモリ回路などの回路546が形成され、回路546は、接続導体545を介してアルミパッド544に接続されていると認められる。
また、段落[0085]の記載から、3層目の基板503では、接続導体535は配線層532に形成さているから、4層目の基板504の、接続導体546が形成されているシリコン基板541の裏面側の領域(543)は、配線層であると認められる
加えて、図12の記載から、アルミパッド544は、配線層543に形成されていると認められる。
そうすると、図12に示された4層積層構造の固体撮像素子の4層目の基板504は、シリコン基板541にメモリ回路などの回路546が形成され、回路546は、シリコン基板の541の裏面側の配線層543に形成された接続導体545を介して、配線層543に形成されたアルミパッド544に接続されていると認められる。

f そして、図12の記載から、4層積層構造の固体撮像素子の裏面(図7の上を向く面)側から、シリコン基板511、配線層512、配線層522、シリコン基板521、シリコン基板531、配線層532、配線層543、シリコン基板541の順に設けられていると認められる。

g そうすると、引用文献1には、以下の発明(以下、「引用発明」という。)が記載されていると認められる。

「4層積層構造の固体撮像素子500において、

1層目の基板501のシリコン基板511に、光電変換部を含むセンサ回路518が形成され、
シリコン基板511の表面側に配線層512が積層され、
センサ回路518は、配線層512に含まれる接続導体517を介して、配線層512に形成されたアルミパッド514に接続され、アルミパッド514は、コンタクト516を介して2層目の裏面側のアルミパッド524に接続され、

2層目の基板502は、シリコン基板521にロジック回路が設けられ、
シリコン基板521の裏面及び表面に、それぞれ配線層522及び523が積層され、
配線層522に裏面側のアルミパッド524、配線層523に表面側のアルミパッド525が形成され、
裏面側のアルミパッド524及び表面側のアルミパッド525、並びに2層目の基板502に設けられるロジック回路を構成するトランジスタを接続するコンタクト527、及び裏面側のアルミパッド524と3層目の基板のアルミパッド534を接続するコンタクト526が形成され、

3層目の基板503は、シリコン基板531に回路536が形成され、
シリコン基板531の裏面及び表面に、それぞれ配線層533及び配線層532が積層され、
配線層533に裏面側のアルミパッド534が形成され、
アルミパッド534と、回路536とを接続する接続導体535が配線層532に形成され、
回路536が、接続導体535、表面側のアルミパッド537、及びコンタクト539を介して、裏面側のアルミパッド534に接続されるとともに、コンタクト538を介して、裏面側のアルミパッド534と4層目のアルミパッド544とが接続され、

4層目の基板504は、シリコン基板541にメモリ回路などの回路546が形成され、
回路546は、シリコン基板の541の裏面側の配線層543に形成された接続導体545を介して、配線層543に形成されたアルミパッド544に接続され、

4層積層構造の固体撮像素子の裏面側から、シリコン基板511、配線層512、配線層522、シリコン基板521、シリコン基板531、配線層532、配線層543、シリコン基板541の順に設けられている、

4層積層構造の固体撮像素子500。」

イ 周知技術
(ア)引用文献3
原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開2013-255035号公報(以下、「引用文献3」という。)には、図面とともに、次の記載がある。

「【技術分野】
【0001】
本発明は、撮像素子に関する。」

「【0008】
図1は、本実施形態に係る裏面照射型の撮像素子100の断面図である。撮像素子100は、入射光に対応した画素信号を出力する撮像チップ113と、画素信号を処理する信号処理チップ111と、画素信号を記憶するメモリチップ112とを備える。これら撮像チップ113、信号処理チップ111およびメモリチップ112は積層されており、Cｕ等の導電性を有するバンプ109により互いに電気的に接続される。」

「【0013】
配線層108は、PD層106からの画素信号を信号処理チップ111に伝送する配線107を有する。配線107は多層であってもよく、また、受動素子および能動素子が設けられてもよい。
【0014】
配線層108の表面には複数のバンプ109が配される。当該複数のバンプ109が信号処理チップ111の対向する面に設けられた複数のバンプ109と位置合わせされて、撮像チップ113と信号処理チップ111とが加圧等されることにより、位置合わせされたバンプ109同士が接合されて、電気的に接続される。
【0015】
同様に、信号処理チップ111およびメモリチップ112の互いに対向する面には、複数のバンプ109が配される。これらのバンプ109が互いに位置合わせされて、信号処理チップ111とメモリチップ112とが加圧等されることにより、位置合わせされたバンプ109同士が接合されて、電気的に接続される。
【0016】
なお、バンプ109間の接合には、固相拡散によるCｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ109は、例えば後述する一つの単位グループに対して一つまたは数個程度設ければ良い。したがって、バンプ109の大きさは、PD104のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ109よりも大きなバンプを併せて設けても良い。
【0017】
信号処理チップ111は、表裏面にそれぞれ設けられた回路を互いに接続するTSV(シリコン貫通電極)110を有する。TSV110は、周辺領域に設けられることが好ましい。また、TSV110は、撮像チップ113の周辺領域、メモリチップ112にも設けられて良い。」

(イ)引用文献4
原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開2014-195112号公報(以下、「引用文献4」という。)には、図面とともに、次の記載がある。

「【技術分野】
【0001】
本発明は、半導体イメージセンサ・モジュール及びその製造方法に関する。より詳しくは、例えばデジタルスチルカメラ、ビデオカメラ、あるいはカメラ付き携帯電話等のシャター速度の高速化に対応した同時シャッタを実現する半導体イメージセンサ・モジュールに関する。」

「【0014】
本発明に係る半導体イメージセンサ・モジュールは、複数の画素が規則的に配列され、各画素が光電変換素子とトランジスタで構成されたイメージセンサを備えた第1の半導体チップと、複数のアナログ/デジタル変換器からなるアナログ/デジタル変換器アレイを備えた第2の半導体チップとが積層されて成ることを特徴とする。
【0015】
本発明の好ましい形態は、上記半導体イメージセンサ・モジュールにおいて、少なくともデコーダとセンスアンプを備えたメモリ素子アレイを備えた第3の半導体チップが、さらに積層された構成とする。」

「【0036】
CMOSイメージセンサ60を備えた第1の半導体チップ52とアナログ/デジタル変換器アレイを備えた第2の半導体チップ53とは、第1の半導体チップ52の光入射側と反対の表面側を第2の半導体チップ53と対向するように積層し、互いの接続用のパッド81、82間を、導電性接続体、例えばバンプ83を介して電気的に接続される。また、アナログ/デジタル変換器アレイを備えた第2の半導体チップ53とその上に積層したメモリ素子アレイを有する第3の半導体チップ54とは、第2の半導体チップ53を貫通する貫通コンタクト部84を介してアナログ/デジタル変換器とメモリ素子とを電気的に接続するように接合される。」

(ウ)引用文献5
原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開2015-126043号公報(以下、「引用文献5」という。)には、図面とともに、次の記載がある。

「【技術分野】
【0001】
本開示は、電子デバイスに関する。」

「【実施例1】
【0023】
実施例1は、本開示の第1の態様及び第2の態様に係る電子デバイスに関する。実施例1の電子デバイスの概念図を図1に示す。
【0024】
実施例1の電子デバイス10Aは、本開示の第1の態様に係る電子デバイスに則って説明すれば、
複数のセンサ40が配置されて成るセンサ部21を有する第1半導体チップ20、及び、
センサ40によって取得された信号を処理する信号処理部31を有する第2半導体チップ30、
を備えており、
第1半導体チップ20と第2半導体チップ30とは積層されており、
信号処理部31の少なくとも一部は、空乏型電界効果トランジスタから構成されている。尚、複数のセンサ40は、2次元マトリクス状(行列状)に配置されている。次の説明においても同様である。尚、図1においては、説明の関係上、第1半導体チップ20と第2半導体チップ30とを分離した状態で図示している。
【0025】
また、本開示の第2の態様に係る電子デバイスに則って説明すれば、実施例1の電子デバイス10Aは、
複数のセンサ40が配置されて成るセンサ部21を有する第1半導体チップ20、及び、
センサ40によって取得された信号を処理する信号処理部31を有する第2半導体チップ30、
を備えており、
第1半導体チップ20と第2半導体チップ30とは積層されており、
信号処理部31は、高耐圧トランジスタ系回路及び低耐圧トランジスタ系回路から構成されており、
低耐圧トランジスタ系回路の少なくとも一部は、空乏型電界効果トランジスタから構成されている。
【0026】
空乏型電界効果トランジスタは、完全空乏型SOI構造を有し、あるいは又、部分空乏型SOI構造を有し、あるいは又、フィン構造(ダブルゲート構造あるいはトリゲート構造とも呼ばれる)を有し、あるいは又、深空乏化チャネル構造を有する。これらの空乏型電界効果トランジスタの構成、構造については後述する。
【0027】
具体的には、図2及び図4に示すように、第1半導体チップ20には、センサ部21及び行選択部25が配されている。一方、第2半導体チップ30には信号処理部31が配されている。信号処理部31は、比較器(コンパレータ)51及びカウンタ部52を備えたアナログ-デジタル変換器(以下、『AD変換器』と略称する)50、ランプ電圧生成器(以下、『参照電圧生成部』と呼ぶ場合がある)54、データラッチ部55、パラレル-シリアル変換部56、メモリ部32、データ処理部33、制御部34(AD変換器50に接続されたクロック供給部を含む)、電流源35、デコーダ36、行デコーダ37、及び、インターフェース(IF)部38から構成されている。」

「【0041】
図1、図2、図4に示し、前述したように、実施例1の電子デバイス10Aにあっては、第2半導体チップ30には、メモリ部32、データ処理部33、制御部34、電流源35、デコーダ36、行デコーダ37、及び、インターフェース(IF)部38等が設けられており、また、センサ部21の各センサ40を駆動するセンサ駆動部(図示せず)が設けられている。信号処理部31にあっては、センサ部21の各センサ40からセンサ行毎に読み出されたアナログ信号に対して、センサ列単位で並列(列並列)にデジタル化(AD変換)を含む所定の信号処理を行う構成とすることができる。そして、信号処理部31は、センサ部21の各センサ40から信号線26に読み出されたアナログ信号をデジタル化するAD変換器50を有しており、AD変換された画像データ(デジタルデータ)をメモリ部32に転送する。メモリ部32は、信号処理部31において所定の信号処理が施された画像データを格納する。メモリ部32は、不揮発性メモリから構成されていてもよいし、揮発性メモリから構成されていてもよい。データ処理部33は、メモリ部32に格納された画像データを所定の順番に読み出し、種々の処理を行い、チップ外に出力する。制御部34は、例えばチップ外から与えられる水平同期信号XHS、垂直同期信号XVS、及び、マスタークロックMCK等の基準信号に基づいて、センサ駆動部や、メモリ部32、データ処理部33等の信号処理部31の各動作の制御を行う。このとき、制御部34は、第1半導体チップ20側の回路(行選択部25やセンサ部21)と、第2半導体チップ30側の信号処理部31(メモリ部32、データ処理部33等)との同期を取りつつ、制御を行う。」

「【0064】
メモリ部32からの画像データの読み出しについては、露光期間中の3垂直期間(実施例1では、80fｐｓ)において、低耐圧トランジスタ系回路としてのマルチプレクサ(MUX)57(571,572)及びデータ処理部33によって画像データの並び替えや合成を行いながら、インターフェース部38から出力する。メモリ部32への画像データの書き込み時、メモリ部32から画像データを出力しないため、インターフェース部38の出力を固定にするなどの手法によって消費電力の削減を図ることができる。具体的には、例えば、インターフェース部38の出力部に与えるクロックを停止することによって、低消費電力化を図ることができる。」

(エ)引用文献9
原査定の拒絶の理由で引用された本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開2011-71958号公報(以下、「引用文献9」という。)には、図面とともに、次の記載がある。

「【技術分野】
【0001】
本発明は、CMOSイメージセンサ等の撮像素子、およびカメラシステムに関するものである。」

「【0007】
一方、特許文献1や特許文献2には、画素とAD変換器を積層したイメージセンサが提案されている。
図2は、画素とAD変換器を積層したCMOSイメージセンサの概念図である。
ここでは、理解を容易にするために、図1と同一構成部分は同一符号をもって表している。
【0008】
図2のCMOSイメージセンサ10Aは、画素PXとAD変換器13は各々異なる半導体基板にアレイ状に配置されており、2つの半導体基板は互いに積層され、各画素とAD変換器はアナログ信号線17により接続されている。
このようなアーキテクチャーを採用する場合、一度に何行分もの画素から読み出しを行い、各々にAD変換を並列実行することが可能になる。
変換後のデータは、たとえば一旦メモリ19に転送され、出力回路15を介して図示されないチップ内外の画像処理装置に出力される。
このような積層構造をとることで、少なくとも撮像チップ内においては劇的に撮像速度を向上させることが可能になり、超高速のフレーム撮像が可能になる。
【0009】
さらに近年、ウエハーの高精度な貼り合せ技術が開発されていることは注目に値する。たとえば特許文献3や特許文献4には、裏面照射型イメージセンサと回路が付属した支持基板を対面的に張り合わせ、金属パッドを介して両者間に信号を導通させる技術が記載されている。
すなわちこの技術では、チップごとのバンプ接着を用いずとも、ウエハーレベルの製造工程で図2のような積層構造を作製し、画素とAD変換器を接続することが可能になりつつある。
これはウエハーレベルでの製造を終えた後で各チップを切り出せば良いので、微細加工に向く上に遥かに安価である。」

「【0033】
＜2.第1の実施形態＞
図3は、本発明の第1の実施形態に係るCMOSイメージセンサ(撮像素子)の構成例を示す図である。
【0034】
[全体構成の概略]
本CMOSイメージセンサ100は、画素アレイ部110、センス回路部120、出力信号線群130、転送線群140、および判定結果集積回路部150を有する。
【0035】
画素アレイ部110は、複数のデジタル画素DPXが行方向および列方向にマトリクス状に配置されている。
各デジタル画素DPXは光電変換素子を有し、光子入射に応じて電気信号を出力する機能を有する。
この画素アレイ部110は、たとえば第1の半導体基板SUB1に形成される。
【0036】
センス回路部120は、第1の半導体基板SUB1と異なる第2の半導体基板SUB2に形成される。
センス回路部120は、画素アレイ部110のマトリクス配列された複数の画素DPXに1対1に対応して複数のセンス回路121が、たとえば行方向および列方向にマトリクス状に配置されている。
各センス回路121は、デジタル画素DPXからの信号を受けて、所定期間におけるデジタル画素DPXへの光子入射の有無を2値判定する機能を有する。
【0037】
そして、第1の半導体基板SUB1と第2の半導体基板SUB2は積層される。
たとえば第1の半導体基板SUB1に形成された複数の画素DPXと第2の半導体基板SUB2に形成された複数のセンス回路121がそれぞれ1対1で対向するように積層される。対向する画素DPXとセンス回路121が出力信号線群130の各出力信号線131により接続される。」

「【0069】
＜3.第2の実施形態＞
図8は、本発明の第2の実施形態に係るCMOSイメージセンサ(撮像素子)の構成例を示す図である。
【0070】
第1の実施形態に係るCMOSイメージセンサ100では、各画素DPXとセンス回路121が一対一に対応している。
しかし、各々に要する占有面積は必ずしも同等であるとは限らない。
また、2層の基板積層では、回路規模の大きいカウント回路やメモリは画素アレイ領域の外に配置される場合があり、各センス回路121からのデータの高速な長距離転送が必須となる上、レイアウト上の制約を受けやすい。
本第2の実施形態に係るCMOSイメージセンサ100Aでは、複数の画素で一つのセンス回路を共有することで、上記課題に対して柔軟な解決法を提供する。
・・・ 中 略 ・・・
【0096】
図10は、図8に示した第2の実施形態におけるチップ全体のイメージを示す図である。
【0097】
図10の例では、複数の回路ブロック200が半導体基板SUB2A上にアレイ状に敷き詰められている。
複数の回路ブロック200は、アレイ状に配置されている。
半導体基板SUB2Aには、複数の回路ブロック200を制御するための制御回路210、並びに、回路ブロック200の出力のためのデマルチプレクサ(DEMUX)220、レジスタ群230、転送線240、および出力回路250が形成される。
【0098】
図10において、複数画素DPXと選択回路を含む画素ブロック160からの出力データは、センス回路121A-0により判定され、レジスタ152Aに転送される。
複数のレジスタ152A-0?152A-3が選択回路155を介してカウント回路153Aを共有しており、カウント結果はたとえばダイナミックRAM(DRAM)よりなるメモリ154Aに格納される。
【0099】
回路ブロック200は半導体基板SUB2A上にアレイ状に敷き詰められており、それらは一斉に並列動作しながら各々の回路ブロック200内で選択された画素のデータを判定し、光子の入射数をカウントしている。
回路ブロック200へのタイミング供給やメモリ153Aの行駆動は、行ごとに配置された制御回路210により、行方向に並ぶ回路ブロックで一括に実施される。
一方、回路ブロック200は半導体基板SUB2Aに積層された異なる半導体基板SUB2Bにアレイ状に敷き詰められて形成されている。
各画素ブロック160と対応するセンス回路が適切に接続されるよう、回路ブロック200と、それに対応する画素ブロック160の一群は、同等のピッチで配置されることが望ましい。
・・・ 中 略 ・・・
【0106】
なお、本実施形態では、メモリ154,154Aに蓄積されたカウント済みのデータはそのまま出力された。これらはフレームメモリとして画素ごとにランダムアクセスできるので、さらに半導体基板SUB2,SUB2AにDSP等の画像処理回路を搭載し、欠陥修正やデモザイク、圧縮などの画像処理を施しても良い。
さらに複数画素の加算処理は、加算する画素グループを一つの受光単位とみなすことで、その出力のダイナミックレンジを向上させる利点がある。例えば各画素に10ビットのカウントが実施される場合、4画素を加算した出力は12ビットとなる。
このような加算処理は用途に応じて柔軟に実施することが可能であり、2次元アレイ状に並んだ画素データを、カウンタを共有する画素グループごとに加算し、さらに出力段にも加算器を設けて、出力時に画素グループ間の加算を実施しても良い。
このような段階的な加算を行えば、全画素を加算して単一のフォトンカウンタとして使
用することも容易である。この場合フォトンカウンタは画素数に応じて巨大なダイナミックレンジを持つことになる。」

(オ)引用文献12
本願の優先権主張日前に頒布された又は電気通信回線を通して公衆に利用可能となった引用文献である、特開2016-27740号公報(以下、「引用文献12」という。)には、図面とともに、次の記載がある。

「【技術分野】
【0001】
本発明は、撮像装置に関する。」

「【0029】
＜積層型撮像素子の説明＞
上述したカメラ3に備わる積層型撮像素子100について説明する。なお、この積層型撮像素子100は、本願出願人が先に出願した特願2012-139026号に記載されているものである。図3は、積層型撮像素子100の断面図である。撮像素子100は、入射光に対応した画素信号を出力する裏面照射型撮像チップ113と、画素信号を処理する信号処理チップ111と、画素信号を記憶するメモリチップ112とを備える。これら撮像チップ113、信号処理チップ111およびメモリチップ112は積層されており、Cｕ等の導電性を有するバンプ109により互いに電気的に接続される。」

「【0052】
演算回路415は、画素メモリ414に格納された画素信号を処理して後段の画像処理部に引き渡す。演算回路415は、信号処理チップ111に設けられてもよいし、メモリチップ112に設けられてもよい。なお、図6では1つの単位領域131の分の接続を示すが、実際にはこれらが単位領域131ごとに存在して、並列で動作する。ただし、演算回路415は単位領域131ごとに存在しなくてもよく、例えば、一つの演算回路415がそれぞれの単位領域131に対応する画素メモリ414の値を順に参照しながらシーケンシャルに処理してもよい。」

(カ)周知技術1
引用文献3、4の上記記載にあるように、以下の事項は周知技術(以下、「周知技術1」という。)であると認められる。

「半導体チップを積層した半導体イメージセンサ・モジュールにおいて、
半導体チップを貫通する貫通コンタクト部により、積層された半導体チップの一方の半導体チップに設けられたアナログ/デジタル変換器と、他方の半導体チップに設けられたメモリ素子とを電気的に接続すること。」

(キ)周知技術2
引用文献5、9、12の上記記載にあるように、以下の事項は周知技術(以下、「周知技術2」という。)であると認められる。

「画素とメモリを積層したイメージセンサにおいて、
メモリに、メモリに格納された画素信号を処理する演算回路を備えるようにすること。」

(3)引用発明との対比
ア 本件補正発明と引用発明とを対比する。
(ア)引用発明の「光電変換部」、「シリコン基板511」、「配線層512」、「1層目の基板501」、「配線層522」、「ロジック回路」、「シリコン基板521」、「2層目の基板502」、「シリコン基板531」、「配線層532」、「3層目の基板503」、「配線層53」、「シリコン基板541」、「4層目の基板」は、それぞれ本件補正発明の「光電変換部」、「第1半導体基板」、「第1配線層」、「第1回路層」、「第2配線層」、「処理回路」、「第2半導体基板」、「第2回路層」、「第3の半導体基板」、「第3の配線層」、「第3の回路層」、「第4配線層」、「第4半導体基板」、「第4回路層」に相当する。

(イ)引用発明は「センサ回路518は、配線層512に含まれる接続導体517を介して、配線層512に形成されたアルミパッド514に接続され、アルミパッド514は、コンタクト516を介して2層目の裏面側のアルミパッド524に接続され」、「裏面側のアルミパッド524」は「配線層522」に積層されていることから、「1層目の基板501」の「配線層512」と、「2層目の基板502」の「配線層522」は、接続されていると認められる。
そうすると、引用発明の「配線層522」は、本件補正発明の「前記第1配線層の配線と接続され前記第1配線層の配線から伝送された信号を伝送する配線を有する第2配線層」と同様の構成を備えていると認められる。

(ウ)引用発明の「2層目の基板」には、「裏面側のアルミパッド524および表面側のアルミパッド525、並びに2層目の基板502に設けられるロジック回路を構成するトランジスタを接続するコンタクト527」と、「表面側のアルミパッド525、および裏面側のアルミパッド524と3層目の基板のアルミパッド534を接続するコンタクト526が形成され」ており、「ロジック回路」は、「コンタクト527」、「コンタクト526」、「アルミパッド524」及び「アルミパッド525」は、相互に接続され、「ロジック回路」で処理された信号を伝送していると認められるから、引用発明の「コンタクト527」、「コンタクト526」、「アルミパッド524」及び「アルミパッド525」と、本件補正発明の「前記回路で処理された信号を伝送する貫通電極」は、「前記回路で処理された信号を伝送する」配線である点で共通する。

(エ)引用発明は、「回路536」が、「配線層532」に形成された「接続導体535」、「表面側のアルミパッド537、およびコンタクト539を介して、裏面側のアルミパッド534に接続され」ており、「アルミパッド534」が「2層目の基板502」の「コンタクト526」に接続され、また「コンタクト526」が「配線層532」に接続していることから、引用発明の「コンタクト539」と、本件補正発明の「前記第2回路層の貫通電極と接続される貫通電極」は、「前記第2回路層の」配線「と接続される貫通電極」である点で共通し、引用発明の「配線層532」は、本件補正発明の「前記第3半導体基板の貫通電極と接続される配線を有する第3配線層」と同様の構成を備えていると認められる。

(オ)そして、引用発明は、「シリコン基板の541の裏面側の配線層543に形成された接続導体545を介して、配線層543に形成されたアルミパッド544」に「回路546」が接続され、「アルミパッド544」は「コンタクト538を介して、(3層目の)裏面側のアルミパッド534」と接続されているから、「配線層543」と「配線層532」は接続されていると認められる。
そうすると、引用発明の「配線層543」は、本件補正発明の「前記第3配線層の配線と接続される配線を有する第4配線層」と同様の構成を備えると認められる。

(カ)引用発明の「接続導体545」に接続された「メモリ回路などの回路546」と、本件補正発明の「前記第4配線層の配線から伝送された信号を演算処理する演算部」は、「前記第4配線層の配線から伝送された信号を処理する回路部」である点で共通する。

(キ)引用発明の「4層積層構造の固体撮像素子の裏面側から、シリコン基板511、配線層512、配線層522、シリコン基板521、シリコン基板531、配線層532、配線層543、シリコン基板541の順に設けられている」ことは、本件補正発明の「前記光電変換部に光が入射する側から、前記第1半導体基板、前記第1配線層、前記第2配線層、前記第2半導体基板、前記第3半導体基板、前記第3配線層、前記第4配線層、前記第4半導体基板が設けられる」ことに相当する。

(ク)引用発明の「固体撮像素子500」は、本件補正発明の「撮像素子」に対応する。

(ケ)以上のことから、本件補正発明と引用発明との一致点及び相違点は、次のとおりである。

[一致点]
「光を光電変換して電荷を生成する光電変換部を有する第1半導体基板と、前記光電変換部により生成された電荷に基づく信号を伝送する配線を有する第1配線層とを有する第1回路層と、
前記第1配線層の配線と接続され前記第1配線層の配線から伝送された信号を伝送する配線を有する第2配線層と、前記第2配線層の配線と接続され前記第2配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する配線とを有する第2半導体基板と、を有する第2回路層と、
前記第2回路層の配線と接続される貫通電極を有する第3半導体基板と、前記第3半導体基板の貫通電極と接続される配線を有する第3配線層と、を有する第3回路層と、
前記第3配線層の配線と接続される配線を有する第4配線層と、前記第4配線層の配線と接続され前記第4配線層の配線から伝送された信号を処理する回路部を有する第4半導体基板とを有する第4回路層と、を備え、
前記光電変換部に光が入射する側から、前記第1半導体基板、前記第1配線層、前記第2配線層、前記第2半導体基板、前記第3半導体基板、前記第3配線層、前記第4配線層、前記第4半導体基板が設けられる撮像素子。」

[相違点1]
「前記第2配線層の配線と接続され前記第2配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する」配線について、本件補正発明は「前記第2配線層の配線と接続され前記第2配線層の配線から伝送された信号を処理する回路と前記回路で処理された信号を伝送する貫通電極」であるのに対して、引用発明の対応する構成は「コンタクト527」、「コンタクト526」、「アルミパッド524」及び「アルミパッド525」である点。

[相違点2]
本件補正発明は「前記第2回路層の貫通電極と接続される貫通電極を有する第3半導体基板」を備えるのに対して、引用発明の「コンタクト539」(本件補正発明の「第3半導体基板」が有する「貫通電極」に相当する。)が接続する配線は、「コンタクト526」である点。

[相違点3]
本件補正発明は「第4回路層」に「前記第4配線層の配線と接続され前記第4配線層の配線から伝送された信号を演算処理する演算部」を備えているのに対して、引用発明の対応する層である「4層目の基板」には、「メモリ回路」を備えているものの、演算部を備えていると明示されていない点。

(4)判断
以下、相違点について検討する。
ア 相違点1及び2について
周知技術1にあるように、
「半導体チップを積層した半導体イメージセンサ・モジュールにおいて、
半導体チップを貫通する貫通コンタクト部により、積層された半導体チップの一方の半導体チップに設けられたアナログ/デジタル変換器と、他方の半導体チップに設けられたメモリ素子とを電気的に接続すること。」
は周知の技術であり、引用発明においても、当然に、半導体チップを貫通する貫通コンタクト部により、積層された半導体チップの一方の半導体チップに設けられたアナログ/デジタル変換器と、他方の半導体チップに設けられたメモリ素子とを電気的に接続する旨の動機付けがあると認められる。
そうすると、引用発明の「コンタクト527」、「コンタクト526」、「アルミパッド524」及び「アルミパッド525」について、上記周知技術を採用し、「コンタクト527」、「コンタクト526」、「アルミパッド524」及び「アルミパッド525」を半導体チップを貫通する貫通コンタクト部とし、また、引用発明の「コンタクト539」が接続する配線を貫通コンタクト部とし、上記相違点1及び2に係る構成を備えるようにすることは、当業者が容易になし得ることである。

イ 相違点3について
周知技術2にあるように
「画素とメモリを積層したイメージセンサにおいて、
メモリに、メモリに格納された画素信号を処理する演算回路を備えるようにすること。」
は周知の技術であるから、引用発明のメモリ回路などの回路546が形成された「4層目の基板504」に、メモリ回路に格納された画素信号を処理する演算回路を備えるようにし、引用発明に、上記相違点3に係る構成を備えるようにすることは、当業者が容易になし得ることである。

ウ そして、これらの相違点を総合的に勘案しても、本件補正発明の奏する作用効果は、引用発明及び引用文献3-5、9、12に記載された周知技術の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。

エ したがって、本件補正発明は、引用発明及び引用文献3-5、9、12に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

3 本件補正発明についてのむすび
よって、本件補正発明は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。
よって、上記補正の却下の決定の結論のとおり決定する。

第3 本願発明について
1 本願発明
令和元年12月27日にされた手続補正は、上記のとおり却下されたので、本願の請求項に係る発明は、令和元年9月13日にされた手続補正により補正された特許請求の範囲の請求項1ないし22に記載された事項により特定されるものであるところ、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載された事項により特定される、前記第2[理由]1(2)に記載のとおりのものである。

2 原査定の拒絶の理由
原査定の拒絶の理由は、この出願の請求項1ないし22に係る発明は、その優先権主張日前に日本国内又は外国において、頒布された下記の引用文献に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。

＜引用文献等一覧＞
1.国際公開第2015/159766号
2.特開2014-72418号公報(周知技術を示す文献)
3.特開2013-255035号公報(周知技術を示す文献)
4.特開2014-195112号公報(周知技術を示す文献)
5.特開2015-126043号公報
6.国際公開第2015/152297号(周知技術を示す文献)
7.特開2013-232473号公報(周知技術を示す文献)
8.国際公開第2010/109815号(周知技術を示す文献)
9.特開2011-71958号公報(周知技術を示す文献)
10.特開2008-283556号公報
11.特開2014-131147号公報

3 引用文献
原査定の拒絶の理由で引用された引用文献1、3-5、9及びその記載事項は、前記第2の[理由]2(2)に記載したとおりである。

4 対比・判断
本願発明は、前記第2の[理由]2で検討した本件補正発明から、「第4半導体回路層」及び「光が入射する側から、前記第1回路層と前記第2回路層と前記第3回路層と前記第4回路層とが設けられる撮像素子」の構成に係る限定事項を削除したものである。
そすると、本願発明の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本件補正発明が、前記第2の[理由]2(3)、(4)に記載したとおり、引用発明及び引用文献3-5、9に記載された周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、引用発明及び引用文献3-5、9に記載された周知技術に基づいて、当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり、本願発明は、特許法第29条第2項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2021-02-10 
結審通知日 2021-02-16 
審決日 2021-03-10 
出願番号 特願2018-508833(P2018-508833)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 小池 英敏  
特許庁審判長 辻本 泰隆
特許庁審判官 小田 浩
小川 将之
発明の名称 撮像素子および撮像装置  
代理人 永井 冬紀  
代理人 白石 直正  

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