• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1375361
審判番号 不服2020-3706  
総通号数 260 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-08-27 
種別 拒絶査定不服の審決 
審判請求日 2020-03-18 
確定日 2021-07-06 
事件の表示 特願2018-557135「複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法」拒絶査定不服審判事件〔平成29年11月 9日国際公開、WO2017/192259、令和 1年 7月18日国内公表、特表2019-520629、請求項の数(6)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続きの経緯

本願は,2017年4月18日(パリ条約による優先権主張2016年5月3日(以下,「優先日」という。),米国)を国際出願日とする出願であって,平成31年1月10日に手続補正がなされ,令和1年6月4日付けで拒絶理由通知がされ,令和1年9月4日に意見書が提出されるとともに手続補正がなされ,令和1年11月27日付けで拒絶査定(以下,「原査定」という。)がなされたが,これに対し,令和2年3月18日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ,令和2年7月14日付けで前置報告がされ,令和2年9月8日に上申書が提出され,令和3年1月29日付けで拒絶理由通知(以下,「当審拒絶理由」という。)がされ,令和3年4月20日に意見書が提出されるとともに手続補正がなされたものである。

第2 本願発明

本願の請求項1-6に係る発明(以下,それぞれ「本願発明1」-「本願発明6」という。)は,令和3年4月20日付けの手続補正で補正された特許請求の範囲の請求項1-6に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。
なお,符号A-Fは,説明のために当審で付与したものであり,以下「構成A」-「構成F」という。

「【請求項1】
A メモリデバイスであって,
B 第1の複数の記憶場所を含む第1のメモリパーティションと,
C 第2の複数の記憶場所を含む第2のメモリパーティションと,
D 受け取った命令を,前記第2のメモリパーティションの,前記第1のメモリパーティションの先行するメモリアクセスの先行する記憶場所と同じ記憶場所でメモリアクセスを実施するための次のパーティションコマンドとして復号する操作命令デコーダであって,前記第2のメモリパーティションの前記メモリアクセスは前記第1のメモリパーティションの前記メモリアクセスの後に行われる,操作命令デコーダと,
を備え,
E 前記操作命令デコーダは,受け取った初期の命令を復号するように構成されており,該受け取った初期の命令は,前記第1のメモリパーティションの前記先行する記憶場所についての第1のメモリアドレスと,第1のメモリパーティションの識別と,実施される機能とを含み,
F 前記次のパーティションコマンドは,前記第2のメモリパーティションの識別を含み且つ前記第1のメモリアドレスを含まない,
A メモリデバイス。」

そして,本願発明2-6は,本願発明1をさらに減縮した発明である。

第3 引用文献,引用発明等

1.引用文献1

(1)当審拒絶理由で引用した引用文献1(米国特許出願公開第2013/0332681号明細書)には,以下の事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。以下同様。)

「[0023] Turning now to FIG. 1, a block diagram of one embodiment of a system including a memory subsystem is shown. The system 100 includes an application specific integrated circuit (ASIC)/host 50 coupled to a memory subsystem 15 via an interface 33. In the illustrated embodiment, the ASIC/host 50 includes a router 27 coupled to a memory controller 25. The memory subsystem 15 includes a control unit 22 coupled to a memory device 20.」

(当審訳:[0023]ここで図1を参照すると,メモリ・サブシステムを含むシステムの一実施形態のブロック図が示されている。システム100は,特定用途向け集積回路(ASIC)・インタフェース33を介してメモリ・サブシステム15に結合されたホスト50を含んでいる。図示の実施形態では,ASIC/ホスト5は,メモリコントローラ25に結合するルータ27を含む。メモリ・サブシステム15は,メモリデバイス20に結合された制御部22を備えている。)

「[0026] In FIG. 1, control unit 22 may receive the memory transactions from the memory controller 25, decode the different command opcodes, reformat the transactions and send them to memory device 20. Therefore, control unit 22 may be configured to control the operation of, and the sending and receiving of data to memory device 20. As shown, control unit 22 includes a storage unit 23. In one embodiment, storage unit 23 may store a number of base addresses that may be used during the read-modify-write operations. As described in greater detail below in conjunction with the description of FIG. 5 and FIG. 6, the base addresses may be written using a special write frame. In addition, the processing unit 24 of control unit 22 is configured to perform a number of logical and arithmetic functions on data read from memory device 20 as part of the modify phase of a read-modify-write (RMW) memory transactions.
[0027] Memory device 20 may include one or more memory arrays for storing data. For example, in one particular implementation, the one or more memory arrays of memory device 20 may be implemented using 1T-SRAM cells. In the illustrated embodiment, the memory device 20 includes a number of sub-sections. The subsections are referred to as partitions. Each partition may include a number of banks (not shown). As shown, the partitions are numbered 0 through n, where n may be any number in the set of natural numbers, including zero. In one embodiment, each of the partitions may be independently accessible via the partition number, which is also referred to as the partition identifier (PID). In addition, as described in more detail below the partitions may be concurrently accessed, and each partition may be multi-ported, and thus depending on which bank within a partition is being accessed, each partition may be written and read concurrently.」

(当審訳:[0026]図1において,制御部22は,メモリコントローラ25からメモリ・トランザクションを受け取り,異なるコマンドオペコードをデコードし,このトランザクションを再フォーマット化してメモリデバイス20にそれらを送信することができる。したがって,制御部22は,メモリデバイス20へのデータの送信および受信を制御するように構成されてもよい。図示のように,制御部22は,記憶部23を備えている。一実施形態では,記憶部23には,読み出し・変更・書き込み動作中に使用することができる幾つかのベースアドレスを格納することができる。図5および図6の説明に関連して以下でより詳細に説明するように,このベースアドレスは,特別な書き込みフレームを使用して書き込まれる。また,制御部22の処理部24は,読み取り-変更-書き込み(RMW)メモリ・トランザクションの変更フェーズの一部として,メモリデバイス20から読み取ったデータに幾つかの論理・演算機能を施すように構成されている。
[0027]メモリデバイス20は,データを記憶する1つ以上のメモリアレイを含むことができる。例えば,1つの特定の実装において,メモリデバイス20の1つ以上のメモリアレイは,1T-SRAMセルを使用して実現されてもよい。図示の実施形態では,メモリデバイス20は多数のサブセクションを備えている。サブセクションは,パーティションと呼ばれる。各パーティションは,多くのバンク(図示せず)を含むことができる。図示のように,パーティションは,0?nの番号を付けられる(ここでnは自然数(0を含む)のセットのいずれの数であってもよい。一実施形態では,パーティションの各々は,独立して,パーティション番号,パーティション識別子(PID)とも呼ばれる,を介してアクセス可能であってもよい。さらに,以下でより詳細に説明するように,パーティションは同時にアクセスされてもよく,各パーティションは,マルチポート化されている可能性があり,従って,パーティション内のどのバンクがアクセスされているかに応じて,各区画は同時に書き込み及び読み取りを行うことができる。)

「[0044] Referring to FIG. 4B, a diagram depicting one embodiment of a burst memory write transaction including five frames is shown. In the illustrated embodiment, the top frame of write transaction 420 is the command frame, and the bottom four frames are the data frames. The command frame in FIG. 4B is similar to the command frame in FIG. 4A except that the opcode would be different to specify one or more types of write burst commands. More particularly, in various embodiments there may be a number of write burst opcodes that specify different numbers of payload frames as indicated by the ellipses. For example, there may be write bursts followed by two, four, eight, sixteen or more data payload frames. In addition, as described further below, similar to the burst read commands, there may be different ways of accessing the memory partitions, and thus different write burst commands and corresponding opcodes depending on, for example, the number of partitions and the number of data payload frames.
[0045] More particularly, in one embodiment, one write burst opcode may specify that the first write operation of the burst may be to the PID specified in the command frame, and the second write operation may be to the next PID in the sequence specified by the slotted wheel, and so on. However, similar to the read commands described above, the memory address specified in the write command frame may stay the same for all of the write operations as long as the number of writes does not exceed the number of partitions. In cases in which the number of memory write operations does exceed the number of partitions, the address may be incremented or added to, once the partition sequence is repeated to avoid overwriting data in a given partition. This is referred to as indexing. To accommodate this scenario, there may be two types of write bursts, and each type may specify multiple burst lengths.」

(当審訳:[0044]図4Bを参照すると,5個のフレームを含むバーストメモリ書き込みトランザクションの一実施例を表す線図が示されている。図示の実施形態では,書き込みトランザクション420の一番上のフレームはコマンドフレームである,下の4フレームはデータフレームである。図4(b)に,コマンドフレームのオペコードは,1つ以上のタイプの書き込みバーストコマンドを指定するために異なるであろうことを除いて,図4Aのコマンドフレームと同様である。より詳細には,様々な実施形態において楕円で示すような異なる数のペイロードのフレームを指定する書込バースト演算コードの数であってもよい。例えば,書き込みバーストの後2,4,8,16またはそれ以上のデータ・ペイロード・フレームであってもよい。さらに,以下でさらに説明するように,バーストリードコマンドと同様に,例えば,パーティションの数と,データ・ペイロード・フレームの数に依存するメモリパーティションをアクセスする異なる方法,異なる書き込みバーストコマンド及びそれに対応する命令コードであってもよい。
[0045]より詳細には,一実施形態では,1つの書込バースト命令は,1番目のバーストの書き込み動作は,コマンドフレームで指定されたPIDに対してなされてもよく,2番目の書き込み動作は,スロット付きホイールによって指定されたシーケンスにおける次のPIDに対してなされてもよく,以下同様である,ことを特定する。しかしながら,上述したリードコマンドの場合と同様に,ライトコマンドフレームで指定されたメモリアドレスは,書き込みの数がパーティションの数を超えない限り,全ての書き込み動作で同じである。メモリの書き込み動作の数が,パーティションの数を超えている場合には,パーティションシーケンスを繰り返し,所定のパーティションへのデータの上書きを回避するために,アドレスのインクリメントもしくは加えられてもよい。これは,インデックスと呼ばれる。このシナリオに適応するために,2タイプの書込みのバーストとすることができ,各タイプは,複数のバースト長を指定することができる。)

「FIG.1



「FIG.4B


FIG.4Bからは,“5個のフレームのうち,一番上のフレームは,オペコードとPIDとメモリアドレスを含み,下の4フレームは,データを含むが,PIDとメモリアドレスは含まない”ことが読み取れる。

(2)上記引用文献1の記載(特に下線部の記載)より,上記引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。

なお,符号a-dは,説明のために当審で付与したものであり,以下「構成a」-「構成d」という。

「a メモリ・サブシステムは,メモリデバイスと,制御部を備え,
b 制御部は,メモリ・トランザクションを受け取り,オペコードをデコードし,
メモリデバイスは,多数のサブセクションを備え,
サブセクションは,パーティションと呼ばれ,
パーティションの各々は,パーティション識別子(PID)を介してアクセス可能であり,
c 5個のフレームを含むバーストメモリ書き込みトランザクションにおいて,
一番上のフレームはコマンドフレームであり,オペコードとPIDとメモリアドレスを含み,
下の4フレームはデータフレームであり,データを含むが,PIDとメモリアドレスは含まず,
d 1番目の書き込み動作は,コマンドフレームで指定されたPIDを介してアクセスされるパーティションに対してなされ,
2番目の書き込み動作は,スロット付きホイールによって指定されたシーケンスにおける次のPIDを介してアクセスされるパーティションに対してなされ,
コマンドフレームで指定されたメモリアドレスは,全ての書き込み動作で同じである,
a メモリ・サブシステム。」

2.引用文献A

(1)原査定の拒絶の理由に引用された引用文献A(特開平10-172283号公報)には,以下の技術的事項が記載されている。

「【0014】ここで,バンクアドレスレジスタBAは,アドレスバッファABから伝達されるバンクアドレス信号BA0及びBA1を内部制御信号BLに従って取り込み,保持するとともに,内部バンクアドレス信号B0及びB1としてバンク選択回路BSに伝達する。バンク選択回路BSには,モードレジスタMRからモード制御信号ABMが供給される。なお,モード制御信号ABMは,シンクロナスDRAMが全バンクアクセスモード(第1の動作モード)とされるとき,選択的にハイレベルとされる。この全バンクアクセスモードにおいて,ロウアドレスレジスタRA及びカラムアドレスカウンタCCを介して入力されるXアドレス信号AX0?AX11ならびにYアドレス信号AY0?AY9は,すべてのバンクBNK0?BNK3に一斉に入力され,これらのバンクBNK0?BNK3は,一斉にしかも同一アドレスで活性状態とされる。また,シンクロナスDRAMは,モードレジスタセットコマンドにより対応する所定のモードデータがモードレジスタMRに書き込まれることで,選択的に全バンクアクセスモードとされる。」

「【0038】一方,シンクロナスDRAMが全バンクアクセスモードによる読み出し又は書き込みモードとされるとき,データ選択信号DS0?DS3は,クロック信号CLKに同期して変化されるバンクアドレス信号BA0?BA1に応じて順次交互にかつ択一的にハイレベルとされる。このとき,バンクBNK0?BNK3は,前述のように,一斉にかつ同一アドレスで活性状態とされる。したがって,データ入出力端子D0には,活性状態にある4個のバンクの4ビットの読み出しデータが,順次交互につまりシリアルに出力され,データ入出力端子D0からクロック信号CLKに同期してシリアルに入力される書き込みデータは,活性状態にある4個のバンクに順次振り分けて伝達され,書き込まれる。」

3.引用文献B

(1)原査定の拒絶の理由に引用された引用文献B(特開平5-250309号公報)には,以下の技術的事項が記載されている。

「【0023】まず最初に図8を用いて,主メモリから拡張メモリの連続するアドレスへのデータ転送の場合について説明する。16ビットバス7への最初のリクエスト・パケットは,従来の場合と同一である(図8のバス7DATA’コマンド’?’AA’)。2回目以降はパケット・コマンドを連続アドレスであることを示すパケット・コマンドとし,アドレス情報は出力しない(図8のバス7DATA’コマンド’?’BB’)。このように,連続アドレスであることを示すパケット・コマンドを送出することにより,従来においてコマンドと,アドレスと,データを1組にして出力していた場合に比べて,アドレスを省略することができ,データの伝送効率が良くなる。」

第4 対比・判断

1.本願発明1について

(1)対比

本願発明1と引用発明とを対比すると,次のことがいえる。

ア.構成Aについて

構成aによれば,引用発明の「メモリ・サブシステム」は,「メモリデバイスと,制御部を備え」ているので,本願発明1の「メモリデバイス」に対応する。

イ.構成B及び構成Cについて

一般に,メモリのパーティションは複数の記憶場所を含んでいるので,構成b,dに記載された,引用発明の「コマンドフレームで指定されたPID」「を介してアクセス」される「パーティション」は,本願発明1の「第1の複数の記憶場所を含む第1のメモリパーティション」に相当し,また,引用発明の「スロット付きホイールによって指定されたシーケンスにおける次のPID」「を介してアクセス」される「パーティション」は,本願発明1の「第2の複数の記憶場所を含む第2のメモリパーティション」に相当する。

ウ.構成Dについて

引用発明の「2番目の書き込み動作」がなされるのは,「下の4フレーム」のうちの2番目の「データフレーム」を受け取り,それが「デコード」される時であると認められるから,引用発明の2番目の「データフレーム」も,命令であるといえる。
よって,引用発明の2番目の「データフレーム」は,本願発明1の「受け取った命令」に相当し,また,引用発明の「制御部」は,2番目の「データフレーム」を「デコード」,つまり,復号する操作命令デコーダであるといえる。

構成b-dによれば,引用発明の「1番目の書き込み動作」は,「コマンドフレームで指定されたPID」の「パーティション」への「アクセス」であり,本願発明1の「先行するメモリアクセス」に相当する。
また,引用発明の「1番目の書き込み動作」で「アクセス」される「パーティション」の「メモリアドレス」が示す記憶場所は,本願発明1の「前記第1のメモリパーティションの先行するメモリアクセスの先行する記憶場所」に相当する。

構成dによれば,引用発明では,「コマンドフレームで指定されたメモリアドレスは,全ての書き込み動作で同じである」ので,「第1の書き込み動作」で「アクセスされるパーティション」の「メモリアドレス」が示す記憶場所と,「第2の書き込み動作」で「アクセスされるパーティション」の「メモリアドレス」が示す記憶場所は,同じである。
よって,引用発明の「2番目の書き込み動作」で「アクセス」される「パーティション」の「メモリアドレス」が示す記憶場所は,本願発明1の「前記第2のメモリパーティションの,前記第1のメモリパーティションの先行するメモリアクセスの先行する記憶場所と同じ記憶場所」に相当する。

したがって,引用発明の「制御部」は,本願発明1の「受け取った命令を,前記第2のメモリパーティションの,前記第1のメモリパーティションの先行するメモリアクセスの先行する記憶場所と同じ記憶場所でメモリアクセスを実施するための次のパーティションコマンドとして復号する操作命令デコーダであって,前記第2のメモリパーティションの前記メモリアクセスは前記第1のメモリパーティションの前記メモリアクセスの後に行われる,操作命令デコーダ」に相当する。

エ.構成Eについて

構成c,dによれば,引用発明の「コマンドフレーム」に「含」まれる「メモリアドレス」は,「第1の書き込み動作」で「アクセスされる」記憶場所を示しているので,本願発明1の「前記第1のメモリパーティションの前記先行する記憶場所についての第1のメモリアドレス」に相当する。

構成a,dによれば,引用発明の「コマンドフレーム」に「含」まれる「PID」は,「1番目の書き込み動作」で「アクセス」される「パーティション」の「識別子」であるので,本願発明1の「第1のメモリパーティションの識別」に相当する。

構成cによれば,引用発明の「コマンドフレーム」に「含」まれる「オペコード」は,「書き込み」という実施される機能を示しているので,本願発明1の「実施される機能」に相当する。

メモリへ書き込みを行うには,書き込みを示す「オペコード」や,書き込み先を示す「PID」及び「メモリアドレス」だけでなく,書き込む「データ」も必要であるから,引用発明の「1番目の書き込み動作」がなされるのは,「コマンドフレーム」だけでなく,1番目の書き込む「データ」を含む,「下の4フレーム」のうちの1番目の「データフレーム」も受け取った時である。
引用発明は,「コマンドフレーム」及び1番目の「データフレーム」を受け取り,「デコード」された時に「1番目の書き込み動作」がなされるので,引用発明の「コマンドフレーム」及び1番目の「データフレーム」は,初期の命令であるといえる。
引用発明の「コマンドフレーム」及び1番目の「データフレーム」は,「メモリアドレス」と,「PID」と,「オペコード」を含んでいるので,本願発明1の「前記第1のメモリパーティションの前記先行する記憶場所についての第1のメモリアドレスと,第1のメモリパーティションの識別と,実施される機能とを含」む,「受け取った初期の命令」に相当する。

したがって,引用発明の「制御部」は,本願発明1の「受け取った初期の命令を復号するように構成されており,該受け取った初期の命令は,前記第1のメモリパーティションの前記先行する記憶場所についての第1のメモリアドレスと,第1のメモリパーティションの識別と,実施される機能とを含」む,「操作命令デコーダ」に相当する。

オ.構成Fについて

構成c,dによれば,引用発明の「下の4フレーム」のうちの2番目の「データフレーム」は,「コマンドフレームで指定されたメモリアドレス」を含まないので,引用発明の「下の4フレーム」のうちの2番目の「データフレーム」と,本願発明1の「次のパーティションコマンド」とは,下記の点で相違するものの,“前記第1のメモリアドレスを含まない”ものである点,で共通する。

したがって,上記「ア.」-「オ.」の検討内容を踏まえると,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「メモリデバイスであって,
第1の複数の記憶場所を含む第1のメモリパーティションと,
第2の複数の記憶場所を含む第2のメモリパーティションと,
受け取った命令を,前記第2のメモリパーティションの,前記第1のメモリパーティションの先行するメモリアクセスの先行する記憶場所と同じ記憶場所でメモリアクセスを実施するための次のパーティションコマンドとして復号する操作命令デコーダであって,前記第2のメモリパーティションの前記メモリアクセスは前記第1のメモリパーティションの前記メモリアクセスの後に行われる,操作命令デコーダと,
を備え,
前記操作命令デコーダは,受け取った初期の命令を復号するように構成されており,該受け取った初期の命令は,前記第1のメモリパーティションの前記先行する記憶場所についての第1のメモリアドレスと,第1のメモリパーティションの識別と,実施される機能とを含み,
前記次のパーティションコマンドは,前記第1のメモリアドレスを含まない,メモリデバイス。」

(相違点)
本願発明1の「次のパーティションコマンド」は,「前記第2のメモリパーティションの識別を含」むものであるのに対して,引用発明の「下の4フレーム」のうちの2番目の「データフレーム」は,そのようなものではない点。

(2)相違点についての判断

上記引用文献1,A-Bには,「前記第2のメモリパーティションの識別を含」む「次のパーティションコマンド」の記載はなく,そのようなものは本願優先日前に周知でもない。
また,引用発明には,「2番目の書き込み動作」で「アクセスされるパーティション」を指定する仕組みとして,「スロット付きホイール」をすでに備えているところ,かかる仕組みを本願発明1の「前記第2のメモリパーティションの識別を含」む「次のパーティションコマンド」を用いるように変更する動機もない。

したがって,本願発明1は,当業者であっても,引用発明に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-6について

本願発明2-6は,本願発明1をさらに減縮した発明であり,本願発明1の上記相違点に係る構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明に基づいて容易に発明できたものであるとはいえない。

第5 原査定について

原査定は,請求項1-25について上記引用文献A-Bに基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。しかしながら,令和3年4月20日付けの手続補正により補正された請求項1-6は,上記相違点に係る構成を有するものとなっており,本願発明1-6は,当業者であっても,引用文献A-Bに基づいて容易に発明できたものではない。
したがって,原査定を維持することはできない。

第6 当審拒絶理由について

1.特許法第29条第2項について

当審では,請求項1-6に係る発明は,上記引用発明に基づいて当業者が容易に発明をすることができたものであるという拒絶の理由を通知しているが,令和3年4月20日付けの手続補正により補正された請求項1-6は,上記相違点に係る構成を有するものとなっており,上記のとおり,本願発明1-6は,当業者であっても,引用発明に基づいて容易に発明できたものではない。

第7 むすび

以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。


 
審決日 2021-06-18 
出願番号 特願2018-557135(P2018-557135)
審決分類 P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 漆原 孝治  
特許庁審判長 田中 秀人
特許庁審判官 篠原 功一
塚田 肇
発明の名称 複数のパーティションを有するメモリデバイスにおけるメモリアクセス技法  
代理人 青木 宏義  
代理人 天田 昌行  
代理人 野村 泰久  
代理人 大菅 義之  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ