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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1375451
審判番号 不服2020-13883  
総通号数 260 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-08-27 
種別 拒絶査定不服の審決 
審判請求日 2020-10-02 
確定日 2021-07-13 
事件の表示 特願2018-220700「プロセッサ」拒絶査定不服審判事件〔平成31年 3月28日出願公開、特開2019- 50039、請求項の数(5)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続きの経緯

本願は,2014年8月6日(パリ条約による優先権主張 2013年8月6日 米国)を国際出願日とする特願2016-533390号の一部を平成30年11月26日に新たな出願としたものであって,平成30年12月26日に手続補正がなされ,平成31年3月22日に手続補正がなされ,令和2年1月15日付けで拒絶理由通知がされ,令和2年4月21日に意見書が提出されるとともに手続補正がなされ,令和2年5月22日付けで拒絶査定(以下,「原査定」という。)がなされたが,これに対し,令和2年10月2日に拒絶査定不服審判の請求がなされるとともに手続補正がなされたものである。

第2 令和2年5月22日付けの原査定の概要

1.令和2年5月22日付けの原査定の概要は以下のとおりである。

本願請求項1-8に係る発明は,以下の引用文献1-3に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.国際公開第2013/095592号
2.特表2011-514598号公報
3.「Power ISA Version 2.07」, IBM, 3 May 2013, p.264

第3 審判請求時の補正について

審判請求時の補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正は,補正前の請求項1,3,4を削除し,補正前の請求項5を請求項1にするものであるから,請求項の削除を目的とするものである。

第4 本願発明

本願請求項1-5に係る発明(以下,それぞれ「本願発明1」-「本願発明5」という。)は,令和2年10月2日付けの手続補正で補正された特許請求の範囲の請求項1-5に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。
なお,符号A-Lは,説明のために当審で付与したものであり,以下「構成A」-「構成L」という。

「A ストレージと,宛て先レジスタと,デコードステージと,1または複数の実行ユニットを備えるプロセッサであって,
B 前記ストレージは,ソースベクトルの第1部分を格納するものであり,
C 前記ソースベクトルの前記第1部分には,第1のパックドデータフィールドが複数個備えられており,
D 前記第1のパックドデータフィールドのそれぞれは,所定のビット数のビット列を格納するものであり,
E 前記宛て先レジスタは,前記ソースベクトルの前記第1部分に対応する宛て先レジスタの第1部分を含み,
F ゲノム配列決定またはゲノム配列比較処理のために用いられ,ベクトルポピュレーションカウント演算およびマスクを指定する命令の,前記デコードステージによるデコードに応答して,前記1または複数の実行ユニットは,
G 前記マスクに従って,前記ソースベクトルの前記第1部分内において,予め定められた二進値と等しいビット列を格納する前記第1のパックドデータフィールドのうちのマスクされていないフィールドの個数を,前記予め定められた二進値のそれぞれ毎にカウントし,
H 前記予め定められた二進値のそれぞれ毎の,前記第1のパックドデータフィールドにおいてカウントした値を,前記宛て先レジスタの前記第1部分に格納するものであり,
I 前記予め定められた二進値は,ヌクレオチドを表し,1つまたは複数存在するものであり,
J 前記予め定められた二進値の各々は,前記所定のビット数を有し,
K 前記所定のビット数は2であり,
L 前記命令に対する前記予め定められた二進値は,00,01,10及び11の4つ全てである
A プロセッサ。」

なお,本願発明2-5の概要は以下のとおりである。

本願発明2-5は,本願発明1をさらに減縮した発明である。

第5 引用文献,引用発明等

1.引用文献1

(1)原査定の拒絶の理由で引用された引用文献1(国際公開第2013/095592号)には,以下の事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。以下同様。)

「Exemplary Processor Architectures and Data Types
Figure 1A is a block diagram illustrating both an exemplary in-order pipeline and an exemplary register renaming, out-of-order issue/execution pipeline according to embodiments of the invention. Figure 1B is a block diagram illustrating both an exemplary embodiment of an in-order architecture core and an exemplary register renaming, out-of-order issue/execution architecture core to be included in a processor according to embodiments of the invention. The solid lined boxes in Figures 1 A-B illustrate the in-order pipeline and in-order core, while the optional addition of the dashed lined boxes illustrates the register renaming, out-of-order issue/execution pipeline and core. Given that the in-order aspect is a subset of the out-of-order aspect, the out-of-order aspect will be described.
In Figure 1 A, a processor pipeline 100 includes a fetch stage 102, a length decode stage 104, a decode stage 106, an allocation stage 108, a renaming stage 110, a scheduling (also known as a dispatch or issue) stage 112, a register read/memory read stage 114, an execute stage 116, a write back/memory write stage 118, an exception handling stage 122, and a commit stage 124. 」(第5頁第14-28行)

(当審訳:プロセッサアーキテクチャとデータタイプの例
図1Aは,インオーダパイプライン,及び,レジスタリネーミング,アウトオブオーダの発行/実行パイプラインの例を示すブロックダイアグラムである。図1Bは,プロセッサに含まれる,インオーダアーキテクチャコア及びレジスタリネーミング,アウトオブオーダの発行/実行アーキテクチャコアの例を示すブロックダイアグラムである。図1A及びBにおいて,実線の箱は,インオーダパイプライン及びインオーダコアを示しており,オプションである破線の箱は,レジスタリネーミング,アウトオブオーダの発行/実行パイプラインとコアを示している。インオーダに関することはアウトオブオーダに関することのサブセットであることを考え,アウトオブオーダに関することは後で記述する。
図1Aでは,プロセッサパイプライン100は,フェッチステージ102,レングスデコードステージ104,デコードステージ106,アロケーションステージ108,リネーミングステージ110,スケジューリング(ディスパッチもしくは発行とも呼ばれる)ステージ112,レジスタ読み出し/メモリ読み出しステージ114,実行ステージ116,書き戻し/メモリ書き込みステージ118,例外処理ステージ122及びコミットステージ124を含んでいる。)

「 The front end unit 130 includes a branch prediction unit 132 coupled to an instruction cache unit 134, which is coupled to an instruction translation lookaside buffer (TLB) 136, which is coupled to an instruction fetch unit 138, which is coupled to a decode unit 140. The decode unit 140 (or decoder) may decode instructions, and generate as an output one or more micro- operations, micro-code entry points, microinstructions, other instructions, or other control signals, which are decoded from, or which otherwise reflect, or are derived from, the original instructions. The decode unit 140 may be implemented using various different mechanisms. Examples of suitable mechanisms include, but are not limited to, look-up tables, hardware implementations, programmable logic arrays (PLAs), microcode read only memories (ROMs), etc. In one embodiment, the core 190 includes a microcode ROM or other medium that stores microcode for certain macroinstructions (e.g., in decode unit 140 or otherwise within the front end unit 130). The decode unit 140 is coupled to a rename/allocator unit 152 in the execution engine unit 150.」(第6頁第1-13行)

(当審訳:フロントエンドユニット130は,デコードユニット140に接続された,命令フェッチユニット138に接続された,命令TLB136に接続された,命令キャッシュユニット134に接続された,分岐予測ユニット132を含む。デコードユニット140(もしくはデコーダ)は,命令をデコードし,1つもしくはそれ以上のマイクロオペレーションの出力として,マイクロコードエントリポイント,マイクロ命令,他の命令,もしくは他の制御信号,それらはデコードされるか,さもなくば反映するか,もしくは由来する,オリジナルの命令を生成する。デコードユニット140は様々な異なるメカニズムで実装される。適切なメカニズムの例,ただしそれに限定されない,は,ルックアップテーブル,ハードウェアによる実装,プログラマブルロジックアレイ(PLA),マイクロコード読み出し専用メモリ(ROM)等を含む。ある実施例では,コア190は,マイクロコードROM,もしくは他のあるマイクロ命令(例えば,デコードユニット140または,さもなければ,フロントエンドユニット130内の)のためのマイクロコードをストアする他の媒体,を含む。デコードユニット140は,実行エンジンユニット150内のリネーム/アロケータユニット152に接続されている。)

「 Figure 8 illustrates selection logic 805 according to one embodiment of the invention which reads through each value stored in a first immediate value xmm2/m 801 and determines the number of times each of the values appear in a second immediate value xmm3 802. The results are then stored in a third immediate value xmml 820. In one embodiment, the selection logic 805 includes a comparison module 803 for performing the compare operations (i.e., comparing the values from the first and second immediate values) and a set of one or more counters 804 for counting the number of times the same value appears in the second immediate value 802. As each value in the first immediate value xmm2/m 801 is compared to values in the second immediate value xmm3 802, the outputs from the counters are sent to corresponding element positions in the third immediate value xmml 820 (i.e., corresponding to the element positions of the first immediate value xmm2/m 801). The selection logic 805 may also include sequencers 809 for sequencing between each of the values in the first and second immediate values. A set of selection muxes 806-807 and 810 are controled by the selection logic 805 to read values from the first and second immediate values 801-802 and to transfer the results to the third immediate value 820, respectively.」(第14頁第31行-第15頁第10行)

(当審訳:図8は,第1の即値xmm2/m 801に格納されたそれぞれの値を読み,それぞれの値が第2の即値xmm3 802に現われる回数を決定する選択ロジック805を示している。その結果は第3の即値xmm1 820に格納される。ある実施例では,選択ロジック805は,比較処理(例えば,第1及び第2の即値からの値を比較する)を実行する比較モジュール803,及び,第2の即値802に現われる値と同じ値の回数を数えるための1つ以上のカウンター804を含む。第1の即値xmm2/m 801のそれぞれの値は,第2の即値xmm3 802に含まれる複数の値を比較され,カウンタの出力は第3の即値xmm1 820内の対応する要素の位置(例えば,第1の即値xmm2/m 801内の対応する要素の位置)に送られる。選択ロジック805は第1及び第2の即値内のそれぞれの値を順にたどるシーケンサ809も含んでもよい。選択マルチプレクサ806-807及び10のセットは,第1及び第2の即値801-802から値を読むため,及び,結果を第3の即値820に転送するために,選択ロジック805によってコントロールされる。)

「FIG.8


第14頁第31行-第15頁第10行の記載及びFIG.8からは,“第1の即値に格納されたそれぞれの値及び第2の即値に格納されたそれぞれの値は,アルファベット1文字であること”が読み取れる。

(2)上記引用文献1の記載(特に下線部の記載)より,上記引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。

「命令をデコードするデコードユニットと,選択ロジックを備え,デコードステージ及び実行ステージを含むプロセッサパイプラインを実行するプロセッサであって,
選択ロジックは,第1の即値に格納されたそれぞれの値を読み,それぞれの値が第2の即値に現われる回数を決定し,その結果を,第3の即値の対応する要素の位置に格納し,
第1の即値に格納されたそれぞれの値及び第2の即値に格納されたそれぞれの値は,アルファベット1文字である,
プロセッサ。」

2.引用文献2

(1)原査定の拒絶の理由で引用された引用文献2(特表2011-514598号公報)には,以下の事項が記載されている。

「【0054】
【数4】



(2)上記引用文献2の記載(特に下線部の記載)より,上記引用文献2には,次の技術的事項が記載されていると認められる。

「ベクトルVsの一意的な要素に対応する書き込みマスクをセットし,ベクトルVs内の同一の要素を識別して計数し,計数値をベクトルVdに記憶する命令。」

3.引用文献3

(1)原査定の拒絶の理由で引用された引用文献3(Power ISA Version 2.07, IBM, 3 May 2013, p.264)には,以下の事項が記載されている。






第6 対比・判断

1.本願発明1

(1)対比

本願発明1と引用発明とを対比する。

ア.構成Aについて

引用発明の「第2の即値」は,何らかの手段に格納されていることは明らかであり,下記イ.の検討も踏まえれば,当該「第2の即値」を格納する手段が,本願発明1の「ストレージ」に相当する。
同様に,下記エ.の検討も踏まえれば,引用発明の「第3の即値」を格納する手段が,本願発明1の「宛て先レジスタ」に相当する。
引用発明の「デコードステージ」が,本願発明1の「デコードステージ」に相当する。
引用発明の「選択ロジック」は,「決定」及び「格納」という処理を“実行”する“ユニット”であるので,本願発明1の「1または複数の実行ユニット」に対応する。
したがって,引用発明と,本願発明1とは,「ストレージと,宛て先レジスタと,デコードステージと,1または複数の実行ユニットを備えるプロセッサであ」る点で共通する。

イ.構成B,Cについて

引用発明の「第2の即値」は,処理のために入力されるデータであるので,“ソース”であり,また,複数のデータを格納しているので,“ベクトル”であるといえる。
また,引用発明の「第2の即値」は,「第2の即値に格納されたそれぞれの値」のための“データフィールド”を“複数個”“パック”して“備え”ているといえる。
したがって,引用発明の「第2の即値」は,本願発明1の「第1のパックドデータフィールドが複数個備えられて」いる「ソースベクトルの第1部分」に相当する。

ウ.構成Dについて

引用発明の「第2の即値に格納されたそれぞれの値」は,「アルファベット1文字」分の“所定のビット数”のデータであるといえ,また,通常,データは“ビット列”である。
したがって,引用発明の「第2の即値に格納されたそれぞれの値」のための“データフィールド”は,本願発明1の「所定のビット数のビット列を格納する」「第1のパックドデータフィールドのそれぞれ」に相当する。

エ.構成Eについて

引用発明の「第3の即値」は,「第2の即値」に“対応する”ものである。
したがって,引用発明の「第3の即値」を「格納」する手段は,本願発明1の「前記ソースベクトルの前記第1部分に対応する宛て先レジスタの第1部分」に相当する。

カ.構成Fについて

引用発明は,「命令をデコード」して,「実行」しているので,引用発明の「選択ロジック」と,本願発明1の「1または複数の実行ユニット」とは,下記の点(相違点1)で相違するものの,“命令の,前記デコードステージによるデコードに応答”するものである点で共通する。

キ.構成Gについて

引用発明の「選択ロジック」は,「第2の即値」において,“予め定められた”「第1の即値」のうちの「アルファベット1文字」が「現われる」「回数」を,「アルファベット1文字」の“それぞれ毎に”「決定」している。
したがって,引用発明の「選択ロジック」と,本願発明1の「1または複数の実行ユニット」とは,下記の点(相違点2)で相違するものの,“前記ソースベクトルの前記第1部分内において,予め定められた二進値と等しいビット列を格納する前記第1のパックドデータフィールドのうちのフィールドの個数を,前記予め定められた二進値のそれぞれ毎にカウント”するものである点で共通する。

ク.構成Hについて

引用発明の「選択ロジック」は,「第1の即値」のうちの「アルファベット1文字」の“それぞれ毎の”,「第2の即値」において「決定」した「回数」を,「第3の即値」を格納する手段に格納している。
したがって,引用発明の「選択ロジック」と,本願発明1の「1または複数の実行ユニット」とは,「前記予め定められた二進値のそれぞれ毎の,前記第1のパックドデータフィールドにおいてカウントした値を,前記宛て先レジスタの前記第1部分に格納するもの」である点で共通する。

ケ.構成I-Lについて

引用発明の「第2の即値に格納されたそれぞれの値」は,「アルファベット」であるので,「複数存在するもの」である。
また,上記イ.の検討を踏まえると,引用発明の「第2の即値に格納されたそれぞれの値」は,「所定のビット数を有し」ているものである。
したがって,引用発明の「第2の即値に格納されたそれぞれの値」と,本願発明1の「予め定められた二進値」とは,下記の点(相違点3)で相違するものの,“1つまたは複数存在するものであり,前記所定のビット数を有”するものである点で共通する。

したがって,上記ア.-ケ.の検討内容を踏まえると,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「ストレージと,宛て先レジスタと,デコードステージと,1または複数の実行ユニットを備えるプロセッサであって,
前記ストレージは,ソースベクトルの第1部分を格納するものであり,
前記ソースベクトルの前記第1部分には,第1のパックドデータフィールドが複数個備えられており,
前記第1のパックドデータフィールドのそれぞれは,所定のビット数のビット列を格納するものであり,
前記宛て先レジスタは,前記ソースベクトルの前記第1部分に対応する宛て先レジスタの第1部分を含み,
命令の,前記デコードステージによるデコードに応答して,前記1または複数の実行ユニットは,
前記ソースベクトルの前記第1部分内において,予め定められた二進値と等しいビット列を格納する前記第1のパックドデータフィールドのうちのフィールドの個数を,前記予め定められた二進値のそれぞれ毎にカウントし,
前記予め定められた二進値のそれぞれ毎の,前記第1のパックドデータフィールドにおいてカウントした値を,前記宛て先レジスタの前記第1部分に格納するものであり,
前記予め定められた二進値は,1つまたは複数存在するものであり,
前記予め定められた二進値の各々は,前記所定のビット数を有する,
プロセッサ。」

(相違点)
(相違点1)
本願発明1の「1または複数の実行ユニット」は,「ゲノム配列決定またはゲノム配列比較処理のために用いられ,ベクトルポピュレーションカウント演算およびマスクを指定する命令」の「デコードに応答」するものであるのに対して,引用発明の「選択ロジック」は,そのような「命令」の「デコード」に応答するものではない点。

(相違点2)
本願発明1の「1または複数の実行ユニット」は,“前記マスクに従って,前記第1のパックドデータフィールドのうちのマスクされていないフィールドの個数を,カウント”するものであるのに対して,引用発明の「選択ロジック」は,そのような「回数を決定」するものではない点。

(相違点3)
本願発明1の「予め定められた二進値」は,“ヌクレオチドを表し,ビット数は2であり,00,01,10及び11の4つ全てである”ものであるのに対して,引用発明の「第2の即値に格納されたそれぞれの値」は,そのようなものではない点。

(2)相違点についての判断

上記相違点1から相違点3について検討する。

引用文献1には,同文献に記載の「プロセッサ」を「ゲノム配列決定またはゲノム配列比較処理のために用い」ることは記載も示唆もされていないから,引用発明において,「アルファベット1文字」である「第1の即値」及び「第2の即値」を,ヌクレオチドを表し,ビット数が2である「00,01,10及び11の4つ全て」に変更する動機は見当たらない。
そして,引用発明において,マスクを指定する構成を付加して,00,01,10及び11のそれぞれ毎に,マスクがセットされていないフィールドの個数をカウントする構成を採用することは,引用文献2や3に記載された技術事項を考慮しても,当業者が容易に想到し得たことであるとはいえない。
したがって,本願発明1は,当業者であっても,引用発明及び引用文献2-3に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2-5について

本願発明2-5は,本願発明1をさらに減縮した発明であり,本願発明1の上記相違点に係る構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2-3に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第7 原査定について

1.理由1(特許法第29条第2項)について

審判請求時の補正により,本願発明1-5は「前記命令に対する前記予め定められた二進値は,00,01,10及び11の4つ全てである」(構成L)という事項を有するものとなっており,当業者であっても,拒絶査定において引用された引用文献1-3に基づいて,容易に発明できたものとはいえない。したがって,原査定の理由を維持することはできない。

第8 むすび

以上のとおり,本願発明1-5は,当業者が引用発明及び引用文献2-3に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。

 
審決日 2021-06-28 
出願番号 特願2018-220700(P2018-220700)
審決分類 P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 清木 泰  
特許庁審判長 篠原 功一
特許庁審判官 塚田 肇
山澤 宏
発明の名称 プロセッサ  
代理人 龍華国際特許業務法人  

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