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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G11C |
|---|---|
| 管理番号 | 1375719 |
| 審判番号 | 不服2020-1400 |
| 総通号数 | 260 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2021-08-27 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2020-02-03 |
| 確定日 | 2021-07-09 |
| 事件の表示 | 特願2018-514776「フラッシュメモリシステムに対する低パワー動作」拒絶査定不服審判事件〔平成28年12月 8日国際公開、WO2016/195845、平成30年 7月26日国内公表、特表2018-520454〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は,平成28年(2016年)4月26日(パリ条約による優先権主張外国庁受理2015年5月29日(以下,「優先日」という。),米国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。 平成31年 1月15日付け:拒絶理由通知 平成31年 4月18日 :意見書,手続補正書の提出 令和 1年 9月27日付け:拒絶査定 令和 2年 2月 3日 :審判請求書,手続補正書の提出 令和 2年10月 8日付け:拒絶理由通知(当審) 令和 3年 1月 8日 :意見書,手続補正書の提出 第2 本願発明 本願の請求項に係る発明は,令和3年1月8日付けの手続補正により補正された特許請求の範囲の請求項1に記載された事項により特定されるものと認められるところ,その請求項1に係る発明(以下,「本願発明」という。)は次のとおりである。 なお,本願発明の各構成の符号(A)?(D)は,説明のために当審において付したものであり,以下,構成A?構成Dと称する。 (本願発明) 「 【請求項1】 (A)パワーダウンモードで動作することが可能なNAND回路を備える不揮発性メモリ装置であって, (B)前記パワーダウンモード中に, (C)前記NAND回路用の接地ノードが前記NAND回路から切断され, (D)前記NAND回路の出力が,パワーダウン信号によってオンになったPMOSトランジスタを通じて電圧源に接続されることにより,「1」状態にプルアップされるように構成される, (A)不揮発性メモリ装置。」 第3 当審における拒絶の理由 令和2年10月8日付けの当審が通知した拒絶理由は,概略次のとおりのものである。 本願の請求項1?9に係る発明は,本願の出願前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献1に記載された発明に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 引用文献1:特開平10-208473号公報 第4 引用文献の記載及び引用発明 1.引用文献1の記載事項 当審の拒絶の理由で引用された,本願の優先日前に,頒布された又は電気通信回線を通じて公衆に利用可能となった特開平10-208473号公報(平成10年8月7日出願公開。以下,「引用文献1」という。)には,図面と共に次の事項が記載されている。 なお,下線は強調のために当審で付したものである。 「【0001】 【発明の属する技術分野】本発明は,半導体集積回路,特に,DRAMやフラッシュメモリ等に備えるデコード回路の改良に関し,詳しくは,信号の入力順序が予め決定されている論理回路の動作の高速化及び低電力化に関する。」 「【0032】図1は,DRAM(Dynamic Random Access Memory)のデコード回路の全体構成を示し,5ビットのデータ(アドレス信号)Ax1?Ax5を32(2^(5))本の信号D1?D32にデコードする回路である。 【0033】同図において,25は,5ビットのアドレス信号Ax1?Ax5のうち下位3ビットのアドレス信号Ax1,Ax2,Ax3を入力して,8本のプリデコード信号P1?P8を生成するプリデコーダ(プリデコード回路)である。26a?26hは8個のデコーダ(回路ブロック)であって,各々,前記プリデコーダ25からの対応する1つのプリデコード信号P1?P8を活性信号(ブロック選択信号)として受けると共に,残る上位2ビットのアドレス信号Ax4,Ax5及びこれ等の反転信号をアドレス信号A1?A4として受け,このアドレス信号A1?A4を4つのデータにデコードし,そのデコードされた4つの信号を出力する。従って,8個の回路ブロック26a?26hは,合わせて32個のデコード信号D1?D32を出力する。 【0034】前記8個の回路ブロック(デコーダ)26a?26hは同一の内部構成を持つ。図2(a)は,そのうち1個の回路ブロック26aの内部構成を示し,請求項5記載の発明の実施の形態を示す。 【0035】同図(a)において,NA1?NA4は4個のNAND回路(論理回路)である。各NAND回路において,4は低しきい値のトランジスタで構成されたインバータ(論理回路),5は前記インバータ4の出力ノードD1?D4をプルアップするPMOSトランジスタである。 【0036】6は,前記4個のNAND回路NA1?NA4でマージ(共用)されるNMOSトランジスタである。VSNLは擬似接地線であって,前記各インバータ4の低電位側のノードが接続される。前記共用トランジスタ(スイッチ回路)6は,前記擬似接地線VSNLと接地電源Vssとの間に配置され,そのしきい値電圧は,前記インバータ4を構成するNMOSトランジスタのしきい値電圧よりも高い電圧である。この高しきい値のNMOSトランジスタ6は,そのゲートにプリデコード信号(ブロック選択信号)P1が入力され,ブロック選択信号(“H”レベル)の入力時に,前記4個のインバータ4を擬似接地線VSNLを介して接地電源Vssに接続するスイッチ回路として機能する。 【0037】前記各PMOSプルアップトランジスタ5は,そのゲートに前記ブロック選択信号P1が入力され,ブロック選択信号P1の非入力時(“L”レベル時)にオンし,対応するNAND回路の出力ノードD1?D4に所定電源Vccを接続し,その出力ノードD1?D4を電源電位にプルアップする。 【0038】図2(b)は,同図(a)のデコード回路において,各信号に関するタイミングチャートを示し,以下,これ等の信号を用いて動作を説明する。 【0039】動作開始直後の状態から説明する。ブロック選択信号P1,及びアドレス信号A1?A4は全てロウである。従って,高しきい値のNMOSトランジスタ6がオフ状態にあって,擬似接地線VSNLは接地電源Vssから切り離されると共に,プルアップPMOSトランジスタ5がオン状態にあって,全てのインバータ4の出力ノードD1?D4は,所定電源Vssに接続されてハイ電位に固定されていて,ノイズ耐性が高い状態にある。この際,前記擬似接地線VSNLは前記オフ状態のNMOSトランジスタ6によりフローティングになっているが,各インバータ4のNMOSトランジスタがオフ状態にあるので,回路の動作に対しては何ら影響しない。 【0040】デコーダ(回路ブロック)26aを選択する場合には,先ず,プリデコード信号P1がハイに遷移する。これにより,高しきい値のNMOSトランジスタ6がオンして,擬似接地線VSNLと接地電源Vssとが接続される。この際,プルアップPMOSトランジスタ5もオフとなり,各インバータ4の出力D1?D4にはアドレス信号A1?A4に応じて電源電圧Vcc又は接地電位Vssが現れることが可能な状態となる。そして,アドレス信号A1?A4が活性化して,その何れか1つの信号がハイに遷移すると,これに対応したインバータ4がロウを出力し,他の残りのインバータ4はハイを保持し続ける。 【0041】その後,ブロック選択信号P1がロウに遷移すると,高しきい値のNMOSトランジスタ6がオフになり,擬似接地線VSNLが接地電源Vssから切り離され,同時に,プルアップPMOSトランジスタ5がオンになる。従って,インバータ4にハイが入力された状態でも,インバータ4の出力はハイに固定されて,全てのインバータ4がハイを出力する。 【0042】ブロック選択信号P1よりもアドレス信号A1?A4の方が先にリセットされる場合,又は選択される回路ブロックが同一,即ちブロック選択信号P1がロウに遷移しない場合も考えられるが,これ等の場合は,アドレス信号A1?A4で選択されたアドレスに対応するインバータ4が通常のインバータ動作をするだけであり,デコード回路は正しく動作する。」 「【0045】尚,所定電源Vccから接地電源Vssへのリーク経路に,高しきい値のトランジスタ(スイッチ回路)6が少くとも1個存在すれば,リーク電流を事実上カットできるので,本実施の形態では,高しきい値のNMOSトランジスタ6のみにより回路ブロック26aのリーク経路を遮断する。従って,MTCMOS回路構成に必要な高しきい値のトランジスタとして,所定電源Vssとデコーダ26aとの間に高しきい値のPMOSトランジスタを配置することが省略でき,本実施の形態のデコード回路全体としての面積削減効果は一層に大きい。」 「【0050】加えて,本実施の形態では2入力NAND回路を複数用いたが,多入力のNAND回路を用いる場合にも本発明を適用できる。例えば,n入力であれば,インバータ4に代えて,(n-1)入力のNAND回路を配置すればよい。低しきい値のトランジスタで構成された(n-1)入力のNAND回路の低電位側ノードを共通に接続し,この共通ノードと接地電位Vssとの間に,高しきい値のNMOSトランジスタを挿入し,更に,各(n-1)入力NAND回路の出力をプルアップするトランジスタを設け,2入力の場合と同様に,先行する信号で高しきい値のNMOSトランジスタ及びプルアップトランジスタを制御する構成にすれば,高速動作と低リーク電流とを両立できる。 【0051】次に,図1のプリデコード回路25の内部構成を説明する。このプリデコード回路25は,請求項12記載の発明の実施の形態を示し,特殊に構成される。その理由は次の通りである。即ち,前記高しきい値のトランジスタ6を設けて電流のリーク経路を遮断する場合に,この高しきい値のトランジスタ6を制御する信号は,ブロック選択信号(プリデコード信号)P1であり,この信号はプリデコード回路内部に備える論理回路により生成され,チップ外部から直接には入力されない。一方,低電圧時に前記内部論理回路の高速化と低リーク電流化とを両立する方法として,前記従来技術のMTCMOS回路を適用した場合であっても,待機時の前記論理回路の出力が電流リークに起因して期待値の電源電位Vcc又は接地電位Vssから多少ずれることが予想される。従って,待機時に,前記内部論理回路の出力(即ち,ブロック選択信号)が前記高しきい値のトランジスタ6に入力されても,このトランジスタ6が確実にオフせず,従って,リーク経路を確実に遮断できずに,リーク電流が増大する懸念がある。図1のプリデコード回路25は,待機時に,前記高しきい値のトランジスタ6を確実にオフ状態にするために,内部論理回路の出力を期待値の接地電位Vssに確保するためのものである。このプリデコード回路の内部構成を図3に示す。 【0052】図3のプリデコード回路25は,待機時にロウのブロック選択信号P1を出力する回路である。同図において,10は下位3ビットのアドレス信号Ax1?Ax3を受ける内部論理回路,12は2個のトランジスタで構成されるインバータを持つドライブ回路であって,これ等内部論理回路10及びドライブ回路12は電源線VCNPと接地との間に配置される。前記内部論理回路10及びドライブ回路12を構成するトランジスタは,低電圧時での高速動作性を実現するように,低しきい値電圧のトランジスタが採用される。前記電源線VCNPは,高しきい値のPMOSトランジスタ2を介して所定電源Vccに接続される。前記高しきい値のPMOSトランジスタ2のゲートには,待機時に内部論理回路10のリーク経路を遮断するために,動作/待機切換信号VSWの反転信号(制御信号)/VSW(待機時にハイとなる)が入力される。この反転信号/VSWは,外部又は専用コントロール回路から入力される。 【0053】前記ドライブ回路12は,前記内部論理回路10の出力を反転し,その反転結果をブロック選択信号P1として出力端子から出力する。前記ドライブ回路12の出力端子と接地との間には,前記動作/待機切換信号の反転信号/VSWにより制御されるプルダウンNMOSトランジスタ11が配置される。 【0054】図3のプリデコード回路25の動作を説明する。待機時,内部論理回路10はハイを出力しており,このハイ出力はドライブ回路12で反転されて,ロウの出ブロック選択信号P1(当審注:「出ブロック選択信号P1」は「ブロック選択信号P1」の誤記と認められる。)が出力される。この待機時では,ハイの動作/待機切換信号/VSWにより,高しきい値のPMOSトランジスタ2がオフして,電源線VCNPと所定電源Vccとが切り離され,所定電源Vccから内部論理回路10へのリーク電流が遮断される。この際,電源線VCNPはフローティング状態となるので,内部論理回路10から接地へのリーク電流により,電源線VCNPの電位は下降する。電源線VCNPの電位降下が進むと,回路動作に必要な電位差が得られなくなり,ドライブ回路12の出力がハイインピーダンス状態になろうとするが,プルダウンNMOSトランジスタ11が前記ハイの動作/待機切換信号/VSWによりオンし,前記出力端子は接地され,ブロック選択信号P1はロウに固定される。よって,内部論理回路10を構成するトランジスタを低しきい値のトランジスタで実現しながら,待機時でのブロック選択信号P1を確実にロウに保持することが可能である。」 「図1  」 「図2  」 「図3  」 2.引用発明 上記引用文献1に記載されている事項について検討する。 (1)引用文献1の段落0032の「DRAM(Dynamic Random Access Memory)のデコード回路」との記載から,引用文献1には,「デコード回路を備えたDRAM」が記載されている。 (2)引用文献1の段落0032の「図1は」「デコード回路の全体構成を示し」との記載,段落0033の「25は,5ビットのアドレス信号Ax1?Ax5のうち下位3ビットのアドレス信号Ax1,Ax2,Ax3を入力して,8本のプリデコード信号P1?P8を生成するプリデコーダ(プリデコード回路)である。26a?26hは8個のデコーダ(回路ブロック)であって,各々,前記プリデコーダ25からの対応する1つのプリデコード信号P1?P8を活性信号(ブロック選択信号)として受けると共に,残る上位2ビットのアドレス信号Ax4,Ax5及びこれ等の反転信号をアドレス信号A1?A4として受け,このアドレス信号A1?A4を4つのデータにデコードし,そのデコードされた4つの信号を出力する」との記載,及び図1の記載から,引用文献1には,「前記デコード回路は,5ビットのアドレス信号Ax1?Ax5のうち下位3ビットのアドレス信号Ax1,Ax2,Ax3を入力して,8本のプリデコード信号P1?P8を生成するプリデコーダ(プリデコード回路)25と,各々,前記プリデコーダ25からの対応する1つのプリデコード信号P1?P8を活性信号(ブロック選択信号)として受けると共に,残る上位2ビットのアドレス信号Ax4,Ax5及びこれ等の反転信号をアドレス信号A1?A4として受け,このアドレス信号A1?A4を4つのデータにデコードし,そのデコードされた4つの信号を出力する8個のデコーダ(回路ブロック)26a?26hとを備え」ることが記載されている。 (3)引用文献1の段落0034の「前記8個の回路ブロック(デコーダ)26a?26hは同一の内部構成を持つ。図2(a)は,そのうち1個の回路ブロック26aの内部構成を示し」との記載,段落0035の「同図(a)において,NA1?NA4は4個のNAND回路(論理回路)である」との記載,段落0036の「6は,前記4個のNAND回路NA1?NA4でマージ(共用)されるNMOSトランジスタである」との記載,及び図2(a)の記載から,引用文献1には,「前記8個のデコーダ(回路ブロック)26a?26hのうちの回路ブロック26aは,4個のNAND回路(論理回路)NA1?NA4と,前記4個のNAND回路NA1?NA4でマージ(共用)されるNMOSトランジスタ6とを備えて」いることが記載されている。 (4)引用文献1の段落0035の「各NAND回路において,4は低しきい値のトランジスタで構成されたインバータ(論理回路),5は前記インバータ4の出力ノードD1?D4をプルアップするPMOSトランジスタである」との記載,及び図2(a)の記載から,引用文献1には,「各NAND回路は,低しきい値のトランジスタで構成されたインバータ(論理回路)4と,前記インバータ4の出力ノードD1?D4をプルアップするPMOSトランジスタ5からな」ることが記載されている。 (5)引用文献1の段落0036の「VSNLは擬似接地線であって,前記各インバータ4の低電位側のノードが接続される。前記共用トランジスタ(スイッチ回路)6は,前記擬似接地線VSNLと接地電源Vssとの間に配置され」との記載から,引用文献1には,「前記各インバータ4の低電位側のノードは,擬似接地線VSNLに接続され,前記共用トランジスタ(スイッチ回路)6は,前記擬似接地線VSNLと接地電源Vssとの間に配置され」ることが記載されている。 (6)引用文献1の段落0052の「図3のプリデコード回路25は,待機時にロウのブロック選択信号P1を出力する回路である」との記載,及び図1,図3の記載から,引用文献1には,「前記プリデコード回路25は,待機時にロウのブロック選択信号P1を出力する回路であ」ることが記載されている。 (7)引用文献1の段落0054の「待機時,内部論理回路10はハイを出力しており,このハイ出力はドライブ回路12で反転されて,ロウの出ブロック選択信号P1(当審注:「出ブロック選択信号P1」は「ブロック選択信号P1」の誤記と認められる。)が出力される。この待機時では,ハイの動作/待機切換信号/VSWにより,高しきい値のPMOSトランジスタ2がオフして,電源線VCNPと所定電源Vccとが切り離され,所定電源Vccから内部論理回路10へのリーク電流が遮断される」との記載,同じく段落0054の「この際,」「プルダウンNMOSトランジスタ11が前記ハイの動作/待機切換信号/VSWによりオンし,前記出力端子は接地され,ブロック選択信号P1はロウに固定され」「待機時でのブロック選択信号P1を確実にロウに保持する」との記載,及び図3の記載から,引用文献1には,「待機時,内部論理回路10はハイを出力しており,このハイ出力はドライブ回路12で反転されて,ロウのブロック選択信号P1が出力され,この待機時では,ハイの動作/待機切換信号/VSWにより,高しきい値のPMOSトランジスタ2がオフして,電源線VCNPと所定電源Vccとが切り離され,所定電源Vccから内部論理回路10へのリーク電流が遮断され,この際,プルダウンNMOSトランジスタ11が前記ハイの動作/待機切換信号/VSWによりオンし,前記出力端子は接地され,ブロック選択信号P1はロウに固定され,待機時でのブロック選択信号P1を確実にロウに保持」することが記載されている。 (8)引用文献1の段落0041の「ブロック選択信号P1がロウに遷移すると,高しきい値のNMOSトランジスタ6がオフになり,擬似接地線VSNLが接地電源Vssから切り離され,同時に,プルアップPMOSトランジスタ5がオンになる。従って,インバータ4にハイが入力された状態でも,インバータ4の出力はハイに固定されて,全てのインバータ4がハイを出力する」との記載から,引用文献1には,「ブロック選択信号P1がロウに遷移すると,高しきい値のNMOSトランジスタ6がオフになり,擬似接地線VSNLが接地電源Vssから切り離され,同時に,プルアップPMOSトランジスタ5がオンになり,インバータ4にハイが入力された状態でも,インバータ4の出力はハイに固定されて,全てのインバータ4がハイを出力」することが記載されている。 (9)引用文献1の段落0045の「所定電源Vccから接地電源Vssへのリーク経路に,高しきい値のトランジスタ(スイッチ回路)6が少くとも1個存在すれば,リーク電流を事実上カットできるので,」「高しきい値のNMOSトランジスタ6のみにより回路ブロック26aのリーク経路を遮断する」との記載から,引用文献1には,「所定電源Vccから接地電源Vssへのリーク経路に,高しきい値のトランジスタ(スイッチ回路)6が少くとも1個存在すれば,リーク電流を事実上カットできるので,高しきい値のNMOSトランジスタ6のみにより回路ブロック26aのリーク経路を遮断するようになって」いることが記載されている。 (10)引用文献1の段落0050の「本実施の形態では2入力NAND回路を複数用いたが,多入力のNAND回路を用いる場合にも本発明を適用できる。例えば,n入力であれば,インバータ4に代えて,(n-1)入力のNAND回路を配置すればよい」との記載,同じく段落0050の「各(n-1)入力NAND回路の出力をプルアップするトランジスタを設け,2入力の場合と同様に,先行する信号で高しきい値のNMOSトランジスタ及びプルアップトランジスタを制御する構成にすれば,高速動作と低リーク電流とを両立できる」との記載から,引用文献1には,「2入力NAND回路に代えて多入力のNAND回路を用いてもよく,n入力であれば,インバータ4に代えて,(n-1)入力のNAND回路を配置し,各(n-1)入力NAND回路の出力をプルアップするトランジスタを設け,2入力の場合と同様に,先行する信号で高しきい値のNMOSトランジスタ及びプルアップトランジスタを制御する構成にすれば,高速動作と低リーク電流とを両立できる」ことが記載されている。 (11)まとめ 上記(1)?(10)から,引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。 (引用発明) デコード回路を備えたDRAMであって, 前記デコード回路は,5ビットのアドレス信号Ax1?Ax5のうち下位3ビットのアドレス信号Ax1,Ax2,Ax3を入力して,8本のプリデコード信号P1?P8を生成するプリデコーダ(プリデコード回路)25と,各々,前記プリデコーダ25からの対応する1つのプリデコード信号P1?P8を活性信号(ブロック選択信号)として受けると共に,残る上位2ビットのアドレス信号Ax4,Ax5及びこれ等の反転信号をアドレス信号A1?A4として受け,このアドレス信号A1?A4を4つのデータにデコードし,そのデコードされた4つの信号を出力する8個のデコーダ(回路ブロック)26a?26hとを備え, 前記8個のデコーダ(回路ブロック)26a?26hのうちの回路ブロック26aは,4個のNAND回路(論理回路)NA1?NA4と,前記4個のNAND回路NA1?NA4でマージ(共用)されるNMOSトランジスタ6とを備えており, 各NAND回路は,低しきい値のトランジスタで構成されたインバータ(論理回路)4と,前記インバータ4の出力ノードD1?D4をプルアップするPMOSトランジスタ5からなり, 前記各インバータ4の低電位側のノードは,擬似接地線VSNLに接続され,前記共用トランジスタ(スイッチ回路)6は,前記擬似接地線VSNLと接地電源Vssとの間に配置され, 前記プリデコード回路25は,待機時にロウのブロック選択信号P1を出力する回路であり, 待機時,内部論理回路10はハイを出力しており,このハイ出力はドライブ回路12で反転されて,ロウのブロック選択信号P1が出力され,この待機時では,ハイの動作/待機切換信号/VSWにより,高しきい値のPMOSトランジスタ2がオフして,電源線VCNPと所定電源Vccとが切り離され,所定電源Vccから内部論理回路10へのリーク電流が遮断され,この際,プルダウンNMOSトランジスタ11が前記ハイの動作/待機切換信号/VSWによりオンし,前記出力端子は接地され,ブロック選択信号P1はロウに固定され,待機時でのブロック選択信号P1を確実にロウに保持し, ブロック選択信号P1がロウに遷移すると,高しきい値のNMOSトランジスタ6がオフになり,擬似接地線VSNLが接地電源Vssから切り離され,同時に,プルアップPMOSトランジスタ5がオンになり,インバータ4にハイが入力された状態でも,インバータ4の出力はハイに固定されて,全てのインバータ4がハイを出力し, 所定電源Vccから接地電源Vssへのリーク経路に,高しきい値のトランジスタ(スイッチ回路)6が少くとも1個存在すれば,リーク電流を事実上カットできるので,高しきい値のNMOSトランジスタ6のみにより回路ブロック26aのリーク経路を遮断するようになっており, 2入力NAND回路に代えて多入力のNAND回路を用いてもよく,n入力であれば,インバータ4に代えて,(n-1)入力のNAND回路を配置し,各(n-1)入力NAND回路の出力をプルアップするトランジスタを設け,2入力の場合と同様に,先行する信号で高しきい値のNMOSトランジスタ及びプルアップトランジスタを制御する構成にすれば,高速動作と低リーク電流とを両立できる DRAM。 第5 対比 本願発明と引用発明とを対比する。 (1)構成Aについて ア 引用発明の「DRAM」と構成Aの「不揮発性メモリ装置」とは,共に“メモリ装置”である点で共通する。 イ 引用発明の「待機時」は,「ハイの動作/待機切換信号/VSWにより,高しきい値のPMOSトランジスタ2がオフして,電源線VCNPと所定電源Vccとが切り離され,所定電源Vccから内部論理回路10へのリーク電流が遮断され」るとともに,「ロウのブロック選択信号P1が出力され」,「高しきい値のNMOSトランジスタ6がオフになり」,「高しきい値のNMOSトランジスタ6」「により回路ブロック26aのリーク経路を遮断する」ことで,「回路ブロック26a」の「リーク電流」をカットするようになっており,「内部論理回路10」や「回路ブロック26a」は“パワーダウン”状態になっているといえるから,構成Aの“パワーダウンモード”に相当する。 そうすると,引用発明の「回路ブロック26a」は,「待機時」に,“パワーダウンモード”で“動作することが可能”な“回路”であるといえる。 ウ ここで,引用発明の「回路ブロック26a」は,「4個のNAND回路(論理回路)NA1?NA4」を備えるものであり,「各NAND回路は,低しきい値のトランジスタで構成されたインバータ(論理回路)4と,前記インバータ4の出力ノードD1?D4をプルアップするPMOSトランジスタ5からな」るものであるところ,「2入力NAND回路に代えて多入力のNAND回路を用いてもよく,n入力であれば,インバータ4に代えて,(n-1)入力のNAND回路を配置」することもできるものであるから,引用発明の「回路ブロック26a」は,「NAND回路」を含む回路であるといえる。 エ 上記ア?ウの検討から,引用発明の「待機時」に“パワーダウンモード”で“動作することが可能”な「回路ブロック26a」を備える「DRAM」と,構成Aの「パワーダウンモードで動作することが可能なNAND回路を備える不揮発性メモリ装置」とは,“パワーダウンモードで動作することが可能なNAND回路を備えるメモリ装置”である点で共通する。 (2)構成Bについて 上記(1)イの検討から,引用発明の「待機時」は,構成Bの「パワーダウンモード中」に相当する。 (3)構成B及び構成Cについて 引用発明の「接地電源Vss」は「4個のNAND回路(論理回路)NA1?NA4」を“接地電位”とするための“電源”であるから,構成Cの「前記NAND回路用の接地ノード」に相当する。 引用発明の「擬似接地線VSNL」は,「各インバータ4の低電位側のノードは,に接続され」,また,「前記共用トランジスタ(スイッチ回路)6は,前記擬似接地線VSNLと接地電源Vssとの間に配置され」ている。 そうすると,引用発明の「待機時」に「ブロック選択信号P1がロウに遷移すると,高しきい値のNMOSトランジスタ6がオフになり,擬似接地線VSNLが接地電源Vssから切り離され」ることは,構成B及び構成Cの「前記パワーダウンモード中に」,「前記NAND回路用の接地ノードが前記NAND回路から切断され」ることに相当する。 (4)構成B及び構成Dについて ア 引用発明の「インバータ4」は,「n入力であれば,インバータ4に代えて,(n-1)入力のNAND回路を配置」することもできるものであるから,引用発明の「インバータ4の出力」は,構成Dの「NAND回路の出力」に相当する。 イ 引用発明の「ブロック選択信号P1」は,「待機時」に,当該「ブロック選択信号P1」が「ロウに遷移すると,高しきい値のNMOSトランジスタ6がオフになり」,「高しきい値のNMOSトランジスタ6」「により回路ブロック26aのリーク経路を遮断する」ことで,“パワーダウンモード”とすることができるものであるから,構成Dの「パワーダウン信号」に相当するといえる。 そうすると,引用発明の「待機時」に「ブロック選択信号P1」が「ロウに遷移すると」「オンにな」る「プルアップPMOSトランジスタ5」は,構成Dの「パワーダウン信号によってオンになったPMOSトランジスタ」に相当する。 ウ また,引用発明において,「プルアップPMOSトランジスタ5がオンになり」,「インバータ4の出力」が「ハイに固定され」ることは,「インバータ4の出力」が,「オンにな」った「プルアップPMOSトランジスタ5」を“通じて”「所定電源Vcc」(構成Dにおける「電圧源」に相当する。)に“接続される”ことであるといえる。 エ 上記ア?ウの検討から,引用発明の「待機時」に「オン」になった「プルアップPMOSトランジスタ5」によって,「インバータ4の出力」が「ハイに固定され」ることと,構成B及び構成Dの「パワーダウンモード中に」,「前記NAND回路の出力が,パワーダウン信号によってオンになったPMOSトランジスタを通じて電圧源に接続されることにより,「1」状態にプルアップされるように構成される」こととは,“パワーダウンモード中に”,“前記NAND回路の出力が,パワーダウン信号によってオンになったPMOSトランジスタを通じて電圧源に接続されることにより”,“プルアップされるように構成される”点で一致する。 (5)まとめ 上記(1)?(4)の対比結果を踏まえると,本願発明と引用発明の一致点及び相違点は次の通りである。 [一致点] (A)パワーダウンモードで動作することが可能なNAND回路を備えるメモリ装置であって, (B)前記パワーダウンモード中に, (C)前記NAND回路用の接地ノードが前記NAND回路から切断され, (D)前記NAND回路の出力が,パワーダウン信号によってオンになったPMOSトランジスタを通じて電圧源に接続されることにより,プルアップされるように構成される, (A)メモリ装置。 [相違点1] NAND回路を備えるメモリ装置が,本願発明では,「不揮発性メモリ装置」であるのに対して,引用発明は,DRAMである点。 [相違点2] NAND回路の出力がプルアップされる論理状態が,本願発明では,「「1」状態」であると特定されているのに対して,引用発明では,「1」状態であるとは特定されていない点。 第6 判断 以下,上記相違点について検討する。 1.相違点1について 引用文献1の段落0001には,「本発明は」,「DRAMやフラッシュメモリ等に備えるデコード回路の改良に関し」と記載されていることから,引用発明の「デコード回路」は,「DRAM」や「フラッシュメモリ」等に備えることが想定されているものである。 そうすると,引用発明の「DRAM」に備えられている「デコード回路」を「フラッシュメモリ」(本願発明の「不揮発性メモリ装置」に相当する。)に備えるように構成することにより,「NAND回路を備えるメモリ装置」を「NAND回路を備える不揮発性メモリ装置」とすることは,当業者が容易に想到し得たことである。 2.相違点2について 論理回路において,電圧の「ハイレベル」に論理状態の「1」を割り当てることは,当該技術分野における周知技術であるから,引用発明において,「インバータ4の出力」が「ハイに固定され」た状態を「1」状態とすることは,当業者が容易に想到し得たことである。 3.効果について そして,本願発明の作用効果も,引用発明から当業者が予測できる範囲のものである。 第7 むすび 以上のとおり,本願の請求項1に係る発明は,引用文献1に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。 したがって,他の請求項について検討するまでもなく,本願は拒絶すべきものである。 よって,結論のとおり審決する。 |
| 別掲 |
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| 審理終結日 | 2021-02-12 |
| 結審通知日 | 2021-02-15 |
| 審決日 | 2021-02-26 |
| 出願番号 | 特願2018-514776(P2018-514776) |
| 審決分類 |
P
1
8・
121-
WZ
(G11C)
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| 最終処分 | 不成立 |
| 前審関与審査官 | 中村 康司、津幡 貴生、後藤 彰、篠塚 隆 |
| 特許庁審判長 |
田中 秀人 |
| 特許庁審判官 |
須田 勝巳 山澤 宏 |
| 発明の名称 | フラッシュメモリシステムに対する低パワー動作 |
| 代理人 | 須田 洋之 |
| 代理人 | 田中 伸一郎 |
| 代理人 | 西島 孝喜 |
| 代理人 | 大塚 文昭 |
| 代理人 | 岩崎 吉信 |
| 代理人 | 那須 威夫 |
| 代理人 | 近藤 直樹 |
| 代理人 | 上杉 浩 |