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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1377549
審判番号 不服2020-11783  
総通号数 262 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-10-29 
種別 拒絶査定不服の審決 
審判請求日 2020-08-24 
確定日 2021-08-30 
事件の表示 特願2016- 66392「半導体装置」拒絶査定不服審判事件〔平成29年10月 5日出願公開、特開2017-183419〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、平成28年3月29日の出願であって、その手続の経緯は以下のとおりである。
令和 元年12月 6日付け 拒絶理由通知書
令和 2年 2月 4日 意見書、手続補正書の提出
令和 2年 5月22日付け 拒絶査定
令和 2年 8月24日 審判請求書、手続補正書の提出

第2 令和2年8月24日にされた手続補正についての補正の却下の決定
[補正の却下の決定]
令和2年8月24日にされた手続補正(以下、「本件補正」という。)を却下する。

[理由]
1 本件補正について(補正の内容)
(1)本件補正後の特許請求の範囲の記載
本件補正により、特許請求の範囲の請求項1の記載は、次のとおり補正された(下線部は、補正箇所である。)
「裏面側に第1導電型のドレイン領域を有する半導体層と、
前記半導体層の表面部に配置された第2導電型のボディ領域と、
前記ボディ領域の表面部に配置された第1導電型のソース領域と、
前記ボディ領域に対向するゲート電極と、
前記ボディ領域と前記ゲート電極との間のゲート絶縁膜と、
前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延びた第2導電型の第1ピラー層と、
前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域とを含み、
前記第1ピラー層は、その深さ方向途中部に前記半導体層の一部からなる分断領域を介在させることによって上下に分断されており、
前記第1ピラー層の深さ方向において、前記トラップレベル領域は、前記上下に分断された前記第1ピラー層のうち下側の前記第1ピラー層の底部の近傍に配置されており、
前記第1ピラー層の深さ方向において、前記ボディ領域にチャネルが形成されていないオフ状態のときに電界が集中する電界集中部は、前記トラップレベル領域よりも浅い位置に配置されており、
前記半導体層の表面に対する前記分断領域の深さ位置が、前記第1ピラー層の中央部よりも下部である、半導体装置。」

(2)本件補正前の特許請求の範囲
本件補正前の、令和2年2月4日にされた手続補正により補正された特許請求の範囲の請求項1の記載は次のとおりである。
「裏面側に第1導電型のドレイン領域を有する半導体層と、
前記半導体層の表面部に配置された第2導電型のボディ領域と、
前記ボディ領域の表面部に配置された第1導電型のソース領域と、
前記ボディ領域に対向するゲート電極と、
前記ボディ領域と前記ゲート電極との間のゲート絶縁膜と、
前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延びた第2導電型の第1ピラー層と、
前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域とを含み、
前記第1ピラー層は、その深さ方向途中部に前記半導体層の一部からなる分断領域を介在させることによって上下に分断されており、
前記第1ピラー層の深さ方向において、前記トラップレベル領域は、前記上下に分断された前記第1ピラー層のうち下側の前記第1ピラー層の底部の近傍に配置されており、
前記第1ピラー層の深さ方向において、前記ボディ領域にチャネルが形成されていないオフ状態のときに電界が集中する電界集中部は、前記トラップレベル領域よりも浅い位置に配置されている、半導体装置。」

2 補正の適否
本件補正は、本件補正前の請求項1に記載された発明を特定するために必要な事項である「分断領域」について、「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第1ピラー層の中央部よりも下部である」との限定を付加する補正事項を含むものであって、当該補正事項は、本件補正前の請求項1に記載された発明と本件補正後の請求項1に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるから、特許法第17条の2第5項第2号の特許請求の範囲の減縮を目的とするものに該当する。
そこで、本件補正後の請求項1に記載される発明(以下、「本件補正発明」という。)が同条第6項において準用する同法第126条第7項の規定に適合するか(特許出願の際独立して特許を受けることができるものであるか)について、以下、検討する。

(1)本件補正発明
本件補正発明は、上記1(1)に記載したとおりのものである。

(2)引用文献の記載事項
ア 引用文献1
原査定の拒絶の理由で引用された引用文献である特開2014-209507号公報(以下、「引用文献1」という。)には、図面とともに、次の記載がある。(下線は、当審で付した。以下同じ。)

「【技術分野】
【0001】
本発明は、スーパージャンクション構造を有する半導体装置に関する。」

「【0008】
この構成によれば、第1導電型ベース層の裏面に複数の第2導電型コレクタ層が選択的に形成されているので、当該裏面には第1導電型ベース層と第2導電型コレクタ層の両方が露出することとなる。これにより、第1導電型ベース層の裏面に、当該露出した第1導電型ベース層および第2導電型コレクタ層の両方に接するように裏面電極を形成することによって、低電圧域でのセット効率に優れるMOSFETの特性と、高電圧域において伝導度変調を発生させることができるIGBTの特性とを併せ持つ半導体装置を提供することができる。」

「【0021】
半導体装置1は、スーパージャンクション構造を有するnチャンネル型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。
半導体装置1は、n^(-)型ベース層2と、p型コラム層3と、p型ベース層4と、n^(+)型ソース層5と、ゲート絶縁膜6と、ゲート電極7と、ソース電極8と、n^(+)型コンタクト層9と、p^(+)型コレクタ層10と、ドレイン電極11と、空乏層緩和領域30と、トラップレベル領域32とを含む。ゲート電極7上には、層間絶縁膜12が配置されている。
【0022】
n^(-)型ベース層2は、n型不純物が注入された半導体層である。より具体的には、n型不純物を注入しながらエピタキシャル成長されたn型エピタキシャル層であってもよい。n型不純物としては、P(リン)、As(ヒ素)、SB(アンチモン)などを用いることができる。
p型コラム層3およびp型ベース層4は、p型不純物が注入された半導体層である。より具体的には、n^(-)型ベース層2に対してp型不純物をイオン注入(インプラ)することによって形成された半導体層であってもよい。p型不純物としては、B(ホウ素)、Al(アルミニウム)、Ga(ガリウム)などを適用することができる。」

「【0024】
p型コラム層3は、平面視において、各セル13のp型ベース層4の内方の領域に形成されている。より具体的には、この実施形態では、p型コラム層3は、平面視において、p型ベース層4の幅方向中央の領域においてストライプ状に形成されている。p型コラム層3は、p型ベース層4に連なるように形成されており、n^(-)型ベース層2において、p型ベース層4よりも深い位置までn^(-)型ベース層2の裏面に向かって延びている。したがって、p型コラム層3は、隣り合うp型ベース層4との間に連続性を持って配列されている。p型コラム層3のピッチP1(本発明の第1周期の一例)は、10μm?20μmである。ここで、ピッチP1とは、p型コラム層3と、隣り合うp型コラム層3の間のn^(-)型ベース層2とを一つの繰り返し単位とし、当該繰り返し単位のn^(-)型ベース層2の表面に沿う方向の長さのことである。この実施形態では、p型コラム層3が各p型ベース層4の幅方向中央に配置されていることから、ピッチP1はセル13のピッチ(セルピッチ)に一致している。」

「【0030】
n^(+)型コンタクト層9は、n^(-)型ベース層2の裏面全体にわたって形成されている。n^(+)型コンタクト層9は、p型コラム層3の底部に対して間隔が空くような深さで形成されている。これにより、p型コラム層3とn^(+)型コンタクト層9との間には、n^(-)型ベース層2が介在している。
p^(+)型コレクタ層10は、n^(-)型ベース層2の裏面に選択的に形成され、当該裏面に沿って連続性を持って複数配列されている。この実施形態では、p^(+)型コレクタ層10は、図1にクロスハッチングで明示するように平面視においてp型コラム層3に平行なストライプ状に形成されている。これにより、n^(-)型ベース層2の裏面には、p^(+)型コレクタ層10と、隣り合うp^(+)型コレクタ層10間のn^(+)型コンタクト層9とがストライプ状に交互に露出することとなる。」

「【0035】
ドレイン電極11は、アルミニウムその他の金属からなる。ドレイン電極11は、n^(-)型ベース層2の裏面に、n^(+)型コンタクト層9およびp^(+)型コレクタ層10に接するように形成されている。これにより、ドレイン電極11は、複数のセル13に並列に接続されており、複数のセル13に流れる全電流が流れるように構成されている。この実施形態では、n^(-)型ベース層2の裏面にn^(+)型コンタクト層9が形成されているので、ドレイン電極11をn^(-)型ベース層2に対して良好にオーミック接触させることができる。」

「【0042】
トラップレベル領域32は、逆回復時間の短縮に寄与する。また、空乏層緩和領域30は、ハードリカバリの緩和に寄与する。
トラップレベル領域32は、n^(-)型ベース層2の裏面側から重粒子を照射することによって形成された領域である。トラップレベル領域32には、キャリヤをトラップして再結合させることにより消失させる再結合中心が多く存在している。これにより、寄生ダイオード14がターンオフするときにキャリヤを速やかに消失させることができるから、逆回復時間および逆回復電流を低減できる。
【0043】
トラップレベル領域32は、n^(-)型ベース層2内において、n^(-)型ベース層2の裏面から予め設定された深さ位置に薄く(たとえば1μm?3μm程度の厚さで)広がるように局所的に形成されている。トラップレベル領域32は、p型コラム層3に接していてもよいし、p型コラム層3と接しておらず、p型コラム層3の底部とp^(+)型コレクタ層10との間に位置していてもよい。トラップレベル領域32は、p型コラム層3の底部の近くに位置している方が逆回復時間の短縮に効果的である反面、p型コラム層3の底部から離れている方がドレイン・ソース間リーク電流の低減に効果的である。逆回復時間およびドレイン・ソース間リーク電流のいずれをも低減するためには、トラップレベル領域32の厚さ方向中心位置は、p型コラム層3の底部からp^(+)型コレクタ層10に向かって5μm?10μmの範囲に位置していることが好ましい。これにより、たとえば、逆回復時間を80nsec以下にすることができ、かつドレイン・ソース間リーク電流を数μA以下にできる。したがって、寄生ダイオード14を、高電圧域でIGBTのように動作する半導体装置1のFRD(ファーストリカバリダイオード)として利用することができる。その結果、半導体装置1のFRDを省略することができる。
【0044】
トラップレベル領域32の形成には、プロトン、^(3)He^(++)、^(4)He^(++)などの重粒子の照射を適用することができる。なかでも、質量の大きなヘリウム原子核(^(3)He^(++)、または^(4)He^(++))は、再結合中心の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができるので、好ましい。
空乏層緩和領域30は、n^(-)型ベース層2の裏面側から重粒子を照射し、さらに熱処理によってその重粒子をドナー化して形成された領域である。ドナー化した重粒子は、寄生ダイオード14がターンオフするときにそのpn接合部から広がる空乏層の広がりを抑制する。これにより、空乏層が広がる速さが緩和されるので、逆回復電流の変化速度を抑制でき、それによって、ハードリカバリを緩和できる。」

「【0079】
さらに、p^(+)型コレクタ層48がエピタキシャル成長により形成されるので、p^(+)型コレクタ層48の不純物濃度を、全体にわたって一定にすることができる。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、図13に示す半導体装置51のように、トレンチゲート構造を有していてもよい。具体的には、n^(-)型ベース層2の表面からn^(+)型ソース層5およびp型ベース層4を貫通するゲートトレンチ21が形成され、当該ゲートトレンチ21に、ゲート絶縁膜22を介してゲート電極23が充填されたトレンチゲート構造を有していてもよい。」

【図2】

【図13】

上記図13について、発明の詳細な説明には段落【0079】にしか記載されていないが、図13において図2と同じ数字が付された構成は、図2に示された構成と同じ構成であると認められる。
また、図13によるとn^(+)型ソース層5は、p型ベース層4の表面側に配置されていると認められる。

したがって、引用文献1には、次の発明(以下、「引用発明」という。)が記載されていると認められる。

「裏面側にドレイン電極11との間に良好なオーミック接触を行うためのn^(+)型コンタクト層9が裏面全体にわたって形成された、n型不純物が注入された半導体層である、n^(-)型ベース層2と、
n^(-)型ベース層2のn^(-)型ベース層2の表面側に配置されたp型ベース層4と、
p型ベース層4の表面側に配置されたn^(+)型ソース層5と、
n^(-)型ベース層2の表面からn^(+)型ソース層5およびp型ベース層4を貫通するゲートトレンチ21と、
ゲートトレンチ21に、ゲート絶縁膜22を介してゲート電極23が充填されたトレンチゲート構造と、
p型ベース層4に連なるように形成されており、n^(-)型ベース層2において、p型ベース層4よりも深い位置までn^(-)型ベース層2の裏面に向かって延びているp型コラム層3と、
^(3)He^(++)、^(4)He^(++)などの重粒子の照射を適用することによって形成されるトラップレベル領域32とを含み、
n^(-)型ベース層2内において形成されている、トラップレベル領域32は、p型コラム層3の底部の近くに位置しており、逆回復時間の短縮に効果を有する、
スーパージャンクション構造を有しトレンチゲート構造を有する半導体装置。」

イ 引用文献2
原査定の拒絶の理由で引用された引用文献である特開2014-222710号公報(以下、「引用文献2」という。)には、図面とともに、次の記載がある。

「【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
インバータ回路や電源回路においてスイッチング素子として用いられるMOSFETは、プレーナ型およびスーパージャンクション型に大別される。
プレーナ型MOSFETは、たとえば、ドレイン層と、その上に配置されたn型ベース層と、その表層部に形成されたp型ベース層と、p型ベース層の表層部に間隔を開けて形成されたn^(+)型ドレイン層およびn^(+)型ソース層とを含む。ゲート電極は、n^(+)型ソース・ドレイン層間のp型ベース層の表面にゲート絶縁膜を介して対向するように配置される。
【0003】
一方、スーパージャンクション型MOSFETは、たとえば、特許文献1に開示されているように、プレーナ型における上記の構成に加えて、p型ベース層からドレイン層に向かって延びたp型コラム層を含む。この構造により、オン抵抗を低減でき、かつ、スイッチング速度が向上する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2012-142330号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
スーパージャンクション型MOSFETにおける課題は、寄生ダイオードのハードリカバリである。ハードリカバリとは、逆回復電流の変化(dir/dt)が高速であることをいう。スーパージャンクション型MOSFETにおいては、寄生ダイオードがターンオフしたときに、p型ベース層だけでなくp型コラム層からも空乏層が広がる。とくに、p型コラム層から広がる空乏層は、隣接する別のp型コラム層から広がる空乏層と速やかに結合し、かつ直下のドレイン層にも速やかに到達する。そのため、電流の変化が急激に起こり、逆回復電流の遮断も高速に生じる。それに応じて、逆回復電流波形は、変化が急峻でかつ振幅の大きな発振波形(リンギング)を示す。このような逆回復特性(ハードリカバリ特性)は、大きなノイズを引き起こし、たとえば、MOSFETに制御信号を供給するコントローラの誤動作を引き起こすおそれがある。とりわけ、電動モータ等の誘導性負荷を駆動するインバータ回路においては、寄生ダイオードがオン/オフするから、この寄生ダイオードがターンオフするときのハードリカバリ特性が問題となる。
【0006】
特許文献1の発明は、n型ドレイン層の裏面側からプロトン、^(3)He^(++)、^(4)He^(++)等の重粒子を照射することによって逆回復特性は改善しているが、ハードリカバリ特性は改善できていない。
そこで、本発明の目的は、スーパージャンクション構造を有しつつ、簡単な構造で寄生ダイオードのハードリカバリを緩和できる半導体装置およびその製造方法を提供することである。」

「【0029】
半導体装置1は、スーパージャンクション構造を有するnチャンネル型MOSFET(Metal Oxide Semiconductor Field Effect Transistor)である。
半導体装置1は、n^(+)型ドレイン層17と、n^(-)型ベース層2と、p型コラム層3と、p型ベース層4と、p型補助コラム層30と、n^(+)型ソース層5と、ゲート絶縁膜6と、ゲート電極7と、ソース電極8と、ドレイン電極11とを含む。ゲート電極7上には、層間絶縁膜12が配置されている。」

「【0031】
p型コラム層3およびp型ベース層4は、p型不純物が注入された半導体層である。より具体的には、n^(-)型ベース層2に対してp型不純物をイオン注入(インプラ)することによって形成された半導体層であってもよい。p型不純物としては、B(ホウ素)、Al(アルミニウム)、Ga(ガリウム)などを適用することができる。
p型ベース層4は、図1に示すように、n^(-)型ベース層2の表面の法線方向から見た平面視(以下、単に「平面視」とする)において周期的に離散配置された複数の領域において、n^(-)型ベース層2の表面部に選択的に形成されている。この実施形態では、複数のp型ベース層4は、互いに平行なストライプ状に形成されている。各p型ベース層4の幅は、たとえば、3μm?10μmである。個々のp型ベース層4およびその周囲のn^(-)型ベース層2を含む領域は、セル13を形成している。すなわち、この半導体装置1は、図1のレイアウトでは、平面視においてストライプ状に配列された多数(複数)のセル13を有している。
【0032】
p型コラム層3は、平面視において、各セル13のp型ベース層4の内方の領域に形成されている。より具体的には、この実施形態では、p型コラム層3は、平面視において、p型ベース層4の幅方向中央の領域においてストライプ状に形成されている。p型コラム層3は、p型ベース層4に連なるように形成されており、n^(-)型ベース層2において、p型ベース層4よりも深い位置までn^(+)型ドレイン層17に向かって延びている。したがって、p型コラム層3は、隣り合うp型ベース層4との間に連続性を持って配列されている。p型コラム層3のピッチP1(本発明の第1周期の一例)は、5μm?20μmである。ここで、ピッチP1とは、p型コラム層3と、隣り合うp型コラム層3の間のn^(-)型ベース層2とを一つの繰り返し単位とし、当該繰り返し単位のn^(-)型ベース層2の表面に沿う方向の長さのことである。この実施形態では、p型コラム層3が各p型ベース層4の幅方向中央に配置されていることから、ピッチP1はセル13のピッチ(セルピッチ)に一致している。
【0033】
p型コラム層3は、その深さ方向途中部にn^(-)型ベース層2の一部からなる分断領域34を介在させることによって上下に分断されていて、上側コラム層31と、上側コラム層31よりもn^(-)型ベース層2の深さ方向に長く形成された下側コラム層32とを含む分断コラム層33を有する。すなわち、分断コラム層33は、p型コラム層3を、その深さ方向中央よりも上側の分断領域34で分断することによって形成されている。各コラム層31,32のn^(-)型ベース層2の深さ方向に沿う側面は、当該方向に沿って周期的に起伏した凹凸面となっている。この凹凸の数は、通常、後述するn型半導体層19(図3A)の段数とほぼ一致するが、図2では明瞭化のために前記段数より少ない凹凸を表している。
【0034】
上側コラム層31は、p型ベース層4と一体をなしていて、p型ベース層4と共にn^(-)型ベース層2との界面(pn接合面)に寄生ダイオード(ボディダイオード)14を形成している。一方、下側コラム層32は、p型ベース層4とは分断領域34によって分離されていて、電気的にフローティングされている。
また、下側コラム層32の長さは、たとえば、上側コラム層31の2倍?10倍であることが好ましく、具体的には、上側コラム層31の長さが1μm?5μmであり、下側コラム層32の長さが2μm?20μmであることが好ましい。なお、下側コラム層32の長さは、下側コラム層32の底部からn^(-)型ベース層2の裏面までのn^(-)型ベース層2の厚さが5μm以上となるように定めるとよい。5μm以上であれば、600V以上の耐圧性能を実現することができる。
【0035】
また、分断領域34の間隔(上側コラム層31の下端と下側コラム層32の上端との距離)は、この実施形態のようにp型補助コラム層30が設けられる場合には、0.5μm?10μmであってもよい。
そして、この実施形態では、全てのp型コラム層3が、分断コラム層33で構成されている。」

「【0042】
電動モータ等の誘導性負荷を駆動するインバータ回路に半導体装置1が適用されるとき、ソース電極8がドレイン電極11よりも高電位となって、寄生ダイオード14がオンし、この寄生ダイオード14を通って電流が流れる場合がある。その後、ソース電極8がドレイン電極11よりも低電位となると、寄生ダイオード14は、逆バイアス状態となって、ターンオフする。このターンオフ時には、寄生ダイオード14のpn接合部から空乏層が広がり、p型ベース層4およびp型コラム層3内のキャリヤ(正孔)がソース電極8側に移動し、n^(-)型ベース層2内のキャリヤ(電子)がドレイン電極11側へと移動する。
【0043】
このキャリヤの移動により、寄生ダイオード14がオン状態のときとは逆方向への電流が流れる。この電流は、逆回復電流とよばれる。逆回復電流は、一旦増加し、その後に減少する。ダイオードの順方向電流が零となってから、逆回復電流の大きさがその最大値の10%にまで減少するまでの時間は逆回復時間と呼ばれる。逆回復電流の変化(dir/dt)が大きいときは、電流が零に収束するまでに振動(リンギング)が生じる場合がある。このような逆回復特性は、ハードリカバリと呼ばれ、ノイズや誤動作の原因となる。
【0044】
この半導体装置1では、p型コラム層3が上下に分断された分断コラム層33を有していて、分断コラム層33において、相対的に長い下側コラム層32はp型ベース層4に対して電気的にフローティングされている。したがって、寄生ダイオード14の動作に当該下側コラム層32が寄与しないので、逆回復現象の際の急峻な空乏層の広がりが抑制される。これにより、ドレイン電極11に向かう空乏層の広がりが抑制され、それによって、寄生ダイオード14がターンオフするときに空乏層が広がる速さが抑制される。これにより、逆回復電流の変化速度(dir/dt)が小さくなるので、リカバリ特性が改善される。また、p型コラム層3を分断コラム層35とするだけでよいので、構造も簡単である。」

「【0073】
また、前述の実施形態では、p型コラム層3は、マルチエピタキシャル成長によって形成したが、たとえば、n-型ベース層2にディープトレンチを形成し、当該ディープトレンチにp型半導体層を埋め込むことによっても形成することができる。
また、セル13の構造は、前述の実施形態のようにプレーナゲート構造であってもよいし、トレンチゲート構造であってもよい。」

【図2】

上記記載から、引用文献2には、以下の事項(以下、「引用文献2記載事項」という。)が記載されていると認められる。

「スーパージャンクション構造を有しトレンチゲート構造を有するnチャンネル型MOSFETにおいて、
寄生ダイオードのハードリカバリを緩和するために、
p型コラム層3を、その深さ方向途中部にn^(-)型ベース層2の一部からなる分断領域34を介在させることによって上下に分断すること。」

ウ 引用文献3
原査定の拒絶の理由で引用された引用文献である特開2005-191268号公報(以下、「引用文献3」という。)には、図面とともに、次の記載がある。

「【技術分野】
【0001】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
従来、高耐圧のMOS型電界効果トランジスタ(MOSFET)として縦型パワーMOSFETが知られている。
【0003】
パワーMOSFETにおいて重要な特性としては、オン抵抗(Ron)とブレークダウン耐圧(BVDSS)があるが、一般のパワーMOSFETにおいては、オン抵抗を低減させる設計にするとブレークダウン耐圧が低下してしまい、反対にブレークダウン耐圧を向上させる設計にするとオン抵抗が増大してしまうといったトレードオフが存在する。
【0004】
近年、高耐圧MOSFETにおける耐圧特性を維持したままオン抵抗を低減する技術として、スーパージャンクション(Superjunction)と呼ばれる技術が提案されている。」

「【0009】
図17に示すように、SJ構造の半導体装置100は、基本的には、通常の縦型構造のパワーMOSFETと同様の構造であるが、コラム領域204を備える点で、通常の縦型構造のパワーMOSFETと異なる。
【0010】
このようなSJ構造の半導体装置100では、ゲート-ソース間にバイアスされていない場合にドレイン-ソース間に逆バイアスされると、ドリフト領域102とベース領域108、並びに、ドリフト領域102とコラム領域204の2つの接合から空乏層が拡がり、ドレイン-ソース間には電流が流れずオフ状態となる。
【0011】
つまり、ドリフト領域102とコラム領域204との界面は深さ方向に延在するが、この界面から空乏層が拡がるため、図17の距離dが空乏化されるとドリフト領域102とコラム領域204の全体が空乏化される。
【0012】
また、SJ構造の半導体装置100のBVDSS(ブレークダウン耐圧)は、距離dが十分小さければ電界緩和層の濃度に依存せず、濃度を高くして(低抵抗化して)Ron(オン抵抗)を低減しつつBVDSSを維持することができる。
【0013】
このようにSJ構造の半導体装置100では高い耐圧特性を維持したままでオン抵抗の低減を実現している。」

「【発明が解決しようとする課題】
【0015】
ところで、従来のSJ構造の半導体装置においては、逆バイアス印加時にベース領域108下端のP/N接合部又はゲート酸化膜106A直下の領域に電界が集中してしまい、これらの領域にアバランシェ電流が流れてしまう場合がある。これらの領域にアバランシェ電流が流れてしまうと、ゲート酸化膜106Aの特性劣化を生じる可能性がある。
【0016】
このような傾向は、特に、ゲート電極107Aが、図17に示すようなトレンチゲート構造の場合に顕著となる。
【0017】
本発明は、上記のような問題点を解決するためになされたもので、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを防止できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0018】
上記課題を解決するため、本発明の半導体装置は、一導電型の半導体基板上に形成された一導電型のドリフト領域と、前記ドリフト領域の上層部に形成された逆導電型のベース領域と、前記ベース領域に形成された一導電型のソース領域と、ゲート電極及びゲート絶縁膜と、前記ドリフト領域内における前記ベース領域下方の領域に形成された逆導電型のコラム領域と、を備える半導体装置において、前記コラム領域が、深さ方向において複数の分割部分に分離された分離構造をなしていることを特徴としている。
【0019】
本発明の半導体装置は、例えば、前記ゲート電極が前記ベース領域から前記ドリフト領域内に達する深さに形成されたトレンチゲート構造をなしていることを好適な一例としている。
【0020】
この場合、前記複数の分割部分のうち、最も浅い分割部分の下端位置が、トレンチゲート下端よりも深い位置に設定されていることが好ましい。」

「【発明の効果】
【0035】
本発明によれば、コラム領域が深さ方向において複数の分割部分に分離された分離構造をなしているので、逆バイアス印加時に局所的に電界が高まる。このため、アバランシェ降伏はコラム領域内で優先的に発生し、コラム領域内で発生したアバランシェ電流はベース領域を介してソースコンタクトに直接流れる。よって、アバランシェ電流がゲート電極付近に集中してしまうことを防止でき、ゲート酸化膜へのダメージを防止できる。」

「【0038】
〔第1の実施形態〕
図1は第1の実施形態に係る半導体装置1を示す正面断面図である。
【0039】
図1に示すように、半導体装置1は、トレンチゲートのパワーMOSFETで、且つSJ構造を有する半導体装置であり、半導体基板101上に形成されたドリフト領域102と、該ドリフト領域102の上層部に形成されたベース領域108と、ベース領域108の上層部に形成されたソース領域109と、ゲート酸化膜106Aと、該ゲート酸化膜106A上に形成されたゲート電極107Aと、ソース領域109の一部及びゲート電極107Aの上面に形成された層間絶縁膜110と、この層間絶縁膜110に形成されたコンタクトホール110aを介してソース領域109上に形成されたソース電極111と、ドリフト領域102内におけるベース領域108下方の領域に形成されたコラム領域4と、半導体基板101の裏面に形成されたドレイン電極112と、を備えている。
【0040】
ここで、半導体基板101が、例えばN^(+)型(一導電型)であるとすると、ドリフト領域102はN型(一導電型)、ソース領域109はN^(+)型(一導電型)、ベース領域108及びコラム領域4はP型(逆導電型)である。
【0041】
本実施形態に係る半導体装置1においては、コラム領域4は、深さ方向において複数の分割部分41、42に分離された分離構造をなしている。つまり、これら分割部分41、42は、深さ方向において相互に離間した配置となっている。
【0042】
また、半導体装置1は、例えば、トレンチゲート構造をなし、ゲート電極107Aはベース領域108からドリフト領域102内にまで達する深さに形成されている。」

「【0066】
ここで、図8は、コラム領域4を貫通する深さ方向に沿った、アクセプター濃度N_(A)並びに逆バイアス印加時の電界強度Eの変化を示す図である。図8において、電界強度Eは実線で示され、アクセプター濃度N_(A)は点線で示されている。
【0067】
また。図8において、深さZ1の位置は、コラム領域4を構成する上側の分割部分42の下端に相当し、深さZ2の位置は、同じく下側の分割部分41の下端に相当する。これら深さZ1、Z2の位置においては、局所的に電界が大きくなっていることが分かる。
【0068】
半導体装置1においては、上側の分割部分42の下端において、ドリフト領域102との界面でP/N接合部が形成されている。このため、図8に示すように、このP/N接合部に相当する深さZ1において、局所的にアクセプター濃度N_(A)の濃度勾配が増加し、電界も局所的に大きくなっているのである。
【0069】
すなわち、半導体装置1においては、コラム領域4を上下に分割した分離構造とした結果、逆バイアス印加時に電界が局所的に大きくなる部分を備えたことになっている。
【0070】
これにより、逆バイアス印加時のアバランシェ降伏は、コラム領域4内で優先的に発生し、該コラム領域4内で発生したアバランシェ電流は、ベース領域108を通してソースコンタクトに直接流れることになる。」

【図1】

【図8】

図1を参照すると、コラム領域4を分割する部分の深さ位置は、コラム領域4の中央部より下部であると認められる。

上記記載から、引用文献3には以下の事項(以下、「引用文献3記載事項1」という。)が記載されていると認められる。

「スーパージャンクション構造を有しトレンチゲート構造を有する縦型MOSFETにおいて、
コラム領域4が、深さ方向において複数の分割部分41、42に分割された分割構造をなすとともに、分割部分のうち、最も浅い分割部分の下端位置が、トレンチゲート下端よりも深い位置に設定され、
ゲート-ソース間にバイアスされていない場合に、ドレイン-ソース間が逆バイアスされ、ドレイン-ソース間に電流が流れないオフ状態となるときに、深さ方向に沿った電界強度Eが、コラム領域4を構成する上側の分割部分42の下端および、下側の分割部分41の下端で局所的に大きくなり、これにより、逆バイアス印加時のアバランシェ降伏は、コラム領域4内で優先的に発生し、該コラム領域4内で発生したアバランシェ電流は、ベース領域108を通してソースコンタクトに直接流れることになることにより、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを避けること。」

また、引用文献3の図1には、以下の事項(以下、「引用文献3記載事項2」という。)が記載されていると認められる。

「スーパージャンクション構造を有しトレンチゲート構造を有する縦型のMOSFETにおいて、
コラム領域4を分割する部分の深さ位置は、コラム領域4の中央部より下部とすること。」

(3)引用発明との対比
ア 本件補正発明と引用発明とを対比する。
(ア)引用発明の「n型」及び「p型」は、それぞれ本件補正発明の「第1導電型」及び「第2導電型」に相当する。

(イ)引用発明の「n^(+)型コンタクト層9」は、「ドレイン電極11」との間に良好なオーミック接触を行うためのn^(+)型の層であるから、本件補正発明の「第1導電型のドレイン領域」に相当する。
そして、引用発明の「n^(-)型ベース層2」は、「n^(+)型コンタクト層9が裏面全体にわたって形成された、n型不純物が注入された半導体層である」から、本件補正発明の「裏面側に第1導電型のドレイン領域を有する半導体層」に相当する。

(ウ)引用発明の「n^(-)型ベース層2のn^(-)型ベース層2の表面側に配置されたp型ベース層4」は、本件補正発明の「前記半導体層の表面部に配置された第2導電型のボディ領域」に相当する。

(エ)引用発明の「n^(+)型ソース層5」は、「n^(-)型ベース層2のn^(-)型ベース層2の表面側に配置され」ているから、本件補正発明の「前記ボディ領域の表面部に配置された第1導電型のソース領域」に相当する。

(オ)引用発明の「ゲート電極23」は、「n^(-)型ベース層2の表面からn^(+)型ソース層5およびp型ベース層4を貫通するゲートトレンチ21」に「ゲート絶縁膜22」を介して構成されており、引用発明の「ゲート電極23」は、「ゲート絶縁膜22」を介して「p型ベース層4」に対向しているといえるから、引用発明の「ゲート電極23」は、本件補正発明の「前記ボディ領域に対向するゲート電極」に相当する。

(カ)引用発明の「ゲート絶縁膜23」は、「ゲート絶縁膜23」を介して、「ゲート電極23」と「p型ベース層4」を対向させるものであるから、「ゲート絶縁膜23」は、「ゲート電極23」と「p型ベース層4」の間に配置されているといえる。
そうすると、引用発明の「ゲート絶縁膜23」は、本件補正発明の「前記ボディ領域と前記ゲート電極との間のゲート絶縁膜」に相当する。

(キ)引用発明の「p型コラム層3」は、「p型ベース層4に連なるように形成されており、n^(-)型ベース層2において、p型ベース層4よりも深い位置までn^(-)型ベース層2の裏面に向かって延びている」から、このことは、本件補正発明の「前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延び」ていることに相当する。
そうすると、引用発明の「p型ベース層4に連なるように形成されており、n^(-)型ベース層2において、p型ベース層4よりも深い位置までn^(-)型ベース層2の裏面に向かって延びているp型コラム層3」は、本件補正発明の「前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延びた第2導電型の第1ピラー層」に相当する。

(ク)本願明細書の発明の詳細な説明に
「【0030】
トラップレベル領域10は、逆回復時間の短縮に寄与する。トラップレベル領域10は、n型半導体層2の裏面側から荷電粒子を照射することによって形成された領域である。トラップレベル領域10には、キャリアをトラップして再結合させることによって消失させる再結合中心が多く存在している。これにより、寄生ダイオード19がターンオフするときにキャリアを速やかに消失させることができるから、逆回復時間および逆回復電流を低減できる。
【0031】
トラップレベル領域10は、n^(-)型エピタキシャル層13内において、n^(-)型エピタキシャル層13の裏面から予め設定された深さ位置に薄く(たとえば1μm?3μm程度の厚さで)広がるように局所的に形成されている。
トラップレベル領域10の形成には、プロトン、重水素、^(3)He^(++)、^(4)He^(++)等の荷電粒子の照射を適用することができる。なかでも、質量の大きなヘリウム原子核(^(3)He^(++)、または^(4)He^(++))は、再結合中心の厚さ方向の分布域を狭くすることができ、厚さ方向に関して狭い範囲に再結合中心を局所的に分布させることができるので、好ましい。」
と記載されているように、本件補正発明の「前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域」は、^(3)He^(++)、^(4)He^(++)等の荷電粒子の照射を適用することにより形成されるものであるから、引用発明の「^(3)He^(++)、^(4)He^(++)などの重粒子の照射を適用することによって形成されるトラップレベル領域32」は、本件補正発明の「前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域」に相当する。

(ケ)引用発明の「トラップレベル領域32は、p型コラム層3の底部の近くに位置して」いることと、本件補正発明の「前記第1ピラー層の深さ方向において、前記トラップレベル領域は、前記上下に分断された前記第1ピラー層のうち下側の前記第1ピラー層の底部の近傍に配置されて」いることとは、「前記第1ピラー層の深さ方向において、前記トラップレベル領域は、前記第1ピラー層の底部の近傍に配置されて」いる点で共通する。

(コ)そうすると、引用発明の「スーパージャンクション構造を有し、トレンチゲート構造を有する半導体装置」は、本件補正発明の「半導体装置」に対応する。

(サ)以上のことから、本件補正発明と引用発明との一致点及び相違点は、次のとおりである。

[一致点]
「裏面側に第1導電型のドレイン領域を有する半導体層と、
前記半導体層の表面部に配置された第2導電型のボディ領域と、
前記ボディ領域の表面部に配置された第1導電型のソース領域と、
前記ボディ領域に対向するゲート電極と、
前記ボディ領域と前記ゲート電極との間のゲート絶縁膜と、
前記ボディ領域に連なるように前記半導体層内に配置され、前記ボディ領域から前記半導体層の前記裏面に向かって延びた第2導電型の第1ピラー層と、
前記半導体層内に配置され、トラップレベルを形成する荷電粒子を含むトラップレベル領域とを含み、
前記第1ピラー層の深さ方向において、前記トラップレベル領域は、前記第1ピラー層の底部の近傍に配置されている、
半導体装置。」

[相違点1]
「第1ピラー層」について、本件補正発明の「第1ピラー層」は、「その深さ方向途中部に前記半導体層の一部からなる分断領域を介在させることによって上下に分断されて」いるのに対して、引用発明の「p型コラム層7」は、上下に分断されていない点。

[相違点2]
「前記トラップレベル領域」の配置について、本件補正発明は「前記第1ピラー層の深さ方向において、前記トラップレベル領域は、前記上下に分断された前記第1ピラー層のうち下側の前記第1ピラー層の底部の近傍に配置されて」いるのに対して、引用発明の「トラップレベル領域32」は「p型コラム層7」の底部の近傍に配置されているものの、「p型コラム層7」が上下に分断されていないために、下側の「p型コラム層7」の底部の近傍に配置されているとはいえない点。

[相違点3]
本件補正発明は「前記第1ピラー層の深さ方向において、前記ボディ領域にチャネルが形成されていないオフ状態のときに電界が集中する電界集中部は、前記トラップレベル領域よりも浅い位置に配置されて」いるのに対して、引用発明は、「p型ベース層4」にチャネルが形成されていないときの電界について記載されていないために、電界集中部がどこに配置されるのか不明である点。

[相違点4]
本件補正発明は「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第1ピラー層の中央部よりも下部である」のに対して、引用発明の「p型コラム層7」は上下に分断されておらず、「分断領域」に対応する構成を備えていない点。

(4)判断
以下、相違点について検討する。
ア 相違点1ないし4について
引用文献2記載事項や引用文献3記載事項1にあるように、スーパージャンクション構造を有しトレンチゲート構造を有する縦型のMOSFETにおいて、寄生ダイオードのハードリカバリを緩和するためや、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを避けるために、引用発明の「p型コラム層3」に相当する構成を上下に分割することは公知の技術である。
そして、引用発明において、寄生ダイオードのハードリカバリを緩和するためや、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを避けるために、引用発明の「p型コラム層3」を上下に分割することは、当業者が容易に想到することである。[相違点1]
また、引用発明の「トラップレベル領域32は、p型コラム層3の底部の近くに位置して」いるから、引用発明において、上記「p型コラム層3」を分割するならば、「トラップレベル領域32」は、分割された「p型コラム層3」の下側の底部の近くに配置されることとなる。[相違点2]
加えて、逆バイアス印加時のアバランシェ電流がゲート電極付近に集中してしまうことを避けるために、引用発明の「p型コラム層3」を上下に分割した際には、引用文献3記載事項1に照らすと、ドレイン-ソース間に電流が流れないオフ状態の電界が集中する電界集中部は、「p型コラム層3」を構成する上側の分割部分の下端もしくは、下側の分割部分の下端となると解されるから、この電界集中部と、分割された「p型コラム層3」の下側の底部の近くに配置される「トラップレベル領域32」との関係は、本件補正発明の「前記第1ピラー層の深さ方向において、前記ボディ領域にチャネルが形成されていないオフ状態のときに電界が集中する電界集中部は、前記トラップレベル領域よりも浅い位置に配置されて」いるとの関係と一致することとなる。[相違点3]
また、引用文献3記載事項2にあるように、
「スーパージャンクション構造を有しトレンチゲート構造を有する縦型のMOSFETにおいて、
コラム領域4を分割する部分の深さ位置は、コラム領域4の中央部より下部とすること。」
は、公知の技術であるから、引用発明において、引用文献3記載事項1にある構成を採用する際に、同じく、引用文献3記載事項2の構成を採用することに格別の困難性は認められない。[相違点4]

イ そして、これらの相違点を総合的に勘案しても、本件補正発明の奏する作用効果は、引用発明並びに引用文献2及び3に記載された事項の奏する作用効果から予測される範囲内のものにすぎず、格別顕著なものということはできない。

ウ したがって、本件補正発明は、引用発明並びに引用文献2及び3に記載された事項に基づいて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により、特許出願の際独立して特許を受けることができないものである。

(5)請求人の審判請求書の主張について
請求人は、令和2年8月24日付けの審判請求書の3(2)において、
「しかしながら、引用文献4、および引用文献1?3のいずれにも、少なくとも本願発明の「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第1ピラー層の中央部よりも下部である」の構成については記載も示唆もありません。引用文献4の発明では、分断領域はp型コラム層の深さ方向上部に形成されており、分断領域の深さ位置をp型コラム層の下部にするといった動機付けすらございません。」
と主張している。
しかしながら、引用文献3記載事項2にあるように、引用文献3の図1には、スーパージャンクション構造を有しトレンチゲート構造を有する縦型のMOSFETにおいて、コラム領域4を分割する部分の深さ位置は、コラム領域4の中央部より下部とすることが記載されているから、請求人の上記主張を採用することはできない。(本件補正発明では、「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第1ピラー層の中央部よりも下部であ」りとされており、「前記半導体層の表面に対する前記分断領域の深さ位置が」、「半導体層」の中央部より下部とされていないことに注意されたい。)

3 本件補正発明についてのむすび
よって、本件補正発明は、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3 本願発明について
1 本願発明
令和2年8月24日にされた手続補正は、上記のとおり却下されたので、本願の請求項に記載された発明は、令和2年2月4日にされた手続補正により補正された特許請求の範囲の請求項1ないし12に記載された事項により特定されるものであるところ、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載された事項により特定される、前記第2の[理由]1(2)ア、イに記載のとおりのものである。

2 原査定の理由
原査定の理由は、この出願の請求項1ないし12に係る発明は、その出願前に日本国内又は外国において、頒布された下記の引用文献に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない、というものである。

<引用文献等一覧>
1 特開2014-209507号公報
2 特開2014-222710号公報
3 特開2005-191268号公報(技術常識を示す文献として提示)
4 特開2008-091450号公報(技術常識を示す文献として提示)

3 引用文献
原査定の拒絶の理由で引用された引用文献1ないし3及びその記載事項は、前記第2の[理由]2(2)に記載したとおりである。

4 対比・判断
本願発明は、前記第2の[理由]2で検討した本件補正から、「分断領域」に係る、「前記半導体層の表面に対する前記分断領域の深さ位置が、前記第1ピラー層の中央部よりも下部である」との限定事項を削除したものである。
そうすると、本願の発明特定事項を全て含み、さらに他の事項を付加したものに相当する本件補正発明が、前記第2の[理由]2(3)、(4)に記載したとおり、引用発明並びに引用文献2及び3に記載された技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、引用発明並びに引用文献2及び3に記載された技術に基づいて、当業者が容易に発明をすることができたものである。

第4 むすび
以上のとおり、本願発明は、特許法第29条第2項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
審理終結日 2021-06-21 
結審通知日 2021-06-24 
審決日 2021-07-07 
出願番号 特願2016-66392(P2016-66392)
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
最終処分 不成立  
前審関与審査官 恩田 和彦  
特許庁審判長 恩田 春香
特許庁審判官 小川 将之
小田 浩
発明の名称 半導体装置  
代理人 特許業務法人あい特許事務所  
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