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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01L
管理番号 1379277
審判番号 不服2020-3600  
総通号数 264 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-12-24 
種別 拒絶査定不服の審決 
審判請求日 2020-03-16 
確定日 2021-10-19 
事件の表示 特願2016-551313「炭化ケイ素半導体装置およびその製造方法」拒絶査定不服審判事件〔平成27年 8月27日国際公開、WO2015/126575、平成29年 3月16日国内公表、特表2017-507489〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,2015年(平成27年)1月27日(パリ条約による優先権主張外国庁受理2014年2月18日,米国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。

平成30年 9月20日付け :拒絶理由通知書
平成30年12月20日 :意見書,手続補正書の提出
平成31年 4月 2日付け :拒絶理由通知書(最後)
令和 元年 7月 5日 :意見書,手続補正書の提出
令和 元年11月28日付け :補正却下の決定,拒絶査定
令和 2年 3月16日 :審判請求書,手続補正書の提出
令和 2年10月 5日付け :拒絶理由通知書(当審)
令和 3年 2月 3日 :意見書の提出


第2 本願発明
本願の請求項1?17に係る発明は,令和2年3月16日に提出の手続補正書により補正された特許請求の範囲の請求項1?17に記載された事項により特定されるものであり,そのうちの請求項1に係る発明(以下「本願発明1」という。)は,以下のとおりのものと認められる。
「【請求項1】
半導体装置(100)の製造方法であって,
第1の表面(101)および第2の表面(103)を有し,炭化ケイ素を含む半導体層(102)を用意するステップと,
前記半導体層(102)の前記第1の表面(101)の一部分上に配置されたゲート絶縁層(202)を配置するステップと,
前記ゲート絶縁層(202)上に配置されたゲート電極(204)を配置するステップと,
前記ゲート電極(204)をエッチングして,前記ゲート電極(204)のゲート電極材料を除去するステップと,
前記ゲート絶縁層(202)の中央部における厚さよりも大きな厚さを有するように,前記ゲート電極(204)の縁部(402)に隣接する角部(400)において,前記ゲート絶縁層(202)と前記ゲート電極(204)との間に酸化物(300)を配置するステップと,を含み,
前記ゲート電極(204)を配置するステップが,前記ゲート絶縁層(202)上に多結晶ケイ素層(204)を配置すること,および前記酸化物を配置するステップを実行する前に前記多結晶ケイ素層(204)上に金属含有層(206)を配置することを含み,
前記金属含有層(206)を配置することは,金属層,金属シリサイド層,または前記金属層および前記金属シリサイド層を前記ゲート電極(204)上に配置することを含む,
製造方法。」


第3 当審拒絶理由の概要
当審による令和2年10月5日付け拒絶理由通知書の拒絶の理由(以下「当審拒絶理由」という。)は,この出願の請求項1?17に係る発明は,本願の優先権主張の日前に日本国内又は外国において頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用例1?2に記載された発明に基づいて,その優先権主張の日前にその発明の属する技術の分野における通常の知識を有するものが容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用例1:特開2009-253072号公報
引用例2:特開平9-312270号公報


第4 引用例の記載と引用発明1
1.引用例1について
(1)引用例1の記載
当審拒絶理由で引用された,本願の優先日前に日本国内において頒布された刊行物である特開2009-253072号公報(引用例1)には,図6とともに次の記載がある。(下線は当審による。以下同じ。)

「【0002】
既存のSiデバイスに取って代わる次世代の高耐圧低損失スイッチングデバイスとして,炭化珪素を用いた電界効果型トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)が注目されている。本素子は,ゲート酸化膜の直上に形成されたゲート電極に印加する電圧を制御することで,炭化珪素とゲート酸化膜との界面に形成されるチャネルの導電性を変化させ,チャネルの両端に接続されたソース/ドレイン電極間に流れる電流のスイッチング動作を行うものである。本デバイスの性能指標の一つに,導通時における素子の電気抵抗(オン抵抗)があげられる。オン抵抗の低減は,素子の熱損失を減らして,より高効率な電気機器を実現することにつながる。オン抵抗は,基板抵抗やチャネル抵抗などの様々な成分に分けることができるが,そのうち,不純物の注入によって炭化珪素中に形成されるソース領域の抵抗が重要であり,その抵抗を下げることが重要である。一方,素子の高速スイッチングを実現するためには,ゲート電極の抵抗を減らすことが重要である。」
「【0013】
次に,本実施の形態に係るMOSFETの製造工程について説明する。図2に示すように,炭化珪素からなり,表面にエピタキシャル結晶成長層2が形成された第1導電型の半導体基板1を準備する。本実施の形態では,第1の導電型はn型,第2の導電型はp型であるものとして説明する。なお,導電型はこれに限ったものではなく,その逆でも構わない。半導体基板1は,c軸方向に対して8°以下に傾斜されていてもよいし,傾斜されていなくてもよく,どのような面方位を持っていてもよい。エピタキシャル結晶成長層2は,第1の導電型(n型)を有する。エピタキシャル結晶成長層2の不純物濃度は,例えば,1×10^(13)?1×10^(17)cm^(-3)の範囲であり,エピタキシャル結晶成長層2の厚さは,例えば,5?200μmである。
【0014】
そして,写真製版により加工されたレジストマスクや酸化膜マスクを利用して,例えば,不純物のイオン注入を行い,ウェル領域3と,ソース領域4とを形成する。図2に示すように,本実施の形態に係るMOSFETの製造方法では,エピタキシャル結晶成長層2上部に,第2の導電領域であるウェル領域3を選択的に形成する。このウェル領域3は,第2の導電型(p型)を有する。この第2の導電型の注入不純物としては,例えば,アルミニュウム,硼素が好適であり,その不純物濃度は,エピタキシャル結晶成長層2の不純物濃度を超えるように,例えば,1×10^(16)?1×10^(19)cm^(-3)の範囲であることが望ましい。ウェル領域3の深さは,エピタキシャル結晶成長層2を超えないように,例えば,0.3?2.0μmの範囲にする。
【0015】
また,上述したように,本実施の形態に係るMOSFETの製造方法では,ウェル領域3上部に第1の導電領域であるソース領域4を選択的に形成する。このソース領域4は,第1の導電型(n型)を有する。この第1の導電型の注入不純物としては,例えば,窒素,リンが好適であり,その不純物濃度は,ウェル領域3を超える範囲,例えば,1×10^(18)?1×10^(21)cm^(-3)の範囲であることが望ましい。ソース領域4の深さは,ウェル領域3を超えないようにする。」
「【0017】
次に,図3に示すように,本実施の形態に係るMOSFETの製造方法では,ソース領域4とエピタキシャル結晶成長層2とに挟まれたウェル領域3の表面を覆うゲート絶縁膜を形成する。本実施の形態では,このゲート絶縁膜は,ゲート酸化膜6である。ゲート酸化膜6は,例えば,熱酸化法や堆積法によって形成する。形成後,N_(2)OやNOを用いた1000℃以上での熱処理を付加してもよい。
【0018】
そして,図3に示すように,当該ゲート酸化膜6上に,珪素層7aと,炭化珪素層7bとからなる積層構造を形成し,当該積層構造をパターニングしてゲート電極7を形成する。本実施の形態では,珪素層7aと炭化珪素層7bは,多結晶または非晶質からなり,例えば,CVD法によって,ゲート酸化膜6上に順次堆積される。珪素層7aの厚さは,例えば,100?1000nmであればよく,炭化珪素層7bの厚さは,例えば,10?100nmであればよい。また,珪素層7aおよび炭化珪素層7bは,同一導電型を示すように不純物がドーピングされていることが望ましい。なお,炭化珪素層7bは,後の工程で,全てまたはその一部がシリサイド層7cとなる。」
「【0021】
以上のように,珪素層7aおよび炭化珪素層7bを形成した後,写真製版とドライエッチングによってパターニングし,ゲート電極7を形成する。ドライエッチングにおいては,同一ガスを用いて炭化珪素層7b,珪素層7aを連続的にエッチング処理してもよく,それぞれに適したエッチングガス,例えば,炭化珪素層7bに対しては,六フッ化硫黄,珪素層7aに対しては塩素,に切り替えてエッチング処理を行ってもよい。
【0022】
次に,図4に示すように,本実施の形態に係るMOSFETの製造方法では,ゲート電極7の表面を熱酸化処理して,熱酸化膜である熱酸化膜スペーサー8を形成する。そして,図5に示すように,ゲート電極7の側面を除く表面に形成された熱酸化膜スペーサー8,および,ソース領域4上のゲート酸化膜6を除去する。以下,この工程について説明する。
【0023】
まず,図4に示すように,ゲート電極7の表面を熱酸化処理して熱酸化膜スペーサー8を形成する。この処理は,ウェット雰囲気でもよいし,ドライ雰囲気でもよい。図6は,熱酸化膜スペーサー8を形成したときのMOSFETの断面を拡大した図である。熱酸化膜スペーサー8を形成すると,表面に現れているゲート酸化膜6も同時に酸化されるため,図に示すように,ゲート酸化膜6の厚さd1は,元の厚さ(図の破線直線)よりも若干厚くなる。一方,ゲート電極7に注目すると,珪素層7aの酸化速度と炭化珪素層7bの酸化速度は,互いに大きく異なるため,炭化珪素層7bの表面に形成される熱酸化膜スペーサー8の厚さd2よりも,珪素層7aの表面に形成される熱酸化膜スペーサー8の厚さd3のほうが厚くなる。次の工程であるサリサイドプロセスで生じやすい短絡(ゲート電極7とソース領域4との間の短絡)の防止を考慮すると,珪素層7aの表面に形成される熱酸化膜スペーサー8の厚さd3は,ゲート酸化膜6の厚さの数倍以上が好ましく,10倍以上がより好ましい。一方,図の破線の丸に示すように,ゲート電極7のエッジ部においては,ゲート酸化膜6およびゲート電極7の酸化が進み,局部的に熱酸化膜スペーサー8が厚くなる。これにより,MOSFET動作時の当該エッジ部におけるゲート電界強度を弱くすることができるため,ゲート酸化膜6の信頼性を向上させることができる。」
「【0027】
それから,図8に示すように,本実施の形態に係るMOSFETの製造方法では,ゲート電極7上に金属膜13を堆積する。その後に,図9に示すように,第1の熱処理によるシリサイド化反応により,ゲート電極7上部に第1のシリサイド層であるシリサイド層7cを形成する。本実施の形態では,ソース領域4上にも金属膜13を堆積した後に,上述の第1の熱処理によるシリサイド化反応により,ゲート電極7上部にシリサイド層7cを形成するとともに,ソース領域4上部に第2のシリサイド層であるシリサイド層9を同時に形成する。また,図9に示すように,本実施の形態では,シリサイド層7cは,炭化珪素層7bの一部をシリサイド化して形成する。以下,この工程について説明する。」
「【0030】
こうして本実施の形態に係るMOSFETの製造方法では,低抵抗のシリサイド層7cを,ゲート電極7上部に形成するため,MOSFETの動作を高速にすることができる。また,低抵抗のシリサイド層9を,ソース領域4の大部分に形成するため,MOSFETのソース抵抗を低減することができ,その結果,素子のオン抵抗を低減することができる。」

引用例1の図6として,以下の図面が示されている。


(2)引用例1の記載事項の整理
上記(1)の摘記によれば,引用例1には次の事項が記載されているものと理解できる。
ア 炭化珪素からなり,表面にエピタキシャル結晶成長層2が形成された第1導電型の半導体基板1を準備すること。(段落0013)
イ エピタキシャル結晶成長層2上部に,第2の導電領域であるウェル領域3を選択的に形成すること。(段落0014)
ウ ウェル領域3上部に第1の導電領域であるソース領域4を選択的に形成すること。(段落0015)
エ ソース領域4とエピタキシャル結晶成長層2とに挟まれたウェル領域3の表面を覆うゲート酸化膜6を形成すること。(段落0017)
オ ゲート酸化膜6上に,多結晶からなる珪素層7aと,炭化珪素層7bとからなる積層構造を形成すること。(段落0018)
カ 珪素層7aおよび炭化珪素層7bを形成した後,写真製版とドライエッチングによってパターニングし,ゲート電極7を形成すること。(段落0021)
キ ゲート電極7の表面を熱酸化処理して熱酸化膜スペーサー8を形成すること。(段落0023)
ク 上記キの熱酸化スペーサー8を形成するとき,ゲート電極7のエッジ部においては,ゲート酸化膜6およびゲート電極7の酸化が進み,局部的に熱酸化膜スペーサー8が厚くなること。これにより,MOSFET動作時の当該エッジ部におけるゲート電界強度を弱くすることができるため,ゲート酸化膜6の信頼性を向上させることができること。(段落0023)

(3)引用発明1
上記(2)のア?クの事項によれば,引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。
「炭化珪素からなり,表面にエピタキシャル結晶成長層2が形成された第1導電型の半導体基板1を準備する工程と,
前記エピタキシャル結晶成長層2上部にウェル領域3を選択的に形成する工程と,
前記ウェル領域3上部にソース領域4を選択的に形成する工程と,
前記ソース領域4とエピタキシャル成長層2とに挟まれたウェル領域3の表面を覆うゲート酸化膜6を形成する工程と,
前記ゲート酸化膜6上に,多結晶からなる珪素層7aと炭化珪素層7bとからなる積層構造を形成する工程と,
前記積層構造をパターニングしてゲート電極7を形成する工程と,
前記ゲート電極7の表面を熱酸化処理して,熱酸化膜スペーサー8を形成する工程とを含み,
前記熱酸化スペーサー8を形成する工程では,ゲート電極7のエッジ部においてゲート酸化膜6及びゲート電極7の酸化が進み,局部的に熱酸化膜スペーサー8が厚くなる,
MOSFETの製造方法。」

(4)引用例1に記載された技術的事項
また,上記(1)の摘記によれば,引用例1には以下の技術的事項が記載されているものと理解できる。
ア 炭化珪素を用いたMOSFETにおいて素子の高速スイッチングを実現するためには,ゲート電極の抵抗を減らすことが重要であること。(段落0002)
イ ゲート電極7上に金属膜13を堆積し,その後に,熱処理によるシリサイド化反応によりゲート電極7上部にシリサイド層7cを形成すること。低抵抗のシリサイド層7cを,ゲート電極7上部に形成するため,MOSFETの動作を高速にすることができること。(段落0027,0030)

2.引用例2について
(1)引用例2の記載
当審拒絶理由で引用された,本願の優先日前に日本国内において頒布された刊行物である特開平9-312270号公報(引用例2)には,図3とともに次の記載がある。
「【0002】
【従来の技術】近年,半導体装置の電極や配線の材料として,多結晶シリコンが広く使用されている。しかし,半導体装置の高集積化,高速化に伴い,電極や配線の抵抗による信号伝達の遅延が重大な問題になってきている。
【0003】この種の遅延は電極や配線の低抵抗化により抑制できる。例えば,MOSトランジスタ等のゲート電極の場合であれば,金属シリサイド膜と多結晶シリコン膜との2層構造のポリサイドゲートの採用により抑制できる。
【0004】しかし,ゲート長0.25μm世代以降では,ポリサイドゲートよりも低抵抗のゲート電極が求められ,最近,高融点金属膜と反応障壁層と多結晶シリコン膜との積層構造のポリメタルゲートが注目されている。」
「【0008】一般に,LSI製造工程においては,ゲート電極パターンを形成した後にゲート酸化膜などの酸化膜の信頼性向上を目的とした再酸化を行う工程が必要とされる。例えば,多結晶シリコンゲートの場合,シリコン基板上に多結晶シリコン膜を形成し,これをパターニングしてゲート電極を形成した後,ゲート酸化膜端部にバーズビークと呼ばれる膜厚の酸化部分が形成される。この結果,ゲート電極の下部端部が丸められ,ゲート部の電界が緩和されるので,素子の特性や信頼性の向上が図られる。以降この工程を後酸化と称する。この種の後酸化を金属シリサイドとしてWSix を用いたポリサイドゲートに適用すると,WSix としては,通常,正規組成x=2.0よりもSiリッチのものが用いられるため,後酸化工程で,WSix 中の余剰シリコンが酸化され,WSix 表面にもSiO_(2 )が形成され,結晶シリコンと同様の酸化方法で同様の絶縁効果を得ることができる。」
「【0068】(第2の実施形態)図3は,本発明の第2の実施形態に係るゲート電極(ポリメタルゲート)の形成方法を段階的に示す工程断面図である。
【0069】まず,図3(a)に示すように,単結晶のシリコン基板10上にゲート酸化膜としての薄い酸化シリコン膜11(膜厚5nm)を形成し,その上に化学的気相成長(CVD)法により多結晶シリコン膜12(膜厚100nm)を堆積する。
【0070】続いて,多結晶シリコン膜12上に反応性スパッタリング法によって窒化タングステン膜13(膜厚5nm)を堆積し,引き続いて,その上にスパッタリング法によってタングステン膜14(膜厚100nm)を堆積する。
【0071】次に図3(b)に示すように,800℃程度の加熱処理を行うことで,窒化タングステン膜13中の窒素を外方拡散させ,タングステン膜14と多結晶シリコン膜12との界面に極薄いWSiN膜15を形成する。このとき,窒化タングステン膜13はタングステン膜となり,タングステン膜14と一体化される。
【0072】続いて,タングステン膜14上にCVD法によりシリコン窒化膜16(膜厚200nm)を堆積する。なお,上記加熱処理は,800℃程度の成膜温度を有するシリコン窒化膜16の成膜工程と兼ねても良い。
【0073】さらに,シリコン窒化膜16上にフォトレジスト(膜厚1μm)をスピンコート法により塗布した後,このフォトレジストをフォトマスクを通して露光し,現像して,例えば0.25μm幅のフォトレジストパターン17を形成する。
【0074】次に図3(c)に示すように,ドライエッチング装置を用いて,フォトレジストパターン17に沿ってシリコン窒化膜16をエッチングした後,残存したフォトレジストパターン17をO_(2) アッシングにより剥離する。
【0075】次に図3(d)に示すように,シリコン窒化膜16をエッチングマスクとして用いて,タングステン膜14,WSiN膜15および多結晶シリコン膜12をエッチングする。
【0076】次に図3(e)に示すように,多結晶シリコン膜12のエッチング時に削られたゲート酸化膜11の回復と多結晶シリコン膜12のコーナー部分18を丸めるために,N_(2) /H_(2) /H_(2) O雰囲気中でシリコンの選択酸化(後酸化)を行う。酸化条件は,例えば,分圧比P(N_(2) ) /P(H_(2) ) /P(H_(2) O) =0.9951/0.040/0.009[atm],酸化温度800℃,酸化時間30分間である。
【0077】この選択酸化により,ゲート酸化膜11は元の膜厚まで回復し,また,図3(f)の拡大図に示すように多結晶シリコン膜12(ゲート部)のコーナー部分18が丸められる。この結果,ゲート電極のコーナー部分18における電界集中が避けられ,さらにはゲート酸化膜11の信頼性が向上する。
【0078】このとき,図3(f)に示すように,酸化剤20は矢印の方向に基板10あるいは多結晶シリコン膜12の中に進入するが,タングステン膜14と多結晶シリコン膜12との間のWSiN膜15が,酸化剤20の拡散を防止するため,酸化剤20はタングステン膜14を経由してシリコン膜12の上面から進入することはできない。
【0079】したがって,タングステン膜14と多結晶シリコン膜12との界面における多結晶シリコン膜12はほとんど酸化されないので,コンタクト抵抗の上昇を防止でき,RC遅延を抑制できるようになる。
【0080】なお,酸化剤20は多結晶シリコン膜12の側面からは拡散するので,多結晶シリコン膜12の側面にシリコン酸化膜19が選択的に形成される。このシリコン酸化膜19は,多結晶シリコン膜12の側面の上部および下部において中央に向かってバーズピーク状に食い込んだ形状となる。このようなシリコン酸化膜19はRC遅延等の問題とはならない。」

引用例2の図3として,以下の図面が示されている。



(2)引用例2の技術的事項
上記(1)の摘記によれば,引用例2には次の技術的事項が記載されているものと理解できる。
ア 高融点金属膜と反応障壁層と多結晶シリコン膜との積層構造のポリメタルゲートにより,金属シリサイド層と多結晶シリコン層との2層構造のポリサイドゲートよりも低抵抗のゲート電極が得られること。(段落0003?0004)
イ 第2の実施形態として,以下の(a)?(d)の工程を備える形成方法によりポリメタルゲートを形成すること。
(a)単結晶のシリコン基板10上にゲート酸化膜としての薄い酸化シリコン膜11を形成し,その上に多結晶シリコン膜12を堆積する。(段落0069,図3(a))
(b)多結晶シリコン膜12上に窒化タングステン膜13,その上にタングステン膜14を堆積し,加熱処理によりタングステン膜14,WSiN膜15,多結晶シリコン膜の積層膜とする。(段落0070?0071,図3(b))
(c)フォトレジストパターンに沿ってエッチングされたシリコン窒化膜16をエッチングマスクとしてタングステン膜14,WSiN膜15,多結晶シリコン膜12をエッチングする。(段落0072?0075,図3(b)?(d))
(d)多結晶シリコン膜12のエッチング時に削られたゲート酸化膜11の回復と多結晶シリコン膜12のコーナー部分18を丸めるために,シリコンの選択酸化(後酸化)を行う。(段落0076,図3(e),(f))
ウ 上記イ(d)の選択酸化工程により,多結晶シリコン膜12(ゲート部)のコーナー部分18が丸められることで,ゲート電極のコーナー部分18における電界集中が避けられること。


第5 対比
1.本願発明1と引用発明1の対比
本願発明1と引用発明1とを対比する。
ア 引用発明1における「炭化珪素からなり,表面にエピタキシャル結晶成長層2が形成された第1導電型の半導体基板1を準備する工程」が,本願発明1における「第1の表面(101)および第2の表面(103)を有し,炭化ケイ素を含む半導体層(102)を用意するステップ」に相当する。
イ 引用発明1における「前記ソース領域4とエピタキシャル成長層2とに挟まれたウェル領域3の表面を覆うゲート酸化膜6を形成する工程」が,本願発明1における「前記半導体層(102)の前記第1の表面(101)の一部分上に配置されたゲート絶縁層(202)を配置するステップ」に相当する。
ウ 引用発明1における「前記ゲート酸化膜6上に,多結晶からなる珪素層7aと炭化珪素層7bとからなる積層構造を形成する工程」が,本願発明1における「前記ゲート絶縁層(202)上に配置されたゲート電極(204)を配置するステップ」に相当する。
エ 引用発明1における「前記積層構造をパターニングしてゲート電極7を形成する工程」が,本願発明1における「前記ゲート電極(204)をエッチングして,前記ゲート電極(204)のゲート電極材料を除去するステップ」に相当する。
オ 引用発明1における「前記ゲート電極7の表面を熱酸化処理して,熱酸化膜スペーサー8を形成する工程」は,「ゲート電極7のエッジ部においてゲート酸化膜6及びゲート電極7の酸化が進み,局部的に熱酸化膜スペーサー8が厚くなる」工程であるから,本願発明1における「前記ゲート絶縁層(202)の中央部における厚さよりも大きな厚さを有するように,前記ゲート電極(204)の縁部(402)に隣接する角部(400)において,前記ゲート絶縁層(202)と前記ゲート電極(204)との間に酸化物(300)を配置するステップ」に相当する。
カ 引用発明1における「MOSFETの製造方法」が本願発明1における「半導体装置(100)の製造方法」に相当する。
キ 上記ウから,本願発明1と引用発明は,ともに「前記ゲート電極(204)を配置するステップが,前記ゲート絶縁層(202)上に多結晶ケイ素層(204)を配置することを含」む点で共通する。

2.一致点・相違点
上記1.ア?キによれば,本願発明1と引用発明1の一致点及び相違点は以下のとおりである。
<一致点>
「半導体装置(100)の製造方法であって,
第1の表面(101)および第2の表面(103)を有し,炭化ケイ素を含む半導体層(102)を用意するステップと,
前記半導体層(102)の前記第1の表面(101)の一部分上に配置されたゲート絶縁層(202)を配置するステップと,
前記ゲート絶縁層(202)上に配置されたゲート電極(204)を配置するステップと,
前記ゲート電極(204)をエッチングして,前記ゲート電極(204)のゲート電極材料を除去するステップと,
前記ゲート絶縁層(202)の中央部における厚さよりも大きな厚さを有するように,前記ゲート電極(204)の縁部(402)に隣接する角部(400)において,前記ゲート絶縁層(202)と前記ゲート電極(204)との間に酸化物(300)を配置するステップと,を含み,
前記ゲート電極(204)を配置するステップが,前記ゲート絶縁層(202)上に多結晶ケイ素層(204)を配置することを含む,
製造方法。」
<相違点1>
本願発明1は「前記ゲート電極(204)を配置するステップ」が,「前記酸化物を配置するステップを実行する前に前記多結晶ケイ素層(204)上に金属含有層(206)を配置することを含み,前記金属含有層(206)を配置することは,金属層,金属シリサイド層,または前記金属層および前記金属シリサイド層を前記ゲート電極(204)上に配置することを含む」のに対し,引用発明1では,「ゲート電極(204)を配置するステップ」が前記ゲート絶縁層(202)上に多結晶ケイ素層(204)を「配置する」ものの,上記の事項が特定されていない点。


第6 相違点についての判断
1.相違点1について
上記第4の1.(4)で述べたとおり,引用例1には,炭化珪素を用いたMOSFETにおいて素子の高速スイッチングを実現するためには,ゲート電極の抵抗を減らすことが重要であることが記載されている(段落0002)。また,ゲート電極の抵抗を減らしMOSFETの動作を高速化する具体的方法として,ゲート電極7の上部にシリサイド層7cを形成することが記載されている(段落0027,0030)。
一方,上記第4の2.(2)アで述べたとおり,引用例2には,高融点金属膜と反応障壁層と多結晶シリコン膜との積層構造のポリメタルゲートにより,金属シリサイド層と多結晶シリコン層との2層構造のポリサイドゲートよりも低抵抗のゲート電極が得られることが記載されている(段落0003?0004)。
また,上記第4の2.(2)イで述べたとおり,引用例2には,上記ポリメタルゲートの形成方法として実施形態2の方法が記載されており,ゲート酸化膜11上に多結晶シリコン膜12,WSiN膜15及びタングステン膜14を積層した積層膜を形成し,当該積層膜をエッチングした後,シリコンの選択酸化(後酸化)を行うことが記載されている(段落0069?0076)。すなわち,上記実施形態2の方法は,「多結晶シリコン膜12」を熱酸化する前に「多結晶シリコン膜12」の上に「タングステン膜14」を配置することを含む方法であるといえる。
さらに,上記第4の2.(2)ウで述べたとおり,引用例2の実施形態2におけるシリコンの選択酸化(後酸化)により,多結晶シリコン膜12(ゲート部)のコーナー部分18が丸められ,ゲート電極のコーナー部分18における電界集中が避けられることが記載されている(段落0076)。
そうすると,引用例1に記載された,ゲート電極の抵抗を減らし素子の高速スイッチングを実現するとの課題を解決するために,引用例2に記載された,ポリサイドゲートよりもさらに低抵抗であるポリメタルゲートを採用し,「多結晶からなる珪素層7a」の上にタングステン膜を積層した構成を採用する動機があるといえる。しかも,引用例2の実施形態2の形成方法は,ゲート電極の多結晶シリコンエッジ部において局部的に熱酸化膜を厚く形成してMOSFET動作時の当該エッジ部におけるゲート電界強度を弱くするものである点で引用発明1と共通するから,引用発明1においてポリメタルゲート構造を採用するに当たり引用例2の実施形態2の形成方法を適用することは,当業者であれば自然になし得たことであるといえる。
そして,上述のとおり引用例2の実施形態2の形成方法は,「多結晶シリコン膜12」を熱酸化する前に「多結晶シリコン膜12」の上に「タングステン膜14」を配置することを含む方法であるから,引用発明1において上記相違点1に係る構成とすることは,引用発明1に引用例2に記載の技術的事項を適用することにより,当業者が容易になし得たことである。

2.請求人の主張について
令和3年2月3日提出の意見書において請求人は,以下のア?エの旨主張をしている。
ア 引用例2の段落0009には「この種の後酸化を高融点金属としてWを用いたポリメタルゲートに適用すると,Wは通常の酸化工程でも酸化されるため,通常の酸化工程でWO_(3)が形成される。このとき,大きな体積膨張を伴うため,膜の剥離等が起こり,以後の工程を続けることができなくなる」と記載されている。
イ 引用例2の段落0018には「従来のポリメタルゲートでは後酸化の工程でポリメタルゲートを構成する高融点金属膜下の多結晶シリコンが酸化され,RC遅延が増大するという問題があり,また,従来のメタルゲートでは後酸化の工程でメタルゲートである高融点金属下のゲート酸化膜が酸化されて厚膜化され,トランジスタの駆動能力が低下するという問題があった。」と記載されている。
ウ 引用例2においては,ゲート酸化膜が酸化されることを避けることが発明の目的であるのに対して,請求項1に係る本願発明においては「前記ゲート絶縁層(202)の中央部における厚さよりも大きな厚さを有するように,前記ゲート電極(204)の縁部(402)に隣接する角部(400)において,前記ゲート絶縁層(202)と前記ゲート電極(204)との間に酸化物(300)を配置する」ことを前提としている。
エ 上述の引用例2の記載を鑑みれば,これに接した当業者は,後酸化によって酸化物を配置することをしないものが好ましいと考えるものであり,引用例2の開示内容から本願発明に想到する動機付けはない。むしろ引用例2には本願に到達するにあたって阻害要因があり,引用例2に接した当業者がこれを引用例1に結び付けるであろうということは到底できない。

上記主張について以下検討する。
(1)上記アについて
引用例2には,請求人が引用した段落0009に続いて,次の記載がある。
「【0010】また、大気から混入するO_(2 )やH_(2 )Oなどの酸化剤により、酸化工程を開始する前に、Wの酸化が起こり、同様の問題が発生する可能性がある。したがって、ポリメタルゲートの場合には、高融点金属を酸化せずシリコンのみを酸化する技術(選択酸化技術)が、後酸化工程で必要になる。【0011】ポリメタルゲートの場合のように、同一基板上にシリコンの露出部分とW等の高融点金属の露出する部分が混在する場合において、高融点金属の露出部分を酸化せずシリコンのみを選択的に酸化する選択酸化法が知られている(特開昭60-9166)。
【0012】この選択酸化法は、酸化剤であるH_(2) Oと還元剤であるH_(2) との混合雰囲気中で酸化を行なう際に、H_(2) O/H_(2) の分圧比を一定範囲に設定して行なうというものである。」
そして,上記第4の2.(1)で摘記した引用例2の段落0076に記載のとおり,引用例2の実施形態2の形成方法は,後酸化において「選択酸化法」によりシリコンのみを選択的に酸化する技術を用いているから,上記段落0009の問題は生じない。
(2)上記イについて
上記第4の2.(1)で摘記した引用例2の段落0078?0080には,第2の実施形態の説明として次の記載がある。
「【0078】このとき,図3(f)に示すように,酸化剤20は矢印の方向に基板10あるいは多結晶シリコン膜12の中に進入するが,タングステン膜14と多結晶シリコン膜12との間のWSiN膜15が,酸化剤20の拡散を防止するため,酸化剤20はタングステン膜14を経由してシリコン膜12の上面から進入することはできない。
【0079】したがって,タングステン膜14と多結晶シリコン膜12との界面における多結晶シリコン膜12はほとんど酸化されないので,コンタクト抵抗の上昇を防止でき,RC遅延を抑制できるようになる。
【0080】なお,酸化剤20は多結晶シリコン膜12の側面からは拡散するので,多結晶シリコン膜12の側面にシリコン酸化膜19が選択的に形成される。このシリコン酸化膜19は,多結晶シリコン膜12の側面の上部および下部において中央に向かってバーズピーク状に食い込んだ形状となる。このようなシリコン酸化膜19はRC遅延等の問題とはならない。」
すなわち,引用例2の第2の実施形態は,請求人の引用する段落0018に記載された,RC遅延等の従来技術の問題点を解決したものであるから,段落0018の記載は,阻害要因とはならない。
(3)上記ウについて
上記第4の2.(2)ウで述べたとおり,引用例2の段落0076には,引用例2の第2の実施形態において,シリコンの選択酸化(後酸化)により,多結晶シリコン膜12(ゲート部)のコーナー部分18が丸められ,ゲート電極のコーナー部分18における電界集中が避けられることが記載されているから,引用例2の第2の実施形態は,本願の請求項1の「前記ゲート絶縁層(202)の中央部における厚さよりも大きな厚さを有するように,前記ゲート電極(204)の縁部(402)に隣接する角部(400)において,前記ゲート絶縁層(202)と前記ゲート電極(204)との間に酸化物(300)を配置する」ことに相当する工程を有しているといえる。
また,引用例2の段落0080には「多結晶シリコン膜12の側面の上部および下部において中央に向かってバーズピーク状に食い込んだ形状となる。このようなシリコン酸化膜19はRC遅延等の問題とはならない。」と記載されている。
以上によれば,「引用例2においては,ゲート酸化膜が酸化されることを避けることが発明の目的である」との請求人の主張は引用例2の第2の実施形態には当てはまらない。
(4)上記エについて
上記(1)?(3)のとおり,請求人の「上述の引用例2の記載を鑑みれば,これに接した当業者は,後酸化によって酸化物を配置することをしないものが好ましいと考えるものであり」との主張の根拠となる引用例2の記載は,引用例2における課題を示すものであって,いずれも引用例2の第2の実施形態において解決されているものである。
したがって,引用例2には本願発明1に到達するにあたって阻害要因があるとする請求人の主張は,具体的根拠を欠くものである。また,引用発明1に引用例2の第2の実施形態の形成方法を適用することの動機付けの存在については,上述の第6の1.に示すとおりである。
(5)まとめ
上記(1)?(4)のとおり,上記請求人の主張は拒絶の理由を覆すものではなく,採用できない。

3.小括
したがって,本願発明1は,引用発明1に引用例1及び引用例2に記載された技術的事項を適用することにより,当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。


第7 結言
以上のとおり,本願の請求項1に係る発明は,特許法29条2項の規定により特許を受けることができないものであるから,本願は,他の請求項に係る発明について検討するまでもなく,拒絶をすべきものである。
よって,結論のとおり審決する。


 
別掲
 
審理終結日 2021-05-10 
結審通知日 2021-05-17 
審決日 2021-06-02 
出願番号 特願2016-551313(P2016-551313)
審決分類 P 1 8・ 121- WZ (H01L)
最終処分 不成立  
前審関与審査官 市川 武宜柴垣 宙央  
特許庁審判長 恩田 春香
特許庁審判官 渡部 博樹
小川 将之
発明の名称 炭化ケイ素半導体装置およびその製造方法  
代理人 飯田 雅人  
代理人 田中 研二  
代理人 関口 一哉  
代理人 崔 允辰  
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