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審決分類 審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1379446
審判番号 不服2020-16438  
総通号数 264 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-12-24 
種別 拒絶査定不服の審決 
審判請求日 2020-11-30 
確定日 2021-11-17 
事件の表示 特願2019- 44822「ガリウム窒化物電界効果トランジスタ」拒絶査定不服審判事件〔令和 1年 7月25日出願公開、特開2019-125802、請求項の数(8)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,2014年(平成26年)5月5日(パリ条約による優先権主張外国庁受理2013年5月3日,米国(US))を国際出願日とする出願である特願2016-512994号の一部を平成31年3月12日に新たな特許出願としたものであって,平成31年3月14日付けで上申書が提出されるとともに手続補正がされ,同年4月10日付けで上申書が提出されるとともに手続補正がされ,令和元年11月12日付けで拒絶理由通知がされ,令和2年5月14日付けで意見書が提出されるとともに手続補正がされ,同年7月16日付けで拒絶査定(原査定)がされ,これに対し,同年11月30日に拒絶査定不服審判の請求がされると同時に手続補正がされ,令和3年6月23日付けで当審より拒絶理由通知(以下,「当審拒絶理由」という。)がされ,同年7月13日に意見書が提出されるとともに手続補正がされたものである。

第2 本願発明
本願請求項1?8に係る発明(以下,それぞれ「本願発明1」?「本願発明8」という。)は,令和3年7月13日付けの手続補正で補正された特許請求の範囲の請求項1?8に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。

「【請求項1】
半導体デバイスであって,
半導体層を有する半導体基板と,
前記半導体層の上に配置される障壁層と,
前記障壁層の上に配置されるキャップ層と,
前記キャップ層の上に配置されるシリコン含有ゲート誘電体層と,
前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲートであって,2原子パーセント?10原子パーセントのシリコンを含む,前記シリコン含有金属ゲートと,
前記シリコン含有ゲート誘電体層と前記キャップ層とを貫通して前記障壁層の内部まで延びるソース・ドレイン・コンタクトホールと,
前記ソース・ドレイン・コンタクトホールに配置されるコンタクト金属と,
を含む,半導体デバイス。」

なお,本願発明2?8は,本願発明1を減縮した発明である。

第3 引用文献,引用発明等
1 引用文献1について
原査定の拒絶の理由に引用された引用文献1(特開2012-178419号公報)には,次の事項が記載されている(下線は当審が付した。以下,同様である。)。
「【発明が解決しようとする課題】
【0005】
ところで,ゲート電極と半導体層との間にゲート絶縁膜を備えるトランジスタでは,例えば製造工程中の熱処理やトランジスタ動作中の発熱によって,ゲート電極の材料がゲート絶縁膜中へ拡散してしまい,特性が低下してしまうことがわかった。・・・
【0006】
そこで,電極材料が拡散するのを抑制し,特性の向上を実現したい。」

「【課題を解決するための手段】
【0007】
このため,本半導体装置及び電源装置は,ゲート電極と,ゲート絶縁膜と,ゲート電極とゲート絶縁膜との間に設けられ,第1TaN層,Ta層,第2TaN層を順に積層した構造を有する電極材料拡散抑制層とを備えることを要件とする。」

「【0012】
以下,図面により,本実施形態にかかる半導体装置及びその製造方法,電源装置について説明する。
[第1実施形態]
第1実施形態にかかる半導体装置及びその製造方法について,図1?図6を参照しながら説明する。
【0013】
本実施形態にかかる半導体装置は,窒化物半導体を用いた電界効果トランジスタ,ここでは,半導体基板上にGaN系半導体積層構造を備える高電子移動度トランジスタ(HEMT;High Electron Mobility Transistor)(GaN-HEMT)である。また,本半導体装置は,ゲート絶縁膜を有するMIS型トランジスタである。なお,半導体装置を,化合物半導体装置ともいう。また,GaN系半導体積層構造を,窒化物半導体積層構造ともいう。
【0014】
本MIS型GaN-HEMTは,図2に示すように,SiC基板(半導体基板)40上に,i-GaN電子走行層41,図示しないi-AlGaN層,n-AlGaN電子供給層42,n-GaN層43を順に積層させたGaN系半導体積層構造1を備える。なお,電子走行層41を,キャリア走行層ともいう。また,電子供給層42を,キャリア供給層ともいう。
【0015】
また,本MIS型GaN-HEMTは,図1に示すように,GaN系半導体積層構造1上にゲート絶縁膜2が設けられており,ゲート絶縁膜2の上方にゲート電極3が設けられている。具体的には,ゲート絶縁膜2上に電極材料拡散抑制層6が設けられており,この電極材料拡散抑制層6上にゲート電極3が設けられている。つまり,ゲート電極3とゲート絶縁膜2との間に,電極材料拡散抑制層6が設けられている。なお,電極材料拡散抑制層6の詳細については後述する。
【0016】
そして,ゲート電極3,電極材料拡散抑制層6及びゲート絶縁膜2の表面は,絶縁膜7によって覆われている。なお,ゲート絶縁膜2を,第1絶縁膜ともいう。また,絶縁膜7を,第2絶縁膜ともいう。
また,ゲート電極3は,後述のソース電極4とドレイン電極5との間に設けられている。
【0017】
ここでは,ゲート絶縁膜2及び絶縁膜7は,例えばAlO膜(例えばAl_(2)O_(3))である。また,ゲート電極3は,例えばAl層からなる。つまり,ゲート電極材料は,低抵抗材料であるAlである。
なお,本MIS型GaN-HEMTは,ゲートリセスを備えるものであっても良い。例えば,本MIS型GaN-HEMTは,GaN系半導体積層構造1を構成するn-GaN層43,n-AlGaN電子供給層42の一部を除去することによって形成されたゲートリセスを備えるものとしても良い。
【0018】
また,本MIS型GaN-HEMTは,GaN系半導体積層構造1上にソース電極4及びドレイン電極5が設けられている。ここでは,GaN系半導体積層構造1を構成するn-GaN層43を除去し,n-AlGaN電子供給層42上にソース電極4及びドレイン電極5を設けている。
ここでは,ソース電極4及びドレイン電極5は,Al層を含む電極であり,例えばTi層とAl層とを積層させた電極である。
【0019】
なお,ソース電極4及びドレイン電極5を,オーミック電極,Al層を含むオーミック電極,又は,Al含有オーミック電極ともいう。なお,Al層を含むオーミック電極あるいはAl含有オーミック電極は,最上層にAl層を含むものであれば良い。
また,Al含有オーミック電極4,5上,即ち,Al含有オーミック電極4,5に含まれるAl層上に,バリアメタル層8を介して,低抵抗配線材料であるAｕ配線9が設けられている。
【0020】
ここでは,バリアメタル層8は,Ti層とPｔ層とを積層した構造になっている。なお,バリアメタル層8はPｔ層からなるものであっても良い。また,Aｕ配線9は,第1Aｕ層9Aと第2Aｕ層9Bとを積層した構造になっている。
なお,図示していないが,表面は,絶縁膜,ここではSiN膜で覆われている。
ところで,本実施形態では,ゲート電極3とゲート絶縁膜2との間に電極材料拡散抑制層6を設け,この電極材料拡散抑制層6を,TaN層(第1TaN層)6A,Ta層6B,TaN層(第2TaN層)6Cを順に積層した構造を有するものとしている。
【0021】
特に,第1TaN層6A及び第2TaN層6Cは,窒素含有率が約48%よりも大きく約52%以下であることが好ましい。より好ましくは約49%以上約51%以下であれば良い。これにより,確実にゲート電極材料Alの拡散を抑制することが可能となる。
このような電極材料拡散抑制層6を設けているのは,以下の理由による。
上述したように,GaN系半導体積層構造1とゲート電極3との間にゲート絶縁膜2を備える場合,例えばオーミック特性を確立するための熱処理(例えば600℃以下)などの製造工程中の熱処理によって,ゲート電極3の材料がゲート絶縁膜2中へ拡散してしまい,特性が低下してしまうことがわかった。
【0022】
そこで,ゲート電極3の材料がゲート絶縁膜2中へ拡散してしまうのを抑制するために,図3に示すように,ゲート絶縁膜2とゲート電極3との間に,高融点金属であって高安定金属であるTaN層6Aを設けることが考えられる。
しかしながら,ゲート電極3とゲート絶縁膜2との間にTaN層6Aを設けたとしても,デバイス動作時,即ち,トランジスタ動作時に閾値変動を引き起こし,特性,即ち,トランジスタ特性が低下してしまうことがわかった。
【0023】
これは,以下の理由によると考えられる。
つまり,ゲート電極形成後にオーミック電極4,5の接触抵抗低減のために施される熱処理又はトランジスタ動作中の発熱によって,図4(A),図4(B)に示すように,ゲート電極材料AlがTaN層6A中に存在するグレインの界面に形成される拡散経路からゲート絶縁膜2中に拡散してしまう。これにより,トランジスタ動作時,即ち,ゲート電圧Vgが0Vよりも大きくなった時に,ゲート電極3からのプラス電荷がゲート絶縁膜2中を通過しやすくなり,結果として,2DEG領域からの電子が絶縁膜と半導体との界面に捕獲されやすくなるためであると考えられる。つまり,ゲート電極材料Alがゲート絶縁膜2中に拡散することで,トランジスタ動作時に,絶縁膜と半導体との界面に電子がトラップされやすくなり,この結果,閾値変動を引き起こし,トランジスタ特性が低下していまうことになると考えられる。なお,図4(A)は,熱処理前の状態(Vg=0V,Vg＞0V)を示しており,図4(B)は,熱処理後の状態(Vg=0V,Vg＞0V)を示している。
【0024】
ここで,単層のTaN層6Aは,2種類のグレインサイズ,例えば約8nmと約5nmのグレインサイズを有する。そして,このような構造を有するTaN層6Aでは,上述の熱処理や発熱によってゲート電極材料Alが拡散してしまうのを抑制することができない。
ところで,Ta層上に形成されたTaN層は,3種類のグレインサイズ,例えば約8nm,約5nm,約3nmのグレインサイズを有するものとなる。
【0025】
そこで,TaN層,Ta層,TaN層を順に積層した構造のものを用いたところ,上述の熱処理や発熱によってゲート電極材料Alがゲート絶縁膜2中へ拡散してしまうのを抑制できることがわかった。つまり,Ta層上に形成されたTaN層を含むものを用いることで,単層のTaN層6Aを用いる場合と比較して,ゲート電極材料Alの拡散経路が複雑化し,結果として,上述の熱処理や発熱によるゲート電極材料Alのゲート絶縁膜2中への拡散が抑制されることがわかった。
【0026】
そこで,特性が低下しないようにすべく,上述のように,電極材料拡散抑制層6を,TaN層6A,Ta層6B,TaN層6Cを順に積層した構造を有するものとしている。これにより,上述の熱処理や発熱によってゲート電極材料Alがゲート絶縁膜2中へ拡散してしまうのを抑制できる。この結果,2DEG領域からの電子が絶縁膜と半導体との界面に捕獲されるのを抑制できるため,トランジスタ動作時の閾値変動が抑制され,安定したトランジスタ動作が可能となり,トランジスタ特性の低下を防ぐことができる。
【0027】
特に,Ta層6B上に形成されるTaN層6Cを,確実に3種類のグレインサイズを有するものとし,確実にゲート電極材料Alの拡散を抑制するためには,このTaN層6Cの窒素含有率が約48%よりも大きく約52%以下になるようにするのが好ましい。例えば,スパッタ法によってTa層6B上にTaN層6Cを形成する際にTaN層6Cの窒素含有率をコントロールし,グレインサイズを調節するのが好ましい。また,ゲート電極材料Alの拡散抑制効果を高めるためには,下側のTaN層6Aも,窒素含有率が約48%よりも大きく約52%以下になるようにするのが好ましい。
【0028】
次に,本実施形態にかかる半導体装置(MIS型GaN-HEMT)の製造方法について,図5,図6を参照しながら説明する。
まず,図5(A)に示すように,半導体基板40上にGaN系半導体積層構造1を形成する。
ここでは,SiC基板40上に,例えば有機金属気相成長(MOVPE;Metal Organic Chemical Vapor Deposition)法を用いて,i-GaN電子走行層41,図示しないi-AlGaN層,n-AlGaN電子供給層42,n-GaN層43を順に成長させる(図2参照)。
【0029】
ここで,i-GaN電子走行層41は,例えば厚さ約3μmである。また,i-AlGaN層は例えば厚さ約5nmである。また,n-AlGaN電子供給層42は,例えば,厚さ約20nmであり,Siドーピング濃度約5×10^(18)cm^(-3)である。また,n-GaN層43は,例えば厚さ約10nmである。
なお,ゲートリセスを設ける場合には,例えばフォトリソグラフィ技術を用いてゲート電極形成予定領域に開口部を有するレジストを設け,例えばフッ素系ガスを用いたドライエッチングによって,ゲート電極形成予定領域のn-GaN層43及びn-AlGaN電子供給層42を除去すれば良い。この場合,n-AlGaN電子供給層42は,厚さ方向で全部除去しても良いし,一部除去しても良い。例えば,n-AlGaN電子供給層42は,約1nmの厚さが残るようにすれば良い。なお,n-AlGaN電子供給層42は除去せずに,n-GaN層43のみを除去するようにしても良い。
【0030】
次に,図5(B)に示すように,GaN系半導体積層構造1上にゲート絶縁膜2を形成する。
ここでは,GaN系半導体積層構造1上に,例えば原子層堆積(ALD:Atomic Layer Deposition)法を用いて,ゲート絶縁膜としてのAlO膜2(例えばAl_(2)O_(3)膜)を形成する。
【0031】
次に,ゲート絶縁膜2上に,TaN層6A,Ta層6B,TaN層6Cを順に積層して電極材料拡散抑制層6を形成する。
ここでは,例えばスパッタ法によって,ゲート絶縁膜としてのAlO膜2上に,TaN層6A,Ta層6B,TaN層6Cを順に積層して電極材料拡散抑制層6を形成する。なお,TaN層6Aを第1TaN層又は第1金属層といい,Ta層6Bを第2金属層といい,TaN層6Cを第2TaN層又は第3金属層ともいう。
【0032】
ここでは,スパッタ法によるTa層6B及びTaN層6A,6Cの形成時の条件は,例えば真空度(圧力)約1.0Pa,電力約1kWである。また,ターゲット-基板間距離(T/S)は,例えば200mmである。また,TaN層6A,6Cの窒素含有率は約50%程度である。
次に,ゲート電極材料であるAlを例えばスパッタ法によって成膜する。つまり,電極材料拡散抑制層6上に,ゲート電極3となるAl層を形成する。
【0033】
ここでは,スパッタ法によるAl層3の形成時の条件は,例えば真空度(圧力)約0.7Pa,電力約0.5kWである。また,ターゲット-基板間距離(T/S)は,例えば200mmである。
次に,図5(C)に示すように,例えばフォトリソグラフィ技術を用いてゲート電極形成予定領域にレジスト15を設け,ゲート電極形成予定領域以外の領域に形成されているTaN層6A,Ta層6B,TaN層6C及びAl層3を,例えばフッ素系ガスを用いたドライエッチングによって除去する。これにより,電極材料拡散抑制層6上に,Al層からなるゲート電極3が形成される。つまり,MIS構造が形成される。
【0034】
次に,レジスト15を除去した後,図5(D)に示すように,再度,例えばALD法によって,ゲート絶縁膜としてのAlO膜2及びゲート電極としてのAl層3上に,絶縁膜としてのAlO膜7(例えばAl_(2)O_(3)膜)を形成する。つまり,ゲート絶縁膜2及びゲート電極3を覆うように,AlO膜からなる絶縁膜7を形成する。
次に,図5(E)に示すように,例えばフォトリソグラフィ技術を用いてオーミック電極形成予定領域に開口部を有するレジスト16を設け,例えばAｒガスを用いたイオンミリング法によって,図5(F)に示すように,オーミック電極形成予定領域のゲート絶縁膜2及び絶縁膜7を除去する。なお,絶縁膜2,7のエッチング方法はこれに限られるものではなく,例えばウェットエッチングやドライエッチング等の他の方法によってエッチングするようにしても良い。
【0035】
次いで,例えば塩素系ガスを用いたドライエッチングによって,オーミック電極形成予定領域のn-GaN層43を除去する。なお,ここでは,オーミック電極形成予定領域のn-GaN層43を全部除去するようにしているが,n-GaN層43を少し残しても良いし,n-AlGaN電子供給層42を少し削っても良い。また,オーミック電極形成予定領域は,ソース電極形成予定領域及びドレイン電極形成予定領域である。また,オーミック電極形成予定領域をオーミック電極部ともいい,ソース電極形成予定領域をソース電極部ともいい,ドレイン電極形成予定領域をドレイン電極部ともいう。
【0036】
その後,図5(G)に示すように,GaN系半導体積層構造1上,ここではn-AlGaN電子供給層42上に,例えばフォトリソグラフィ技術及び蒸着・リフトオフ技術を用いて,例えばTi/AlからなるAl含有オーミック電極(ここではソース電極及びドレイン電極)4,5を形成する。つまり,n-AlGaN電子供給層42上に,Ti層,Al層を順に積層させて,Al層を含むオーミック電極(Al含有オーミック電極)4,5を形成する。そして,例えば,窒素雰囲気中にて約400℃から約1000℃の間,例えば約550℃で熱処理を行ない,オーミック特性を確立する。なお,上述のドライエッチングの際にn-GaN層43を少し残した場合には,n-GaN層43上にAl含有オーミック電極4,5が形成されることになる。
【0037】
次に,図6(A)に示すように,Al含有オーミック電極4,5上にバリアメタル層8を形成した後,Aｕ配線9を構成する第1Aｕ層9Aを形成する。
ここでは,例えばスパッタ法によって,Al含有オーミック電極4,5に含まれるAl層上に,Ti層,Pｔ層,Aｕ層を順に積層させることによって,Ti層とPｔ層とからなるバリアメタル層8及び第1Aｕ層9Aを形成する。なお,Ti層を第1金属層,Pｔ層を第2金属層,Aｕ層を第3金属層ともいう。
【0038】
ここで,スパッタ法によるTi層,Pｔ層及びAｕ層の形成時の条件は,例えば真空度(圧力)約0.7Pa,電力約0.5kWである。また,ターゲット-基板間距離(T/S)は,例えば200mmである。
次に,図6(B)に示すように,例えばフォトリソグラフィ技術を用いてオーミック電極4,5の上方の領域にレジスト17を設け,例えばAｒガスを用いたイオンミリング法によって,オーミック電極4,5の上方の領域以外の領域に形成されているバリアメタル層8及び第1Aｕ層9Aを除去する。
【0039】
次に,レジスト17を除去した後,図6(C)に示すように,例えばフォトリソグラフィ技術を用いてオーミック電極4,5の上方の領域に開口部を有するレジスト18を設け,図6(D)に示すように,例えばメッキ法によって,第1Aｕ層9A上に第2Aｕ層9Bを形成する。これにより,バリアメタル層8上に,第1Aｕ層9Aと第2Aｕ層9BとからなるAｕ配線9が形成される。つまり,Al含有オーミック電極4,5上にバリアメタル層8が形成され,バリアメタル層8上にAｕ配線9が形成される。
【0040】
その後,レジスト18を除去した後,図示していないが,例えば化学気相成長(CVD:Chemical Vapor Deposition)法によって,全面にSiN膜(絶縁膜)を形成する。
これにより,図6(E)に示すように,半導体装置(MIS型GaN-HEMT)が製造される。
したがって,本実施形態にかかる半導体装置及びその製造方法によれば,電極材料が拡散するのを抑制することができ,さらなる特性の向上を実現することができるという利点がある。
【0041】
例えば,製造工程中の熱処理(例えばオーミック特性を確立するための熱処理)によって,ゲート電極3の材料がゲート絶縁膜2中へ拡散してしまうのを抑制することができるため,特性を向上させることが可能となる。また,例えば,トランジスタ動作時の発熱によって,ゲート電極3の材料がゲート絶縁膜2中へ拡散してしまうのを抑制することができるため,特性を向上させることが可能となり,高い信頼性を確保することができる。」

「【0155】
例えば,上述の各実施形態では,本発明をGaN系トランジスタに適用した場合を例に挙げて説明しているが,これに限られるものではない。例えば,半導体積層構造として他の構造を備える電界効果トランジスタに本発明を適用することもできる。
また,例えば,上述の各実施形態では,ゲート電極をAl層からなるものとしているが,これに限られるものではなく,例えば,ゲート電極は,Pｔ,Iｒ,W,Ni,Ti,Aｕ,Cｕ,Ag,Pd,Zn,Cｒ,Al,Mn,Ta,Si,TaN,TiN,Rｕ,CｏSi(例えばCｏSi_(2)),WSi(例えばWSi_(2)),NiSi,MｏSi(例えばMｏSi_(2)),TiSi(例えばTiSi_(2)),AlSi(例えばAl-Si化合物),Al-Cｕ(例えばAl-Cｕ化合物)及びAlSiCｕ(例えばAl-Si-Cｕ化合物)のいずれかの材料を含む層を少なくとも1層備えるものであれば良い。
【0156】
また,例えば,上述の各実施形態では,ゲート絶縁膜をAlO膜としているが,これに限られるものではなく,例えば,ゲート絶縁膜は,AlO(例えばAl_(2)O_(3)),SiN,SiO(例えばSiO_(2)),HfO(例えばHfO_(2)),AlNのいずれかの材料を含む膜を少なくとも一つ有するものとすれば良い。同様に,上述の各実施形態では,ゲート絶縁膜を覆う絶縁膜をAlO膜としているが,これに限られるものではなく,例えば,ゲート絶縁膜を覆う絶縁膜は,AlO(例えばAl_(2)O_(3)),SiN,SiO(例えばSiO_(2)),HfO(例えばHfO_(2)),AlNのいずれかの材料を含む膜を少なくとも一つ有するものとすれば良い。」

「【図1】

」

「【図2】

」
「【図5】

」

「【図6】

」

以上によれば,引用文献1には,以下の発明(以下,「引用発明1」という。)が記載されていると認められる。
「MIS型GaN-HEMTであって,
i-GaN電子走行層41,i-AlGaN層,n-AlGaN電子供給層42,n-GaN層43を順に積層させたGaN系半導体積層構造1を備えるSiC基板(半導体基板)40と,
前記GaN系半導体積層構造1上に設けられ,SiN,SiO(例えばSiO_(2))を含む膜からなるゲート絶縁膜2と,
前記ゲート絶縁膜2上に設けられ,TaN層(第1TaN層)6A,Ta層6B,TaN層(第2TaN層)6Cを順に積層した構造を有する電極材料拡散抑制層6と,
前記電極材料拡散抑制層6上に設けられ,CｏSi(例えばCｏSi_(2)),WSi(例えばWSi_(2)),NiSi,MｏSi(例えばMｏSi_(2)),TiSi(例えばTiSi_(2)),AlSi(例えばAl-Si化合物)及びAlSiCｕ(例えばAl-Si-Cｕ化合物)のいずれかの材料を含む層を少なくとも1層備えるゲート電極3と,
前記GaN系半導体積層構造1上であって,オーミック電極形成予定領域のゲート絶縁膜2,n-GaN層43が除去され,n-AlGaN電子供給層42を少し削った領域に設けられているソース電極4及びドレイン電極5とを含む,MIS型GaN-HEMT。」

2 引用文献2について
原査定の拒絶の理由に周知技術を示す文献として引用された引用文献2(特開2010-113360号公報)には,次の事項が記載されている。
「【0017】
従って,ゲート電極およびゲート配線は耐熱性導電性材料と低抵抗導電性材料とを組み合わせて形成する。この時の適した組み合わせを図8を用いて説明する。画面サイズが5型程度までなら図8(A)に示すように,耐熱性導電性材料の窒化物から成る導電層(A)801と耐熱性導電性材料から成る導電層(B)802とを積層した構造とする。導電層(B)802はAl,Ta,Ti,Wから選ばれた元素,または前記元素を成分とする合金か,前記元素を組み合わせた合金膜で形成すれば良く,導電層(A)801は窒化タンタル(TaN),窒化タングステン(WN),窒化チタン(TiN)膜などで形成する。また,大画面に適応するには図8(B)に示すように,耐熱性導電性材料の窒化物から成る導電層(A)803と低抵抗導電性材料から成る導電層(B)804と耐熱性導電性材料の窒化物から成る導電層(C)805とを積層させる。低抵抗導電性材料から成る導電層(B)804は,アルミニウム(Al)を成分とする材料で形成し,純Alの他に,0.01?5atomic%のスカンジウム(Sc),Ti,シリコン(Si)等を含有するAlを使用する。導電層(C)805は導電層(B)804のAlにヒロックが発生するのを防ぐ効果がある。」段落0013ないし0038,図1,2,8参照)に記載されているように,Alを用いたゲート電極は,純Alだけでなく0.01?5aｔｏmic%のSi等を含有するAl膜で形成することは周知技術である。
・・・
【0020】
図8(B)の構成とする場合には,導電層(A)803は10?100nm(好ましくは20?50nm)とし,導電層(B)804は200?400nm(好ましくは250?350nm)とし,導電層(C)805は10?100nm(好ましくは20?50nm)とする。ここで,導電層(A)および導電層(C)は前述のように耐熱性導電性材料であるWN膜やTaN膜,またはTi膜,Ta膜,W膜などを適用する。導電層(B)804もスパッタ法で形成し,純Alの他に,0.01?5atomic%のSc,Ti,Si等を含有するAl膜で形成する。」

3 引用文献3について
原査定の拒絶の理由に周知技術を示す文献として引用された引用文献3(特開2009-088537号公報)には,次の事項が記載されている。
「【0014】
上記構成において,前記配線は,Wを主成分とする合金もしくは化合物からなる導電層(第1層)と,Alを主成分とする合金もしくは化合物からなる導電層(第2層)と,Tiを主成分とする合金もしくは化合物からなる導電層(第3層)との積層構造を有していることを特徴としている。または,前記配線は,Mｏを主成分とする合金もしくは化合物からなる導電層(第1層)と,Alを主成分とする合金もしくは化合物からなる導電層(第2層)と,Tiを主成分とする合金もしくは化合物からなる導電層(第3層)との積層構造を有していることを特徴としている。例えば,第1層として,W,WN,Mｏ等を用いることができ,第2層として,Al,Al-Si(2ｗｔ%),Al-Ti(1ｗｔ%),Al-Nd(1ｗｔ%),Al-Sc(0.18ｗｔ%)等を用いることができ,第3層として,Ti,TiN等を用いることができる。これらはスパッタ法,プラズマCVD法等によって形成することができる。また,第2層において,Al?Si等を形成するには,Si等の元素がAlに溶けることのできる限界(固溶限)があり,固溶度が高いほど抵抗率も高くなり,耐熱性も変化する。そのため,配線に適した抵抗率や耐熱性,Si等の元素の固溶限との兼ね合いによって,Al中におけるSi等の割合は実施者が適宜決定すればよい。」

「【0042】
次いで,絶縁膜13上に膜厚20?100nmの第1の導電膜14と膜厚100?800nmの第2の導電膜15と膜厚20?100nmの第3の導電膜16とを積層形成する。ここでは,スパッタ法,プラズマCVD法等を用い,絶縁膜と接する第1の導電層としては,チャネル形成領域への拡散を防ぐためにWまたはMｏを主成分とする導電膜(W,WMｏ,Mｏ等)を用いればよい。また,第2の導電層としては,Alを主成分とする低抵抗な導電膜(Al,Al-Ti,Al-Sc,Al-Si等)を用いればよい。また,第3の導電層としては,コンタクト抵抗の低いTi(Ti,TiN等)を主成分とする導電膜を用いればよい。」

4 引用文献4について
原査定の拒絶の理由に引用された引用文献4(特開2008-243943号公報)には,次の事項が記載されている。
「【0031】
電子供給層4の上に配置されるソース電極5,およびドレイン電極6は,例えば,厚さ約25nm程度のTi層と,厚さ約500nm程度のAl層からなる積層電極構造Ti/Alをスパッタまたは真空蒸着したのちにアニールを行って形成する。」

「【0063】
電子供給層4の上に配置されるソース電極5,およびドレイン電極6は,例えば,厚さ約25nm程度のTi層と,厚さ約500nm程度のAl層からなる積層電極構造Ti/Alをスパッタまたは真空蒸着したのちにアニールを行って形成する。」

5 引用文献5について
原査定の拒絶の理由に引用された引用文献5(特開2013-012735号公報)には,次の事項が記載されている。
「【0058】
次に,チャネル層202は,GaN,GaAｓ又はInGaAｓからなる。チャネル層の厚さは,例えば,5nmと200nmの間,好ましくは,50nmと200nmの間である。次に,バリア層203は,例えば,AlGaN,AlGaAｓ又はInAlAｓからなる。バリア層の厚さは,例えば,1nmと50nmの間,好ましくは,5nmと30nmの間である。別のやり方として,AlGaAｓ/GaAｓトランジスタを,明示のチャネル層無しに製作することができる。その上,III族窒化物材料からなるキャップ層204(不図示)を,エピタキシャル成長によってバリア層203の上に形成することができる。このような追加キャップ層は,GaNからなると共に,1nmと10nmの間の厚さを有する。」

「【0067】 好ましくは、誘電体層は、1nmと30nmの間の、より好ましくは、1nmと20nmの間の厚さを有する。1nmは、エッチストップ層として機能するのに原則的に十分であるので、誘電体層の厚さは、HEMT装置のゲート誘電体仕様によって決定される。」

6 引用文献6について
原査定の拒絶の理由に周知技術を示す文献として引用された引用文献6(特開2007-053185号公報)には,次の事項が記載されている。
「【0176】
(実施の形態2)
図13?図18を参照して実施の形態2の電界効果型トランジスタ(HEMT)および電界効果型トランジスタの製造方法につき説明する。図13は,この実施の形態のHEMTの断面切り口を示す図である。図14(A)?(C)は,HMETの製造方法の説明に供する,断面切り口で示す工程図である。図15(A)?(C)は,比較用HEMTの断面切り口を示す図である。図16(A)?(D)は,HEMTのI-V特性を示す図である。図17は,ゲート電圧を+2Vに固定した場合のドレイン電流の最大値と,リセスの深さとの関係を示す図である。図18は,HEMTの最大相互コンダクタンスとリセスの深さとの関係を示す図である。
【0177】
なお,この実施の形態のHEMT10は,実施の形態1で説明したエピタキシャル基板12に形成されている。また,HEMT10において,ソース電極40およびドレイン電極42として,実施の形態1で説明したオーミック電極62を,平面形状のみを変更して用いている。よって,図13において,図1と同様の構成要素には同符号を付し,その説
明を適宜省略する。
【0178】
図13に示す構成例につき説明する。HEMT10は,エピタキシャル基板12と,このエピタキシャル基板12に形成されたFET構造体14とからなる。
【0179】
FET構造体14は,素子分離層38,38,ソース電極40,ドレイン電極42およびゲート電極44などを備えている。
【0180】
素子分離層38,38は,HEMT10を隣接する他の素子と電気的に分離するための絶縁領域である。背景技術で説明したと同様に,図中,素子分離層38,38は,素子領域を挟んで,互いに離間して示してある。素子分離層38,38は,電子供給層22の上面22aから,2次元電子層36よりも深い電子走行層20に渡って形成されている。
【0181】
ソース電極40およびドレイン電極42は,電子走行層20とオーム性接触する電極である。ソース電極40およびドレイン電極42は,素子分離層38,38の間の素子領域に,素子分離層38,38と離間して設けられている。そして,ソース電極40およびドレイン電極42は,間隔を空けて配置されており,この間隔にゲート電極44が設けられる。
【0182】
ソース電極40およびドレイン電極42は,ヘテロ界面34以上の深さに形成された凹部であるリセス40a,42aを埋め込むように配置されている。ソースおよびドレイン電極40,42は,平面形状をHEMT10の動作のために必要な形状とした以外は,実施の形態1で説明したオーミック電極62と同様の構造を有する。
【0183】
以下の説明において,ソース電極40およびドレイン電極42を特に区別する必要がない場合には,両者をまとめてオーミック電極48と称する。
【0184】
ゲート電極44は,ソース電極40とドレイン電極42との間隔の電子供給層22の上面22aに,電子供給層22とショットキー接合して設けられている。
【0185】
ゲート電極44は,たとえば,厚みが約50nmのNiと,厚みが約500nmのAｕとをこの順序で電子供給層22の上面22aに積層した後に,たとえば,約600?900℃の温度で熱処理を行うことで形成されている。」

「【図13】

」

第4 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明1とを対比する。
ア 本願明細書【0010】の「基板102は,例えば,ガリウム窒化物の非意図的にドープされた層であり得る頂部表面においてIII-N半導体材料の低欠陥層を有し得る。基板102の頂部表面上にIII-N半導体材料の障壁層104が形成される。障壁層104は,2?30ナノメートルの厚みのAl_(ｘ)Ga_(1-ｘ)N又はIn_(ｘ)Al_(ｙ)Ga_(1-ｘ-ｙ)Nを含み得る。基板102の頂部表面におけるIII-N半導体材料の低欠陥層上の障壁層104を形成することで,例えば,1×10^(12)?2×10^(13)cm^(-2)の電子密度で,障壁層104のすぐ下の低欠陥層に二次元電子ガスが生成される。障壁層104の上に,2?5ナノメートルのガリウム窒化物の任意選択のキャップ層106が形成され得る。」との記載によれば,本願発明1において,「半導体基板」が有している「半導体層」(低欠陥層)には二次元電子ガスが生成されるから,当該「半導体層」は,電子走行層であるといえる。
そうすると,引用発明1の「i-GaN電子走行層41」は,本願発明1の「半導体層」に相当し,引用発明1の「i-GaN電子走行層41」「を備えるSiC基板(半導体基板)40」は,本願発明1の「半導体層を有する半導体基板」に相当する。
また,引用発明1において,「n-AlGaN電子供給層42」は「i-GaN電子走行層41」の上に配置され,「n-GaN層43」は「n-AlGaN電子供給層42」の上に配置され,「SiN,SiOを含む膜からなるゲート絶縁膜2」は「n-GaN層43」の上に配置されるから,引用発明1の「n-AlGaN電子供給層42」,「n-GaN層43」,「SiN,SiO(例えばSiO_(2))を含む膜からなるゲート絶縁膜2」は,それぞれ,本願発明1の「前記半導体層の上に配置される障壁層」,「前記障壁層の上に配置されるキャップ層」,「前記キャップ層の上に配置されるシリコン含有ゲート誘電体層」に相当する。

イ 引用発明1において,「CｏSi(例えばCｏSi_(2)),WSi(例えばWSi_(2)),NiSi,MｏSi(例えばMｏSi_(2)),TiSi(例えばTiSi_(2)),AlSi(例えばAl-Si化合物)及びAlSiCｕ(例えばAl-Si-Cｕ化合物)のいずれかの材料を含む層を少なくとも1層備えるゲート電極3」は,シリコンを含有している金属からなるものであり,「電極材料拡散抑制層6」を介して「ゲート絶縁膜2」上に配置されているから,本願発明1の「前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲートであって,2原子パーセント?10原子パーセントのシリコンを含む,前記シリコン含有金属ゲート」とは,「シリコン含有ゲート誘電体層上に」「配置される」「シリコン含有金属ゲート」である点で共通する。

ウ 引用発明1の「前記GaN系半導体積層構造1上であって,オーミック電極形成予定領域のゲート絶縁膜2,n-GaN層43が除去され,n-AlGaN電子供給層42を少し削った領域」,当該「領域に設けられているAl含有オーミック電極4,5」は,それぞれ,本願発明1の「前記シリコン含有ゲート誘電体層と前記キャップ層とを貫通して前記障壁層の内部まで延びるソース・ドレイン・コンタクトホール」,「前記ソース・ドレイン・コンタクトホールに配置されるコンタクト金属」に相当する。

エ 引用発明1の「MIS型GaN-HEMT」は,本願発明1の「半導体デバイス」に相当する。

オ 以上から,本願発明1と引用発明1の一致点と相違点は以下のとおりとなる。
＜一致点＞
「半導体デバイスであって,
半導体層を有する半導体基板と,
前記半導体層の上に配置される障壁層と,
前記障壁層の上に配置されるキャップ層と,
前記キャップ層の上に配置されるシリコン含有ゲート誘電体層と,
前記シリコン含有ゲート誘電体層上に配置されるシリコン含有金属ゲートと,
前記シリコン含有ゲート誘電体層と前記キャップ層とを貫通して前記障壁層の内部まで延びるソース・ドレイン・コンタクトホールと,
前記ソース・ドレイン・コンタクトホールに配置されるコンタクト金属と,
を含む,半導体デバイス。」

＜相違点＞
相違点1:「シリコン含有金属ゲート」について,本願発明1は,「前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲートであって,2原子パーセント?10原子パーセントのシリコンを含む」のに対し,引用発明1において,「ゲート電極3」は,「電極材料拡散抑制層6」を介して「ゲート絶縁膜2」上に配置されており,「ゲート絶縁膜2」上に直接に配置される単一層ではなく,また,CｏSiなどの「材料」のシリコンの含有量が不明である点。

(2)判断
ア 引用文献1には,「CｏSi(例えばCｏSi_(2)),WSi(例えばWSi_(2)),NiSi,MｏSi(例えばMｏSi_(2)),TiSi(例えばTiSi_(2)),AlSi(例えばAl-Si化合物)及びAlSiCｕ(例えばAl-Si-Cｕ化合物)のいずれかの材料を含む層を少なくとも1層備えるゲート電極3」を,「SiN,SiO(例えばSiO_(2))を含む膜からなるゲート絶縁膜2」上に直接に配置される単一層とすること,及び,シリコンの含有量を2原子パーセント?10原子パーセントとすることは,記載も示唆もされていない。
したがって,前記相違点1は実質的な相違点であるから,本願発明1は引用発明1であるとはいえない。

イ 次に,相違点1係る本願発明1の構成のうち,「前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲート」との構成について検討する。
前記第3 1における引用文献1の【0005】?【0006】の記載によれば,引用発明1が解決しようとする課題は,ゲート電極と半導体層との間にゲート絶縁膜を備えるトランジスタにおいて,ゲート電極材料がゲート絶縁膜中へ拡散するのを抑制し,特性の向上を実現することであり,同【0007】の記載によれば,引用発明1は,上記課題を解決するための手段として,ゲート電極と,ゲート絶縁膜と,ゲート電極とゲート絶縁膜との間に設けられ,第1TaN層,Ta層,第2TaN層を順に積層した構造を有する電極材料拡散抑制層とを備えることを要件とするものである。
そして,同【0020】?【0026】には,ゲート電極3とゲート絶縁膜2との間に電極材料拡散抑制層6を設け,この電極材料拡散抑制層6をTaN層(第1TaN層)6A,Ta層6B,TaN層(第2TaN層)6Cを順に積層した構造を有するものとすることにより,ゲート電極形成後にオーミック電極4,5の接触抵抗低減のために施される熱処理又はトランジスタ動作中の発熱によって,ゲート電極材料Alがゲート絶縁膜2中へ拡散してしまうのを抑制でき,この結果,2DEG領域からの電子が絶縁膜と半導体との界面に捕獲されるのを抑制できるため,トランジスタ動作時の閾値変動が抑制され,安定したトランジスタ動作が可能となり,トランジスタ特性の低下を防ぐことができることが記載されている。
以上によれば,引用発明1は,「ゲート電極3」と「ゲート絶縁膜2」との間に「TaN層(第1TaN層)6A,Ta層6B,TaN層(第2TaN層)6Cを順に積層した構造を有する電極材料拡散抑制層6」を設けることによって,上記課題を解決するものであるから,「ゲート電極3」と「ゲート絶縁膜2」との間に上記「電極材料拡散抑制層6」を設けずに,「ゲート絶縁膜2」上に「ゲート電極3」直接に配置すると,上記課題を解決できなくなってしまう。
したがって,引用発明1において,「ゲート絶縁膜2」上に「ゲート電極3」を直接に配置することには阻害要因がある。このことは,引用文献2?6に記載されている事項により左右されるものではない。
よって,相違点1係る本願発明1の構成のうち,「シリコン含有金属ゲート」が「2原子パーセント?10原子パーセントのシリコンを含む」との構成について判断するまでもなく,本願発明1は,引用発明1及び引用文献2?6に記載された事項に基づいて,当業者が容易に発明できたものとはいえない。

2 本願発明2?8について
本願発明2?8は,本願発明1を減縮した発明であり,いずれも本願発明1の全ての発明特定事項を有しているから,前記1で検討したのと同様の理由により,引用発明1であるとはいえないし,また,引用発明1及び引用文献2?6に記載された事項に基づいて,当業者が容易に発明できたものともいえない。

第5 原査定の概要及び原査定についての判断
1 原査定(令和2年7月16日付け拒絶査定)の理由の概要は次のとおりである。

(1)理由1(新規性),理由2(進歩性)
本願の請求項7,9?13に係る発明は,引用文献1に記載された発明であるから,特許法第29条第1項第3項に該当し,特許を受けることができないか,引用文献1に記載された発明に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

(2)理由2(進歩性)
本願の請求項1?6,8,14,15に係る発明は,引用文献1,4,5に記載された発明及び周知技術(引用文献2,3,6)に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

2 しかしながら,令和2年11月30日付けの拒絶査定不服審判の請求と同時にされた手続補正により,請求項1?6は削除され,請求項1?9(補正前の請求項7?15に対応)に係る発明は,前記相違点1に係る本願発明1の構成のうち,「前記シリコン含有ゲート誘電体層上に直接に配置される単一層のシリコン含有金属ゲート」との構成を有するものとなったから,前記第4で検討したのと同様の理由により,引用発明1であるとはいえないし,また,引用発明1及び引用文献2?6に記載された事項に基づいて,当業者が容易に発明できたものともいえない。
したがって,原査定を維持することはできない。

第6 当審拒絶理由について
当審では,
1 本願明細書の【0002】及び【0015】記載によれば,請求項1に係る発明は,金属ゲートに含有されるシリコンの含有量について,2原子パーセント?10原子パーセントであることが特定されておらず,必ずしも上記課題を解決できるとはいえないから,請求項1に係る発明,及び,請求項1を引用する請求項3?9に係る発明は,発明の詳細な説明に記載したものでない,
2 「半導体デバイス」という物の発明である請求項1の「単一のスパッタ工程により形成される,前記シリコン含有金属ゲート」との記載は,明確でない,
との拒絶の理由を通知したが,令和3年7月13日にした手続補正によって,請求項1は,「シリコン含有金属ゲート」が「2原子パーセント?10原子パーセントのシリコンを含む」ことが特定されるとともに,「単一のスパッタ工程により形成される」との事項が削除されたから,この拒絶の理由は解消した。

第7 むすび
以上のとおりであるから,原査定の理由及び当審拒絶理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2021-10-27 
出願番号 特願2019-44822(P2019-44822)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
P 1 8・ 113- WY (H01L)
最終処分 成立  
前審関与審査官 杉山 芳弘  
特許庁審判長 恩田 春香
特許庁審判官 河本 充雄
小田 浩
発明の名称 ガリウム窒化物電界効果トランジスタ  
代理人 片寄 恭三  

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