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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H03K
管理番号 1382265
総通号数
発行国 JP 
公報種別 特許審決公報 
発行日 2022-03-25 
種別 拒絶査定不服の審決 
審判請求日 2021-04-28 
確定日 2022-03-08 
事件の表示 特願2017−183234「半導体集積回路」拒絶査定不服審判事件〔平成31年 4月18日出願公開、特開2019− 62263、請求項の数(5)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成29年 9月25日の出願であって、その手続の経緯は以下のとおりである。

令和 2年 9月28日付け:拒絶理由通知書
令和 2年12月 2日 :意見書、手続補正書の提出
令和 3年 1月28日付け:拒絶査定
令和 3年 4月28日 :審判請求書、手続補正書の提出


第2 原査定の概要
原査定(令和 3年 1月28日付け拒絶査定)の概要は次のとおりである。

進歩性)この出願の請求項1〜5に係る発明は、その出願前に日本国内又は外国において、頒布された下記の引用文献1〜9に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

1.国際公開第2011/018835号
2.特開2014−230357号公報
3.国際公開第2016/117410号
4.特開2015−149731号公報
5.特開2014−60602号公報
6.特開2013−222978号公報
7.国際公開第2015/029363号
8.特開2010−116024号公報(周知技術を示す文献)
9.国際公開第2013/065254号(周知技術を示す文献)

なお、原査定は、引用文献1に記載された発明と、引用文献2に記載された発明をそれぞれ主引例として用い、
・請求項1、2に係る発明ついては、
引用文献1に記載された発明に引用文献3、4、8、9に記載された技術を適用することと、
引用文献2に記載された発明に引用文献3、4、8、9に記載された技術を適用すること
・請求項3に係る発明については、
引用文献1に記載された発明に引用文献3〜5、8、9に記載された技術を適用することと、
引用文献2に記載された発明に引用文献3〜5、8、9に記載された技術を適用すること
・請求項4に係る発明については、
引用文献1に記載された発明に引用文献3〜6、8、9に記載された技術を適用することと、
引用文献2に記載された発明に引用文献3〜6、8、9に記載された技術を適用すること
・請求項5に係る発明については、
引用文献1に記載された発明に引用文献3〜9に記載された技術を適用することと、
引用文献2に記載された発明に引用文献3〜9に記載された技術を適用すること
によって、拒絶した。


第3 本願発明
本願請求項1〜5に係る発明(以下、それぞれ「本願発明1」〜「本願発明5」という。)は、令和 3年 4月28日の手続補正で補正された特許請求の範囲の請求項1〜5に記載された事項により特定される以下のとおりの発明である。

「 【請求項1】
スイッチング素子を含み、低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する第1回路と、
前記第1回路に前記低電圧の制御信号を出力して、前記第1回路の駆動を制御するCPUを含む第2回路と、
前記第1回路と前記第2回路との間を直列に接続する複数のデジタルアイソレータと、を備え、
前記複数のデジタルアイソレータは、
配線のみを介して前記CPUに接続され、前記第2回路から前記制御信号を受信して出力する第1デジタルアイソレータと、
配線のみを介して前記スイッチング素子に接続され、前記第1デジタルアイソレータを介して前記制御信号を受信して、前記第1回路に出力する第2デジタルアイソレータと、を含み、
前記第1デジタルアイソレータおよび前記第2デジタルアイソレータの各々は、
前記制御信号を受信する送信回路と、
前記送信回路から送信される前記制御信号を受信する受信回路と、
前記送信回路と前記受信回路との間に設けられる絶縁素子と、を含み、
前記絶縁素子にて前記送信回路と前記受信回路とを磁気結合または容量結合させることにより前記制御信号を前記第2回路から前記第1回路に伝達し、かつ、前記絶縁素子にて前記送信回路と前記受信回路との間を絶縁することにより前記高電圧が前記第1回路から前記第2回路に印加されることを防ぐ半導体集積回路。
【請求項2】
前記複数のデジタルアイソレータのうち少なくとも1つのデジタルアイソレータは、前記送信回路と前記受信回路とを磁気結合させる磁気結合素子を前記絶縁素子として含む請求項1に記載の半導体集積回路。
【請求項3】
前記複数のデジタルアイソレータのうち少なくとも1つのデジタルアイソレータは、前記送信回路と前記受信回路とを容量結合させる容量結合素子を前記絶縁素子として含む請求項1または請求項2に記載の半導体集積回路。
【請求項4】
前記複数のデジタルアイソレータのうち少なくとも1つのデジタルアイソレータは、前記送信回路と前記受信回路とを磁気結合させる磁気結合素子を前記絶縁素子として含み、かつ、少なくとも1つの別のデジタルアイソレータは、前記送信回路と前記受信回路とを容量結合させる容量結合素子を前記絶縁素子として含む請求項1から請求項3のいずれか一項に記載の半導体集積回路。
【請求項5】
前記第2デジタルアイソレータは、前記スイッチング素子が有するゲート電極に前記制御信号を直接出力し、
前記スイッチング素子は、SiCを含むトランジスタからなる半導体デバイスである請求項1から請求項4のいずれか一項に記載の半導体集積回路。」


第4 引用文献、引用発明等
1.国際公開第2011/018835号(以下、「引用文献1」という。)
原査定の拒絶の理由に引用された引用文献1には、次の記載がある。(下線は当審が付与。)

「[0002] 高速鉄道などの交通手段、風力発電などの発電設備、その他工場や工事現場など、あらゆるところで電力変換装置が使用されている。インバータをはじめとする電力変換装置で用いられる電力用半導体の半導体駆動装置では、上位制御回路と電力用半導体との間の絶縁をとった上で制御信号を伝送する必要がある。このため、上位制御回路と電力用半導体との間に絶縁を確保しながら通信する絶縁通信回路を設けている。このような絶縁通信回路においては、磁気結合を用いた絶縁トランスを介して通信する方法がある(例えば、特許文献1参照)。」

「[0013] ≪第1の実施形態≫
以下に、本発明の第1の実施形態に係る半導体駆動装置と電力変換装置について図を参照しながら詳細に説明する。
図1は、本発明の実施形態に係る半導体駆動装置10を用いた電力変換装置100の構成を示す図である。
電力変換装置100は、半導体駆動装置10と、半導体駆動装置10の出力によりゲート電圧が制御されるIGBT(Insulated Gate Bipolar Transistor:絶縁ゲートハイポーラトランジスタ)の半導体スイッチング素子Q1と、負荷4と、電源5とを備えている。
[0014] 半導体駆動装置10は、指令信号が入力される駆動指令INを入力とする指令信号駆動部1と、指令信号駆動部1の出力を入力とする絶縁通信部2と、絶縁通信部2の出力を入力とする出力部3とを備える。
指令信号駆動部1は、連続パルス生成部6と駆動部7とを備える。
出力部3は、判定部8と出力パルス生成部9とを備える。
[0015] 次に、このような構成において動作を説明する。
図2は、半導体駆動装置10を構成する各点における電圧波形を示す図である。
指令信号駆動部1は、連続パルス生成部6が駆動指令INのオン期間(図2に示す指令信号のオン:以下、指令信号オンと表記する)に応じた所定周期の連続するパルス電圧Vaを生成し(図1に示すA点、図2参照)、駆動部7がパルス電圧Vaに応じて絶縁通信部2にパルス電圧を印加する。
[0016] この絶縁通信部2は絶縁型のトランス(パルストランス)が用いられ、該絶縁トランスの送信側(入力側)端子間に駆動部7からのパルス電圧が印加される。
出力部3においては、判定部8が絶縁通信部2の該絶縁トランスの受信側(出力側)端子間のパルス電圧に応じたパルス電圧Vbを出力し(図1に示すB点、図2参照)、出力パルス生成部9が入力されるパルス電圧Vbに基づいてパルス電圧Vaの周期よりも長い一定幅の駆動電圧Voutを1パルス出力する。この駆動電圧Voutは、半導体スイッチング素子Q1のゲートをオンにする。さらに複数のパルス電圧Vbが入力された場合、出力部3は、複数のパルス電圧Vbに基づいて駆動電圧Voutのパルス幅を加算する。
[0017] このような構成により、連続パルス生成部6から所定周期のパルス電圧Vaが出力される期間、出力パルス生成部9から半導体スイッチング素子Q1のゲートをオンにする駆動電圧(Vout)が出力される(図2参照)。
前記したように半導体駆動装置10は、駆動指令INに指令信号オンが入力された期間に応じて半導体スイッチング素子Q1のゲートをオンにする。
[0018] 図1に示す電力変換装置100の場合、半導体スイッチング素子Q1がオンされるとオン指令出力側GND21の電位は、駆動指令側GND20に対して電源5の電圧VBの電圧程度まで上昇する。この電位差は絶縁通信部2に印加される。ここで、電力変換装置100の制御の精度を向上させるには、半導体スイッチング素子Q1のゲートをオンにする電圧のパルス幅の精度を高くすること、すなわち、駆動指令INと駆動電圧Voutのパルス幅がよく一致していることが必要である。そのためには、出力パルス生成部9で1パルス出力するパルス幅を短くすることと、時間当たりのパルスの数を多くすることが望ましい。
[0019] また、電力変換装置100において、実際の設計では十分にノイズマージンを持たせて設計するが、仮に想定外のノイズが装置の回路に進入した場合でも、ノイズ発生期間に応じた半導体スイッチング素子Q1のゲートオン電圧が生じるものの、従来のラッチ回路を用いた場合のように誤作動を保持しないため、短時間だけゲートオンするもののノイズの消滅により正常動作への復旧が可能である。
[0020] さらに、半導体スイッチング素子Q1のゲートは、入力容量を持って低域通過フィルタとしても機能するため、出力パルス生成部9の1パルス出力時のパルス幅を十分短く設定すれば、半導体スイッチング素子Q1のゲート電圧(駆動電圧Vout)のしきい電圧まで上昇せず誤ってゲートがオンになることを防いでいる。
また、電力変換装置100は、半導体駆動装置10の駆動指令INから絶縁通信部2までの回路内で配線が断線するといった不具合が生じた場合でも、絶縁通信部2の受信側(出力側)にパルス電圧が生じないので、半導体スイッチング素子Q1のゲートがオフ状態を保持して回路内で不具合を生じさせないようにしている。」

「[0039] ≪第2の実施形態≫
次に、第2の実施形態に係る半導体駆動装置と電力変換装置について説明する。
図8は、本発明の第2の実施形態に係る半導体駆動装置10aと、半導体駆動装置10aを用いた電力変換装置100aの構成を示す図である。なお、図3に示した半導体駆動装置10と同一箇所には同一符号を付して説明を省略する。また、図1に示した電力変換装置100と同一箇所には同一符号を付して説明を省略する。
[0040] 半導体駆動装置10aは、図3に示した半導体駆動装置10に状態信号駆動部67,状態出力部66,受信対応駆動指令部73,送信対応受信信号処理部76を設けたものである。状態信号駆動部67は半導体スイッチング素子Q1のオン状態を判定して状態信号を送信するものであり、その送信された状態信号を受信して半導体スイッチング素子Q1のオン状態のオン状態検知信号を出力するものが状態出力部66である。すなわち、半導体駆動装置10aと電力変換装置100aは、駆動指令INからの指令信号オンの送信と、半導体スイッチング素子Q1の状態信号の送信とを絶縁トランス12を介して双方向に通信する構成である。
なお、半導体駆動装置10aは、マイクロコンピュータなどの上位機器(図示しない)から駆動指令INに指令信号オンが入力される構成となっている。」

「[0052] ≪第3の実施形態≫
次に、第3の実施形態に係る半導体駆動装置について説明する。
図10は、全波整流回路44を用いた半導体駆動装置10bの構成例を示す図である。図11は、半導体駆動装置10bを構成する各点における電圧波形を示す図である。
半導体駆動装置10bは、基本構成は変わらず、指令信号駆動部41,絶縁通信部42,出力部43を備えている。本構成例では、出力部43に、判定部に代わる全波整流回路44を設けている。
[0053] 指令信号駆動部41は、駆動論理回路51と駆動回路52を備える。
絶縁通信部42は、絶縁トランス53で構成される。
出力部43は、全波整流回路44,フィルタ回路45,判定・出力パルス生成回路46,ドライバ47を備える。
本構成例の半導体駆動装置10bにおいては、指令信号オンの時、駆動論理回路51と駆動回路52を備える指令信号駆動部41から送信される連続のパルス電圧が絶縁トランス53の入力側端子間に印加され、絶縁トランス53の出力側端子間(図10のG点)に差電圧Vcが出力(生成)される(図11参照)。
[0054] 出力部43は、全波整流回路44で差電圧Vcを整流し、整流した電圧がある一定以上の値の期間、半導体スイッチング素子のゲートをオンとする指令を出力(駆動電圧Vout)する。なお、フィルタ回路45は、全波整流回路44で整流した際のノイズを除くために設けられている。
[0055] 前記第3の実施形態によれば、半導体駆動装置10bでは、絶縁トランス53の出力側端子の差電圧Vcを全波整流回路44で整流しているので差動の電圧Vd(図10のH点)が容易に得られ(図11参照)、判定・出力パルス生成回路46を簡素化できる。
また、指令信号駆動部41からの送信信号を連続の矩形波で送信すれば、フィルタ回路45の出力(差動の電圧)Vdの電圧レベルが高い場合(所定のしきい値レベル)に半導体スイッチング素子Q1のゲートをオンとする出力にすればよく、判定・出力パルス生成回路46を簡素化することができる。
[0056] なお、図11に示したクロック信号(CLK)は、差電圧Vcと差動の電圧Vdの関係を説明するため図示を簡素化しているもので、図4、図9で示したクロック信号(CLK)と同様の周期tckである。
[0057] 図12は、絶縁通信部2Aの他の構成例を示す図である。絶縁通信部2Aは、2つの絶縁トランス92,94が直列に接続される。絶縁トランス92と絶縁トランス94とが直列接続されている接続点の絶縁トランス92側にコンデンサ98を介してGND96が接続され、接続点の絶縁トランス94側にコンデンサ99を介してGND97が接続されている。GND96とGND97の間に電圧差が生じた場合に、絶縁トランス92の寄生容量93と絶縁トランス94の寄生容量95とにアンバランスが生じてもコンデンサ98,99が接続されているので印加される電圧が均等に分担される。
[0058] このような構成により、絶縁トランスを直列に接続しても各絶縁トランスに印加する電圧を低く抑えることができ、小型化した絶縁通信部を構成することができる。ここで、コンデンサ98,99は、容量が小さいことが耐ノイズ性から望ましく、寄生容量93,95のアンバランスを調整できれば良いため、たとえば、プリント基板での配線の寄生Cなどを用いることも可能である。その結果、半導体駆動装置の小型化も可能である。」

「[図1]



「[図2]


「[図3]


「[図8]



「[図10]


「[図12]



そして、図8は、本発明の第2の実施形態に係る「半導体駆動装置10a」と、半導体駆動装置10aを用いた「電力変換装置100a」の構成を示す図であるところ、図3に示した半導体駆動装置10と同一箇所には同一符号を付して説明を省略し、図1に示した電力変換装置100と同一箇所には同一符号を付して説明を省略する旨の記載がある([0039])から、「電力変換装置100a」は、「半導体スイッチング素子Q1」、「負荷4」に対応する「負荷64」及び「電源5」に対応する「電源65」を備え、「半導体駆動装置10a」は、「指令信号駆動部1」に対応する「指令信号駆動部1A」、「絶縁通信部2」、「出力部3」に対応する「出力部3A」、「連続パルス生成部6」、「駆動部7」、「判定部8」及び「出力パルス生成部9」を備えるものである。

したがって、上記引用文献1には次の発明(以下、「引用発明1」という。)が記載されている。

「電力変換装置100aは、半導体駆動装置10aと、半導体駆動装置10aの出力によりゲート電圧が制御されるIGBT(Insulated Gate Bipolar Transistor)の半導体スイッチング素子Q1と、負荷64と、電源65とを備え([0013])、
半導体駆動装置10aは、指令信号が入力される駆動指令INを入力とする指令信号駆動部1Aと、指令信号駆動部1Aの出力を入力とする絶縁通信部2と、絶縁通信部2の出力を入力とする出力部3Aとを備え、
指令信号駆動部1Aは、連続パルス生成部6と駆動部7とを備え、
出力部3Aは、判定部8と出力パルス生成部9とを備え([0014])、
指令信号駆動部1Aは、連続パルス生成部6が駆動指令INのオン期間(図2に示す指令信号のオン:以下、指令信号オンと表記する)に応じた所定周期の連続するパルス電圧Vaを生成し(図1に示すA点、図2参照)、駆動部7がパルス電圧Vaに応じて絶縁通信部2にパルス電圧を印加し([0015])、
絶縁通信部2は絶縁型のトランス(パルストランス)が用いられ、
出力部3Aにおいては、判定部8が絶縁通信部2の該絶縁トランスの受信側(出力側)端子間のパルス電圧に応じたパルス電圧Vbを出力し(図1に示すB点、図2参照)、出力パルス生成部9が入力されるパルス電圧Vbに基づいてパルス電圧Vaの周期よりも長い一定幅の駆動電圧Voutを1パルス出力し、この駆動電圧Voutは、半導体スイッチング素子Q1のゲートをオンにし([0016])、
半導体駆動装置10aは、マイクロコンピュータなどの上位機器から駆動指令INに指令信号オンが入力される構成となっている([0040])、
電力変換装置100a。」

また、引用文献1には、「第3の実施形態」において、

「半導体駆動装置10bは、基本構成は変わらず、指令信号駆動部41,絶縁通信部42,出力部43を備え、出力部43に、判定部に代わる全波整流回路44を設け([0052])、
絶縁通信部2Aは、2つの絶縁トランス92,94が直列に接続されること([0057])」(以下、「引用文献1記載技術」という。)

が記載されている。


2.特開2014−230357号公報(以下、「引用文献2」という。)
原査定の拒絶の理由に引用された引用文献2には、次の記載がある。(下線は当審が付与。)
「【背景技術】
【0002】
図8に電力変換回路の代表回路である直流から交流に変換する2レベルのインバータ主回路図を示す。APMが主交流電源、REがダイオードなどで構成される交流を直流に変換する整流回路、Ca、Cbが直流電源相当となる直流中間回路で、一般に大容量のコンデンサで構成される。また、前記直流電圧が前記コンデンサの電圧定格よりも高いときは図に示すようにコンデンサを直列に接続する。ACMがモータなどの負荷、INVが電力用半導体素子で構成する直流−交流変換回路で、電圧と周波数の可変出力が可能である。また、負荷からの回生電力がある場合には、インバータ主回路は交流を直流に変換するコンバータとして動作する。
【0003】
また、直流−交流変換回路INVの中でSu〜Sw、Sx〜SzがIGBTと逆並列接続されたダイオードとで構成された半導体スイッチ素子である。三相出力の場合、これらが6回路で構成される。GDu〜GDw、GDx〜GDzがIGBTを駆動するためのゲート駆動回路で、CNTが電力変換装置の制御回路である。制御回路CNTは各IGBTのゲート駆動回路にオンオフ指令信号(ゲート駆動信号)を送出する。一般に制御回路が置かれている基準電位側と、IGBT及びそのゲート駆動回路間には電位差があるため、ゲート駆動回路に電源供給を行う場合は、トランスなどの絶縁器が必要となる。」

「【0018】
図1に、本発明の第1の実施例を示す。本図は、フライングキャパシタを用いた3レベル3相出力インバータ回路での実施例である。各半導体スイッチ素子のIGBTのゲートには各々ゲート駆動回路が接続されるが、省略してある。各相の構成は同じであるので、U相を中心に説明する。直流単電源DP1、DP2、DN1及びDN2を直列接続した直流電源の正極Pと負極Nとの間に4個の半導体スイッチ素子Su1、Su2、Sx1及びSx2の直列回路が接続される。また、半導体スイッチ素子Su1とSu2との接続点と半導体スイッチ素子Sx1とSx2との接続点との間にはフライングキャパシタと呼ばれるコンデンサCu1とCu2との直列回路が接続される。ここで直流電源の電圧を4Edとした場合、フライングキャパシタ電圧を2×Edとすることで交流出力点Aには、直流電圧の中間電位であるM点電位を基準0とすると2Ed、0、−2Edの3レベルの電位が出力可能となり、本回路は3レベルのインバータとなる。また、負荷からの回生電力が交流出力から直流電源へ回生される時は交流を直流に変換するコンバータとして動作する。直流電源の中間電位点であるM点電位から各ゲート駆動回路への電源供給は高周波トランスTr2を用いた回路と高周波トランスTr3を用いた回路との直列接続回路で実施している。
【0019】
高周波トランスTr3を用いた回路の出力は、各々各半導体スイッチ素子のIGBT駆動用ゲート駆動回路に駆動用電源として接続される。さらに、高周波トランスTr2を用いた回路と高周波トランスTr3を用いた回路との直列接続点(中間回路部)を、固定電位点としての直流電源のM点電位からEd高い電位点E1又はM点電位からEd低い電位点E2、又はコンデンサCu1とCu2との直列回路であるフライングキャパシタの直列回路の中間電位点E3のいずれかに接続する構成である。
【0020】
図2に、直流電源の中間点Mの電位を0とした時の、図1に示す3レベル出力タイプの変換回路の各ゲート駆動回路用電源における高周波トランスTr2とTr3の1次−2次巻線間に印加される電圧と、高周波トランスTr2を用いた回路と高周波トランスTr3を用いた回路との直列接続点(中間回路部)電圧を示す。図2から判るように、全ての高周波トランスTr2群とTr3群の1次−2次巻線間に印加される電圧はEdとなるので、この電圧を絶縁保証する耐圧のトランスのみでシステムの構築が可能となる。
【0021】
図3に低電圧交流電源APからゲート駆動回路の電源を生成する回路の簡略構成図を示す。低電圧交流電源APの商用周波数の電圧を高周波の交流電圧に変換するAC/AC変換回路ACVと、低電圧交流電源APと直流電源のM点電位間を絶縁する高周波トランスTr1は図12に示す従来方式と同様である。本実施例では、図12における電圧2Edに耐える高絶縁耐圧の高周波トランスHFT2が、電圧Edに耐える低絶縁耐圧の高周波トランスTr2とTr3に置き換えられる。
尚、図3の回路構成では、絶縁トランスの巻線を直接直列接続した回路例を示したが、各絶縁用高周波トランスTr1〜Tr3を用いた回路は、半導体スイッチを用いたAC/DC変換回路とDC/AC変換回路と絶縁トランスとを組合せても実現可能である。構造的に配線距離が長くなる場合や周波数を変更したい場合に有効である。」

「【図1】



「【図3】



「【図8】



したがって、上記引用文献2には次の発明(以下、「引用発明2」という。)が記載されている。

「フライングキャパシタを用いた3レベル3相出力インバータ回路において、
各半導体スイッチ素子SのIGBTのゲートには各々ゲート駆動回路GDが接続され(【図3】)、
各相の構成は同じであるので、U相を中心に説明すると、直流単電源DP1、DP2、DN1及びDN2を直列接続した直流電源の正極Pと負極Nとの間に4個の半導体スイッチ素子Su1、Su2、Sx1及びSx2の直列回路が接続され、
半導体スイッチ素子Su1とSu2との接続点と半導体スイッチ素子Sx1とSx2との接続点との間にはフライングキャパシタと呼ばれるコンデンサCu1とCu2との直列回路が接続され、
ここで直流電源の電圧を4Edとした場合、フライングキャパシタ電圧を2×Edとすることで交流出力点Aには、直流電圧の中間電位であるM点電位を基準0とすると2Ed、0、−2Edの3レベルの電位が出力可能となり、
直流電源の中間電位点であるM点電位から各ゲート駆動回路への電源供給は高周波トランスTr2を用いた回路と高周波トランスTr3を用いた回路との直列接続回路で実施しており(【0018】)、
高周波トランスTr3を用いた回路の出力は、各々各半導体スイッチ素子のIGBT駆動用ゲート駆動回路に駆動用電源として接続され、高周波トランスTr2を用いた回路と高周波トランスTr3を用いた回路との直列接続点を固定電位点としての直流電位のM点電位からEd高い電位点E1又はM点電位からEd低い電位点E2、又はコンデンサCu1とCu2との直列回路であるフライングキャパシタの直列回路の中間電位点E3のいずれかに接続する構成【0019】、【図1】)であって、
低電圧交流電源APの商用周波数の電圧を高周波の交流電圧に変換するAC/AC変換回路ACVと、
低電圧交流電源APと直流電源のM点電位間を絶縁する高周波トランスTr1と、
M点電位と電位点E1orE2orE3間を絶縁する低絶縁耐圧の高周波トランスTr2と、
電位点E1orE2orE3電位とゲート駆動回路GD間を絶縁する低絶縁耐圧の高周波トランスTr3と、
を備えた(【0021】、【図3】)
3レベル3相出力インバータ回路。」

また、引用文献2には、【背景技術】として、

「電力変換回路の代表回路である直流から交流に変換する2レベルのインバータ主回路においては(【0002】)、
直流−交流変換回路INVの中でSu〜Sw、Sx〜SzがIGBTと逆並列接続されたダイオードとで構成された半導体スイッチ素子であり、三相出力の場合、これらが6回路で構成され、GDu〜GDw、GDx〜GDzがIGBTを駆動するためのゲート駆動回路で、CNTが電力変換装置の制御回路であり、制御回路CNTは各IGBTのゲート駆動回路にオンオフ指令信号(ゲート駆動信号)を送出しするものであること(【0003】、【図8】)」(以下、「引用文献2記載技術」という。)

が記載されている。


3.国際公開第2016/117410号(以下、「引用文献3」という。)
原査定の拒絶の理由に引用された引用文献3には、次の記載がある。(下線は当審が付与。)

「[0024] 図3に、信号伝達装置1が電力変換回路において用いられる場合の形態の一例を示す。電力変換回路は、図3に示すように、低電圧領域17と高電圧領域18とを有している。低電圧領域17には制御回路2が配置されている。制御回路2は例えばマイコンから構成される。また、高電圧領域18には、ゲート駆動回路4、半導体スイッチ5、高圧電源6、交流出力端子7、および、フリーホイールダイオード8が配置されている。
制御回路2が配置された低電圧領域17と、半導体スイッチ5が置かれた高電圧領域18との間は、制御回路2の誤動作を防ぐため、及び、感電防止のために、信号伝達装置1によって電気的に分離されている。
制御回路2が発生するゲート駆動信号3は、信号伝達装置1を通じて、ゲート駆動回路4に入力される。ゲート駆動回路4は、ゲート駆動信号3に従って、半導体スイッチ5の開閉を行う。半導体スイッチ5の開閉が行われると、半導体スイッチ5のON状態の時間に応じて、電力変換回路の交流出力端子7に、グラウンドレベルから高圧電源6で生成される電圧(数百から数千V)レベルまでの範囲の交流電圧が発生する。」

「[図3]




したがって、上記引用文献3には、

「電力変換回路は、低電圧領域17と高電圧領域18とを有し、制御回路2が配置された低電圧領域17と、半導体スイッチ5が置かれた高電圧領域18との間は、制御回路2の誤動作を防ぐため、及び、感電防止のために、信号伝達装置1によって電気的に分離されていること。」(以下、「引用文献3記載技術」という。)

が記載されている。


4.特開2015−149731号公報(以下、「引用文献4」という。)
原査定の拒絶の理由に引用された引用文献4には、次の記載がある。(下線は当審が付与。)

「【0029】
図1に示す半導体集積回路1は、送信回路(第1送信回路)Tx1と、受信回路(第2受信回路)Rx1と、絶縁素子(第1絶縁素子)ISO1と、ゲートドライバGD1と、異常検出部DT1と、制御部CT1と、を備える。また、図1には、受信回路Rx1によって再生される送信データVIN(第1データ信号)の制御対象として、パワートランジスタ(出力トランジスタ)PTr1が示されている。パワートランジスタPTr1は、電源電圧HVDDの供給される電源電圧端子(以下、単に電源電圧端子HVDDと称す)と負荷(不図示)との間に設けられ、ゲート(制御端子)に供給されるゲート制御信号(後述)OUTによって導通状態が制御される。パワートランジスタPTr1は、導通状態の場合、負荷に対して負荷駆動信号Vcmを出力する。」

「【図1】



したがって、上記引用文献4には、

「半導体集積回路1は、送信回路Tx1と、受信回路Rx1と、絶縁素子ISO1と、ゲートドライバGD1と、異常検出部DT1と、制御部CT1と、を備え、受信回路Rx1によって再生される送信データVINの制御対象として、パワートランジスタPTr1が示され、パワートランジスタPTr1は、電源電圧HVDDの供給される電源電圧端子と負荷との間に設けられ、ゲートに供給されるゲート制御信号OUTによって導通状態が制御されること。」(以下、「引用文献4記載技術」という。)

が記載されている。


5.特開2014−60602号公報(以下、「引用文献5」という。)
原査定の拒絶の理由に引用された引用文献5には、次の記載がある。(下線は当審が付与。)

「【0025】
半導体装置1は、入力端子IN側と出力端子OUT側を、コンデンサC01及びC02により絶縁する。半導体装置1は、入力端子INを介して、送信機(図示せず)から入力信号を受け付ける。また、半導体装置1は、入力信号と同じ論理を持つ出力信号を、出力端子OUTを介して受信機(図示せず)に出力する。」

「【図2】



したがって、上記引用文献5には、

「半導体装置1は、入力端子IN側と出力端子OUT側を、コンデンサC01及びC02により絶縁すること。」(以下、「引用文献5記載技術」という。)

が記載されている。


6.特開2013−222978号公報(以下、「引用文献6」という。)
原査定の拒絶の理由に引用された引用文献6には、次の記載がある。(下線は当審が付与。)

「【0002】
プロセス現場に設置され、プロセス量を測定するフィールド計器には、測定したプロセス量をパルス信号を用いて伝送する計器がある。このような計器では、ノイズ耐性を向上させるために、出力するパルス信号を他の入出力回路とは直流的に絶縁することが行われている。」


「【0007】
一般的に、フォトカプラは耐圧が30V以上になると、伝達できる周波数が数kHz程度に制限される。このため、フォトカプラを用いたパルス信号出力回路は、耐圧を確保し、かつ数十kHzの高速パルス信号を伝達することは難しい。このため、高速パルス信号を伝達するためには、パルストランスを用いた回路が使用される。」

「【0100】
図9(B)において、90はパルス信号出力回路であり、スイッチ部41、パルストランス43、ダイオードD1〜D4を内蔵する整流部44、FET45、抵抗34および95、コンデンサ34および91〜94で構成される。
【0101】
コンデンサ91と92は直列接続され、ダイオードD1とD3の接続点とパルストランス43の2次側端子A2の間に配置される。コンデンサ93と94は直列接続され、ダイオードD2とD4の接続点とパルストランス43の2次側端子B2の間に配置される。また、抵抗95はコンデンサ33と抵抗34の接続点とFET45のゲートの間に配置される。動作は図7実施例と同じなので、説明を省略する。
【0102】
コンデンサ91〜94は本質安全防爆のブロッキングコンデンサとして動作し、かつ図7のコンデンサ62の役割をも有する。この実施例でも本質安全防爆規格を満たし、かつ部品点数を削減することができる。
【0103】
なお、図9実施例においてブロッキングコンデンサはコンデンサを2個直列接続するようにしたが、3つ以上のコンデンサを直列接続する構成としてもよい。また、図8の中間タップを有するパルストランスに適用することもできる。この場合、パルストランス72の1次側の全ての端子とスイッチ部71との間、あるいは2次側の全ての端子と整流部73の間にブロッキングコンデンサを配置すればよい。」

「【図9】



したがって、上記引用文献6には、

「プロセス現場に設置され、プロセス量を測定するフィールド計器には、測定したプロセス量をパルス信号を用いて伝送する計器があり、このような計器では、ノイズ耐性を向上させるために、出力するパルス信号を他の入出力回路とは直流的に絶縁することが行われ、
一般的に、フォトカプラは耐圧が30V以上になると、伝達できる周波数が数kHz程度に制限されるため、フォトカプラを用いたパルス信号出力回路は、耐圧を確保し、かつ数十kHzの高速パルス信号を伝達することは難しいため、高速パルス信号を伝達するためには、パルストランスを用いた回路が使用され、
90はパルス信号出力回路であり、スイッチ部41、パルストランス43、ダイオードD1〜D4を内蔵する整流部44、FET45、抵抗34および95、コンデンサ34および91〜94で構成され、
コンデンサ91〜94は本質安全防爆のブロッキングコンデンサとして動作すること」(以下、「引用文献6記載技術」という。)

が記載されている。


7.国際公開第2015/029363号(以下、「引用文献7」という。)
原査定の拒絶の理由に引用された引用文献7には、次の記載がある。(下線は当審が付与。)

「[0058] 半導体スイッチング素子1は、例えば、ゲート端子と、ソース端子と、ドレイン端子を備える。例えば、半導体スイッチング素子1のゲート端子は、ゲート駆動回路1000の出力端子71に接続され、半導体スイッチング素子1のソース端子は、ゲート駆動回路1000の出力基準端子72に接続される。半導体スイッチング素子1は、例えば、IGBT(Insulated Gate Bipolar Transistors)やSiC FET(Field Effect Transistor)や窒化ガリウム(GaN)トランジスタであってもよい。図1に示される例では、半導体スイッチング素子1と直列に負荷2が接続される。具体的には、負荷2の一端が半導体スイッチング素子1のソース端子に接続される。また、直流電源101の正の端子は、半導体スイッチング素子1のドレイン端子に接続され、直流電源101の負の端子は、負荷2の他端に接続されている。」

したがって、上記引用文献7には、

「半導体スイッチング素子1は、SiC FET(Field Effect Transistor)であってもよいこと。」(以下、「引用文献7記載技術」という。)

が記載されている。


8.特開2010−116024号公報(以下、「引用文献8」という。)
原査定の拒絶の理由に引用された引用文献8には、次の記載がある。(下線は当審が付与。)

「【0018】
上記高速信号絶縁用デジタルアイソレータ104は、基本的には、例えば図2に概略構成を示すデジタルアイソレータ5のように構成されている。但し、後述の図3に示した、本発明におけるより具体的な実施形態では、後述の図4に示すような双方向の複合アイソレータとして構成されている(これについては後述する)。図2に示す例では、1はトランスを示しており、高電圧側と低電圧側との絶縁境界が形成される。2aはトランス1の低電圧一次側に設けられた、インターフェイスとしての入力信号側論理回路、3は入力信号側論理回路2aによる入力論理をパルス信号に変換するエンコーダ、4はトランス1の高電圧二次側に設けられた、出力論理をアナログ信号に変換するデコーダ、2bはデコーダ4による出力論理を出力するインターフェイスとしての出力信号論理回路を、それぞれ示している。6は低電圧側制御電源、7は高電圧側制御電源を示している。入力信号側論理回路2a、出力信号論理回路2bは、例えばCMOSロジック回路(シュミットトリガ)からなる。
【0019】
上記デジタルアイソレータ5は、一次側と二次側でトランス1やキャパシタやGMR素子などの磁気、容量などの結合により、信号の伝達を行ない、絶縁を行なう。上記に示すデジタルアイソレータ5(トランス1による絶縁)では、各コイルはおのおのCMOSロジック回路2a、2bに接続されており、各トランスのコイルと外部信号との間のインターフェイスを行なう。入力論理は、エンコーダ3によりパルスに変換され、トランス1の一次側に入力される。このパルスが二次側へ磁気結合によって伝達され、入力論理の状態を出力論理に再生する。なお、前述の如く、デジタルアイソレータ5には出力イネーブル機能を有するものがあり、この機能により、出力側にある出力イネーブル制御用入力端子の論理を制御することで出力論理をハイインピーダンスに固定することができる。ただし、動作可能電圧範囲内でのみ有効であり、動作電圧範囲外では出力論理は不定となる可能性がある。また、出力端子VOに例えばプルアップ抵抗35(図3に図示)を接続することでハイレベルに固定することができる。」

「【図2】



したがって、上記引用文献8には、

「高速信号絶縁用デジタルアイソレータ104は、基本的には、例えば図2に概略構成を示すデジタルアイソレータ5のように構成され、
1はトランスを示しており、高電圧側と低電圧側との絶縁境界が形成され、2aはトランス1の低電圧一次側に設けられた、インターフェイスとしての入力信号側論理回路、3は入力信号側論理回路2aによる入力論理をパルス信号に変換するエンコーダ、4はトランス1の高電圧二次側に設けられた、出力論理をアナログ信号に変換するデコーダ、2bはデコーダ4による出力論理を出力するインターフェイスとしての出力信号論理回路を、それぞれ示しており、6は低電圧側制御電源、7は高電圧側制御電源を示していること。」(以下、「引用文献8記載技術」という。)

が記載されている。


9.国際公開第2013/065254号(以下、「引用文献9」という。)
原査定の拒絶の理由に引用された引用文献9には、次の記載がある。(下線は当審が付与。)

「[0005] 特許文献3に開示された、非接触信号伝送部にスパイラルインダクタ用いた構成のデジタルアイソレータの例を図14に示す。このデジタルアイソレータは、送信回路が形成された送信回路チップ2041、送信スパイラルインダクタ2045が形成された送信チップ2043、受信スパイラルインダクタ2046が形成された受信チップ2044、復調回路が形成された受信回路チップ2042で構成される。送信回路チップ2041と送信チップ2043、および、受信回路チップ2042と受信チップ2044は、ワイヤ2047により接続されている。入力信号は送信回路チップ2041によって非接触信号伝送用信号に変調され、送信チップ2043の送信スパイラルインダクタ2045に送られる。送信スパイラルインダクタ2045および受信スパイラルインダクタ2046はコイルの役割を果たしている。送信チップ2043上の送信スパイラルインダクタ2045と受信チップ2044上の受信スパイラルインダクタ2046とは、電磁誘導で結合しているため、送信スパイラルインダクタ2045に送られた電力(電流)が、電気的に絶縁された受信スパイラルインダクタ2046に伝送される。受信スパイラルインダクタ2046で発生した電力(電流)は受信回路チップ2042上の受信回路によって復調され、出力信号として取り出される。しかし、このような平面スパイラルインダクタによる非接触信号(電力)伝送は、電磁誘導結合のため伝送効率が悪い、配線間のエアギャップが取れないため耐圧が取れないなどの多くの問題がある。」

「【図14】



したがって、上記引用文献9には、

「デジタルアイソレータは、送信回路が形成された送信回路チップ2041、送信スパイラルインダクタ2045が形成された送信チップ2043、受信スパイラルインダクタ2046が形成された受信チップ2044、復調回路が形成された受信回路チップ2042で構成され、
送信回路チップ2041と送信チップ2043、および、受信回路チップ2042と受信チップ2044は、ワイヤ2047により接続され、
入力信号は送信回路チップ2041によって非接触信号伝送用信号に変調され、送信チップ2043の送信スパイラルインダクタ2045に送られ、
送信スパイラルインダクタ2045および受信スパイラルインダクタ2046はコイルの役割を果たし、
送信チップ2043上の送信スパイラルインダクタ2045と受信チップ2044上の受信スパイラルインダクタ2046とは、電磁誘導で結合しているため、送信スパイラルインダクタ2045に送られた電力(電流)が、電気的に絶縁された受信スパイラルインダクタ2046に伝送され、
受信スパイラルインダクタ2046で発生した電力(電流)は受信回路チップ2042上の受信回路によって復調され、出力信号として取り出されること。」(以下、「引用文献9記載技術」という。)

が記載されている。


第5 対比・判断
1.本願発明1と引用発明1について
(1)対比
本願発明1と引用発明1とを対比する。

(ア)『スイッチング素子を含み、低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する第1回路』及び『前記第1回路に前記低電圧の制御信号を出力して、前記第1回路の駆動を制御するCPUを含む第2回路』について

引用発明1の「半導体スイッチング素子Q1」、「負荷」及び「電源」で構成される回路(以下、「負荷回路」という。)は、「半導体駆動装置10a」に入力される制御信号である「指令信号オン」によって制御され、駆動するものといえるから、本願発明1と引用発明1は「スイッチング素子を含み、制御信号によって制御され、駆動する第1回路」を備える点で共通する。
また、「半導体駆動装置10a」には、マイクロコンピュータなどの「上位機器」から「指令信号オン」が入力される構成となっており、マイクロコンピュータには、CPUが含まれることが技術常識であるから、「上位機器」は、『前記第1回路の駆動を制御するCPUを含む第2回路』といえる。
してみると、本願発明1と引用発明1は「前記第1回路に前記制御信号を出力して、前記第1回路の駆動を制御するCPUを含む第2回路」を備える点で共通する。

(イ)『前記第1回路と前記第2回路との間を直列に接続する複数のデジタルアイソレータ』について

引用発明1の「上位機器」と「負荷回路」の間には、「半導体駆動装置10a」が接続される。
そして、「半導体駆動装置10a」の「絶縁通信部2」は、絶縁を確保しながら通信するものであり、「アイソレータ」といえるから、本願発明1と引用発明1は、「前記第1回路と前記第2回路との間を接続するアイソレータ」を備える点で共通する。

(ウ)『前記絶縁素子にて前記送信回路と前記受信回路とを磁気結合または容量結合させることにより前記制御信号を前記第2回路から前記第1回路に伝達し、かつ、前記絶縁素子にて前記送信回路と前記受信回路との間を絶縁することにより前記高電圧が前記第1回路から前記第2回路に印加されることを防ぐ』について

引用発明1の「絶縁通信部2」には、絶縁素子である絶縁型のトランスが用いられ、絶縁型のトランスは、入出力間を磁気結合させることにより、制御信号を伝達し、かつ、入出力間を絶縁することで、高電圧が「負荷回路」から「上位機器」に印加されることを防ぐものといえるから、本願発明1と引用発明1の「アイソレータ」は「前記絶縁素子にて、入出力間を磁気結合または容量結合させることにより前記制御信号を前記第2回路から前記第1回路に伝達し、かつ、前記絶縁素子にて入出力間を絶縁することにより高電圧が前記第1回路から前記第2回路に印加されることを防ぐ」点で共通する。

(エ)『半導体集積回路』について
本願発明1の『半導体集積回路』と引用発明1の「電力変換装置100a」は、いずれも「装置」と称することができる。

上記(ア)から(エ)で対比した事項を踏まえると、本願発明1と引用発明1とは、次の一致点、相違点がある。

(一致点)
「スイッチング素子を含み、制御信号によって制御され、駆動する第1回路と、
前記第1回路に前記制御信号を出力して、前記第1回路の駆動を制御するCPUを含む第2回路と、
前記第1回路と前記第2回路との間を接続するアイソレータと、を備え、
前記アイソレータは、
前記絶縁素子にて入出力間を磁気結合または容量結合させることにより前記制御信号を前記第2回路から前記第1回路に伝達し、かつ、前記絶縁素子にて前記送信回路と前記受信回路との間を絶縁することにより高電圧が前記第1回路から前記第2回路に印加されることを防ぐ
装置。」

(相違点1)
本願発明1の『第1回路』が『低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する』とともに、『第2回路』が『前記低電圧の制御信号』を出力するのに対し、引用発明1の制御信号である「指令信号オン」が『低電圧』のものであるかどうかは、明記されていない点。

(相違点2)
「前記第1回路と前記第2回路との間を接続するアイソレータ」として、本願発明1は、第1回路と第2回路との間を『直列に接続する複数のデジタルアイソレータ』を備えるのに対し、引用発明1の上位装置と負荷回路の間を接続する「絶縁通信部2」は、(単一の)「絶縁型のトランス」により構成される点。

(相違点3)
「前記アイソレータ」として、本願発明1の『複数のデジタルアイソレータ』は、『配線のみを介して前記CPUに接続され、前記第2回路から前記制御信号を受信して出力する第1デジタルアイソレータ』と『配線のみを介して前記スイッチング素子に接続され、前記第1デジタルアイソレータを介して前記制御信号を受信して、前記第1回路に出力する第2デジタルアイソレータ』と含むのに対し、引用発明1の「絶縁通信部2」は、「指令信号駆動部」を介して「上位機器」と接続され、「上位機器」から「指令信号オン」を受信し、「出力部」を介して「半導体スイッチング素子Q1」に接続される点。

(相違点4)
「前記アイソレータ」として、本願発明1の『前記第1デジタルアイソレータおよび前記第2デジタルアイソレータの各々』は、『前記制御信号を受信する送信回路』と『前記送信回路から送信される前記制御信号を受信する受信回路』と『前記送信回路と前記受信回路との間に設けられる絶縁素子』とを含むのに対し、引用発明1の「絶縁通信部2」は、「絶縁型のトランス」のみを含み、『送信回路』や『受信回路』に相当する構成を有さない点。

(相違点5)
本願発明1の装置は『半導体集積回路』であるのに対し、引用発明1の装置は、集積回路ではない点。

(2)相違点についての判断
事案に鑑み、相違点2について検討する。

引用発明1の「絶縁通信部2」は単一の「絶縁型のトランス」により構成されるものであるが、引用文献1記載技術によれば、「絶縁通信部2A」として、2つの絶縁トランス92,94が直列に接続される実施例が記載されているから、引用発明1においても、「絶縁通信部2」を、2つの絶縁トランス、すなわち2つの絶縁素子が直列に接続される構成とすることは、当業者が容易に想到し得たことといえる。
しかしながら、本願発明1の第1および第2『デジタルアイソレータ』の各々は『送信回路』、『受信回路』及び『絶縁素子』を含んでおり、『送信回路』及び『受信回路』を含む『デジタルアイソレータ』を複数、直列に接続することは、記載も示唆もされていない。
また、第1回路と第2回路との間を『直列に接続する複数のデジタルアイソレータ』については、引用文献3、4、8、9にも記載も示唆もされておらず、『デジタルアイソレータ』を複数、直列に接続することが周知技術であるとの合理的理由もないから、相違点2については、当業者が容易に想到し得たものとはいえない。
したがって、他の相違点について検討するまでもなく、本願発明1は、当業者といえども、引用発明1及び引用文献1、3、4、8、9記載技術に基づいて容易に発明をすることができたものとはいえない。

本願発明2〜5も、本願発明1と同一の構成を備えるものであり、引用文献5〜7にも、『直列に接続する複数のデジタルアイソレータ』について記載も示唆もされていないから、本願発明1と同じ理由により、当業者であっても、引用発明1及び引用文献1、3〜9記載技術に基いて容易に発明をすることができたものとはいえない。

2.本願発明1と引用発明2について
(1)対比
本願発明1と引用発明2とを対比する。

(ア)『スイッチング素子を含み、低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する第1回路』及び『前記第1回路に前記低電圧の制御信号を出力して、前記第1回路の駆動を制御するCPUを含む第2回路』について

引用文献2には、【背景技術】(「電力変換回路の代表回路」)とされる「2レベルのインバータ主回路」において、「制御回路CNT」が、「半導体スイッチ素子」を構成する各IGBTの「ゲート駆動回路」にオンオフ指令信号(ゲート駆動信号)を送出することが記載されていることを鑑みると、明記はないものの、「3レベル3相出力インバータ回路」にも「ゲート駆動回路」にオンオフ指令信号(ゲート駆動信号)を送出する「制御回路CNT」が存在することは明らかである。
ここで、IGBTが、低電圧の制御信号によって制御され、高電圧で駆動するスイッチ素子であることは、技術常識であり、引用発明2の半導体スイッチ素子Su1、Su2、Sx1及びSx2はいずれもIGBTであるから、低電圧の制御信号によって制御され、高電圧で駆動するスイッチ素子であるといえる。
そして、引用発明2の「3レベル3相出力インバータ回路」における「直流単電源DP1、DP2、DN1及びDN2を直列接続した直流電源」の正極Pと負極Nとの間に4個の「半導体スイッチ素子Su1、Su2、Sx1及びSx2の直列回路」が接続された回路(以下、「U相電源回路」という。)は、スイッチ素子を含み、「制御回路CNT」から各「ゲート駆動回路」に送出される『低電圧』の制御信号である「オンオフ指令信号(ゲート駆動信号)」によって制御され、『前記低電圧の制御信号よりも高電圧で』駆動する回路といえる。
してみると、本願発明1と引用発明2は『スイッチング素子を含み、低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する第1回路』を備える点で一致する。

また、引用発明2の「3レベル3相出力インバータ回路」において明記されていない「制御回路CNT」は、「各IGBTのゲート駆動回路にオンオフ指令信号(ゲート駆動信号)を送出するものであ」るから、U相電源回路の半導体スイッチ素子Su1、Su2、Sx1及びSx2のゲート駆動回路に「オンオフ指令信号(ゲート駆動信号)」を送出するものといえ、IGBTの駆動信号が低電圧であることは、上記のとおり技術常識であるから、U相電源回路に低電圧の制御信号を出力して、U相電源回路の駆動を制御する回路であるといえる。
したがって、本願発明1と引用発明2は「前記第1回路に前記低電圧の制御信号を出力して、前記第1回路の駆動を制御する第2回路」を備える点で共通する。

(イ)『半導体集積回路』について
本願発明1の『半導体集積回路』と引用発明2の「3レベル3相出力インバータ回路」は、いずれも「回路」である。

上記(ア)、(イ)で対比した事項を踏まえると、本願発明1と引用発明2とは、次の一致点、相違点がある。

(一致点)
「スイッチング素子を含み、低電圧の制御信号によって制御され、前記低電圧の制御信号よりも高電圧で駆動する第1回路と、前記第1回路に前記低電圧の制御信号を出力して、前記第1回路の駆動を制御する第2回路とを備えた回路。」

(相違点1)
本願発明1の『第2回路』が『CPUを含む』のに対し、引用発明2の「制御回路CNT」がCPUを含むかどうかは明記されていない点。

(相違点2)
本願発明1は、第1回路と第2回路との間を『直列に接続する複数のデジタルアイソレータ』を備え、
『前記複数のデジタルアイソレータは、
配線のみを介して前記CPUに接続され、前記第2回路から前記制御信号を受信して出力する第1デジタルアイソレータと、
配線のみを介して前記スイッチング素子に接続され、前記第1デジタルアイソレータを介して前記制御信号を受信して、前記第1回路に出力する第2デジタルアイソレータと、を含み、
前記第1デジタルアイソレータおよび前記第2デジタルアイソレータの各々は、
前記制御信号を受信する送信回路と、
前記送信回路から送信される前記制御信号を受信する受信回路と、
前記送信回路と前記受信回路との間に設けられる絶縁素子と、を含み、
前記絶縁素子にて前記送信回路と前記受信回路とを磁気結合または容量結合させることにより前記制御信号を前記第2回路から前記第1回路に伝達し、かつ、前記絶縁素子にて前記送信回路と前記受信回路との間を絶縁することにより前記高電圧が前記第1回路から前記第2回路に印加されることを防ぐ』
のに対し、引用発明2は、そのような構成を有しない点。

(相違点3)
本願発明1は『半導体集積回路』であるのに対し、引用発明2の回路は、集積回路ではない点。

(2)相違点についての判断
事案に鑑み、相違点2について検討する。

本願発明1は、第1回路と第2回路との間、すなわちスイッチ素子とゲート駆動回路の間を『直列に接続する複数のデジタルアイソレータ』を備えることによって、制御信号を伝達するとともに、絶縁するものであるが、引用発明2の「高周波トランスTr1、Tr2、Tr3」は、「ゲート駆動回路」の電源を生成する際に、「低電圧交流電源AP」と「ゲート駆動回路GD」との間を絶縁するものであり、スイッチ素子Sとゲート駆動回路GDとの間に、「アイソレータ」を接続することに関しては、引用文献2に記載も示唆もされていない。
また、スイッチ素子とゲート駆動回路との間を『直列に接続する複数のデジタルアイソレータ』については、引用文献3、4、8、9にも記載も示唆もされておらず、『デジタルアイソレータ』を複数、直列に接続することが周知技術であるとの合理的理由もないから、相違点2については、当業者が容易に想到し得たものとはいえない。
したがって、他の相違点について検討するまでもなく、本願発明1は、当業者といえども、引用発明2及び引用文献3、4、8、9記載技術に基づいて容易に発明をすることができたものとはいえない。

本願発明2〜5も、本願発明1と同一の構成を備えるものであり、引用文献5〜7にも、『直列に接続する複数のデジタルアイソレータ』について記載も示唆もされていないから、本願発明1と同じ理由により、当業者であっても、引用発明2及び引用文献3〜9記載技術に基いて容易に発明をすることができたものとはいえない。


第6 原査定について
本願発明1〜5は、前述のとおり、当業者であっても、拒絶査定において引用された引用文献1〜9に基づいて、容易に発明をすることができたものとはいえない。
したがって、原査定の理由を維持することはできない。


第7 むすび
以上のとおり、原査定の理由によって、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。

 
審決日 2022-02-17 
出願番号 P2017-183234
審決分類 P 1 8・ 121- WY (H03K)
最終処分 01   成立
特許庁審判長 吉田 隆之
特許庁審判官 伊藤 隆夫
衣鳩 文彦
発明の名称 半導体集積回路  
代理人 有田 貴弘  
代理人 吉竹 英俊  
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