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審決分類 審判 査定不服 特36条4項詳細な説明の記載不備 取り消して特許、登録 G01R
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 G01R
審判 査定不服 2項進歩性 取り消して特許、登録 G01R
管理番号 1382270
総通号数
発行国 JP 
公報種別 特許審決公報 
発行日 2022-03-25 
種別 拒絶査定不服の審決 
審判請求日 2021-05-06 
確定日 2022-02-21 
事件の表示 特願2019−142285「セグメント化されたピン駆動システム」拒絶査定不服審判事件〔令和 元年12月 5日出願公開、特開2019−207253、請求項の数(18)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成29年3月10日に出願した特願2017−45888号の一部を令和元年8月1日に新たな外国語特許出願(パリ条約による優先権主張、2016年3月18日、米国)としたものであって、令和元年9月3日に翻訳文が提出され、令和2年6月24日付けの拒絶理由通知に対し、同年8月31日に意見書及び手続補正書が提出されたところ、令和2年12月22日付けで拒絶査定(以下「原査定」という。)がされ(原査定の謄本の送達日:令和3年1月4日)、これに対して、同年5月6日に拒絶査定不服審判の請求がされたものである。


第2 本願発明
本願の請求項1〜18に係る発明(以下、請求項の番号に従い「本件発明1」などという。)は、令和2年8月31日にされた手続補正により補正された特許請求の範囲の請求項1〜18に記載された次の事項により特定されるとおりのものであると認める。

「 【請求項1】
所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして、試験システムの出力ノードにおける出力信号の遷移の忠実度を向上させる遷移駆動回路であって、前記遷移駆動回路は、
前記出力ノードと第1の電流ソースまたはシンクノードとの間の第1の電流経路を切り替えるように構成された第1のスイッチングブロックと、
前記出力ノードと前記第1の電流ソースまたはシンクノードとの間の第2の電流経路を切り替えるように構成された第2のスイッチングブロックと、
前記所望の電圧遷移に関する情報を受信し、前記所望の電圧遷移の大きさに応じて、前記第1および第2のスイッチングブロックの一方または両方を選択的にイネーブルして、
前記第1および第2の電流経路の一方または両方をイネーブルして、前記第1の電流ソースまたはシンクノードから前記出力ノードに前記出力信号を提供するように構成された、
制御回路と、を備え、
前記遷移駆動回路は、所望の電圧遷移を前記第1および第2のスイッチングブロックのイネーブル/ディスエーブル状態と相関させる情報を含むルックアップテーブルを有するメモリ回路をさらに備え、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記所望の電圧遷移に関する前記受信された情報に基づいて、前記第1および第2のスイッチングブロックのうちのどちらをイネーブルするかを決定する、ように構成されている、遷移駆動回路。
【請求項2】
前記制御回路は、外部ソースから前記所望の電圧遷移に関する前記情報を連続的または間欠的に受信し、前記制御回路が、前記所望の電圧遷移に関する前記情報が指定の閾値量の幅を超えて変化したと決定するとき、前記制御回路は、前記第1または第2のスイッチングブロックのイネーブル/ディスエーブル状態を更新する、請求項1に記載の遷移駆動回路。
【請求項3】
前記所望の電圧遷移に関する前記情報が、前記所望の電圧遷移の増加を示すとき、前記制御回路は、前記第1および第2のスイッチングブロックの両方をイネーブルして、前記第1および第2の電流経路の両方をイネーブルする、請求項2に記載の遷移駆動回路。
【請求項4】
前記所望の電圧遷移に関する前記情報が、前記所望の電圧遷移の減少を示すとき、前記制御回路は、前記第1および第2のスイッチングブロックの一方をディスエーブルして、
前記第1および第2の電流経路の一方をディスエーブルする、請求項2に記載の遷移駆動回路。
【請求項5】
出力抵抗とバッファ回路をさらに備え、前記出力抵抗は、前記バッファ回路と前記出力ノードとの間に結合され、前記第1の電流ソースまたはシンクノードは、前記第1および/または第2のスイッチングブロックを介してならびに前記出力抵抗を介して、前記バッファ回路に電流をソースまたはシンクして、前記出力ノードに出力電圧信号を提供するように構成されている、請求項1に記載の遷移駆動回路。
【請求項6】
前記第1および第2のスイッチングブロックは、第1の振幅特性を有する試験信号波形を提供するように構成されたクラスA駆動回路の一部であり、前記バッファ回路は、より大きな第2の振幅特性を有する他の試験信号波形を別個に提供するように構成されたクラスAB駆動回路の一部である、請求項5に記載の遷移駆動回路。
【請求項7】
前記所望の電圧遷移に関する前記情報を電圧信号として受信するように構成された第1のデータ入力ノードと、
前記電圧信号を電流信号に変換し、前記電流信号を前記第1および第2のスイッチングブロックのうちの前記イネーブルされた方に分配するように構成されたコンバータ回路と、をさらに備える、請求項1に記載の遷移駆動回路。
【請求項8】
前記第1および第2のスイッチングブロックは、それぞれ第1および第2の差動対を含み、前記第1および第2の差動対のそれぞれは、前記試験システムの前記出力ノードに結合されたレッグを含む、請求項1に記載の遷移駆動回路。
【請求項9】
前記第1および第2の差動対は、BJTまたはFETスイッチデバイスを含む、請求項8に記載の遷移駆動回路。
【請求項10】
前記第1および第2の差動対は、物理的サイズが実質的に整合される、請求項8に記載の遷移駆動回路。
【請求項11】
前記制御回路は、複数の異なる電圧遷移の大きさと前記第1および第2のスイッチングブロックのイネーブル/ディスエーブル状態との間の対応関係を定めるために、使用者によってプログラム可能である、請求項1に記載の遷移駆動回路。
【請求項12】
出力ノードにおいて信号遷移を駆動するための試験システムであって、前記試験システムは、
前記出力ノードに結合され、前記出力ノードにおいて第1の信号を提供するように構成された第1の駆動回路と、
前記出力ノードに結合され、前記出力ノードを介して前記第1の駆動回路から前記第1の信号を受信するように構成された第1のバッファ回路と、を備え、
前記第1の駆動回路は、
前記第1の信号をコモン電流ソースまたはシンクノードから前記出力ノードに集合的に提供するように構成された複数の並列スイッチを含むセグメント化されたスイッチング回路であって、前記複数のスイッチのそれぞれは、前記第1の信号のそれぞれの部分を前記出力ノードに提供するように独立してイネーブルされるように構成され、前記セグメント化されたスイッチング回路の容量特性が、イネーブルまたはディスエーブルされた前記スイッチの数に従って変化する、セグメント化されたスイッチング回路と、
前記第1の信号の所望の大きさを示す制御信号を受信するように構成された制御信号ノードと、
前記制御信号を監視し、前記制御信号の特性に基づいて前記複数のスイッチのうちの1つ以上を選択的にイネーブルして、前記イネーブルされたスイッチを使用して前記出力ノードにおいて前記第1の信号を提供するように構成された制御回路であって、前記第1の信号は、前記制御信号によって示される前記所望の大きさを有する、制御回路と、を備え、
前記システムは、ルックアップテーブルを格納するメモリ回路をさらに備え、前記ルックアップテーブルは、前記制御信号の特性と前記複数のスイッチのうちのイネーブルされたものとの間の定められた関係を保持し、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記複数のスイッチのうちの前記1つ以上を選択的にイネーブルするように構成されている、試験システム。
【請求項13】
前記セグメント化された回路内の前記複数の並列スイッチのそれぞれは、前記試験システムの前記出力ノードに結合される、請求項12に記載のシステム。
【請求項14】
前記複数の並列スイッチのそれぞれは、トランジスタの差動対を含み、それぞれのトランジスタの差動対の少なくとも1つのレッグが、前記試験システムの前記出力ノードに結合される、請求項13に記載のシステム。
【請求項15】
前記システムは、前記セグメント化されたスイッチング回路内の前記複数のスイッチのうちの少なくとも前記イネーブルされたものにスイッチタイミング情報を提供するタイミング回路をさらに備える、請求項12のシステム。
【請求項16】
前記制御回路は、前記制御信号が前記出力ノードにおいて所望の最大信号遷移を示すとき、前記セグメント化されたスイッチング回路内の前記複数の並列スイッチのすべてをイネーブルするように構成され、前記制御回路は、前記制御信号が前記出力ノードにおいて
所望の最低信号遷移を示すとき、前記セグメント化されたスイッチング回路内の前記複数の並列スイッチのうちの1つを除いてすべてをディスエーブルするように構成されている、請求項12に記載のシステム。
【請求項17】
ピン駆動試験システムにおいてセグメント化された駆動回路内のスイッチングブロックを選択的にイネーブルまたはディスエーブルする制御回路であって、前記制御回路は、
前記試験システムの出力ノードにおける所望の電圧遷移を示す制御信号を受信するように構成されたデータ入力ノードと、
複数の制御信号値と、前記セグメント化された駆動回路内で利用可能な複数のスイッチングブロックとの間の関係に関する情報を含むデータルックアップテーブルであって、前記複数のスイッチングブロックのそれぞれは、コモン電流ソースまたはシンクノードと前記試験システムの前記出力ノードとの間の複数の並列電流経路のうちの1つをイネーブルして、試験信号を提供するように構成されている、データルックアップテーブルと、
前記データ入力ノードを監視し、かつ前記制御信号の検出された変化に基づいてイネーブル/ディスエーブル信号を生成するように構成された処理回路であって、前記イネーブル/ディスエーブル信号は、前記データルックアップテーブルからの情報に基づいてイネーブルまたはディスエーブルするように前記スイッチングブロックのうちで選択されたものを示す、処理回路と、
前記スイッチングブロックに前記イネーブル/ディスエーブル信号を提供するように構成されたデータ出力と、を備える、制御回路。
【請求項18】
前記処理回路は、前記制御信号が第1の所望の電圧遷移レベルを示すとき、前記スイッチングブロックのうちの複数のものをイネーブルするイネーブル信号を生成するように構成され、かつ前記処理回路は、前記制御信号がより小さい第2の所望の電圧遷移レベルを示すとき、前記スイッチングブロックのうちの1つを除いてすべてをディスエーブルするディスエーブル信号を生成するように構成されている、請求項17に記載の制御回路。」


第3 原査定の概要
原査定の拒絶の理由の概要は、次のとおりである。

理由1 本願請求項1〜4、17、18に係る発明は、下記の引用文献1に記載された発明であるから、特許法29条1項3号に該当し、特許を受けることができない。

理由2 本願請求項1〜18に係る発明は、下記の引用文献1〜5に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。



引用文献1.米国特許第5955890号明細書
引用文献2.米国特許第8901972号明細書
引用文献3.米国特許第6292010号明細書
引用文献4.特表2015−517787号公報(周知技術を示す文献)
引用文献5.特開2010−193338号公報(周知技術を示す文献)

理由3 この出願は、発明の詳細な説明の記載が、特許法36条4項1号に規定する要件を満たしていない。



請求項1においては「所望の電圧遷移に関する情報を受信し、前記所望の電圧遷移の大きさに応じて、前記第1および第2のスイッチの一方または両方を選択的にオンにし、前記第1および第2の電流経路の一方または両方をイネーブルして、前記第1の電流ソースまたはシンクノードから前記出力ノードに前記出力信号のそれぞれの部分を提供するように構成された」と記載され、「第1のスイッチ」及び「第2のスイッチ」について特定されているところ、明細書や図面記載を参酌しても具体的に記載されていないから、請求項1の「第1のスイッチ」及び「第2のスイッチ」の機能をどのようにして実現しているのか不明であり、この出願の発明の詳細な説明は、当業者が請求項1〜18に係る発明を実施することができる程度に明確かつ十分に記載されたものでない点。
請求項12、17に記載の「複数の並列スイッチ」についても同様である。


第4 当審の判断
1 引用文献等
(1) 引用文献1
原査定の拒絶の理由において引用する米国特許第5955890号明細書(上記引用文献1)には、次の事項が記載されている。下線は当審が付し、翻訳文は当審が作成した。

(1欄5〜16行)
「 This invention relates to a backmatch resistor structure for an integrated circuit tester.
In the testing of a semiconductor integrated circuit device, a driver is used to apply a voltage signal at a selected high or low level to an input pin of the device under test (DUT) in order to place the DUT in a desired state. It is sometimes desirable to use a transmission line, such as a coaxial cable or a microstrip structure, for signal propagation between an output pin of the tester and an input pin of the DUT. It is well known that it is desirable to backmatch the output resistance of the driver with the characteristic impedance of the transmission line in order to avoid reflections in the signal path between the driver and the input pin of the DUT.」
(本発明は集積回路テスタ用のバックマッチ抵抗構造に関する。
半導体集積回路装置の試験において、ドライバは、試験対象となるデバイス(DUT)を所望の状態とするためにDUTの入力ピンに、選択されたハイ又はローレベルの電圧信号を印加するために使用される。テスタの出力ピンとDUTの入力ピンとの間の信号伝播のため、同軸ケーブル又はマイクロストリップ構造のような伝送線路を使用することが望ましい。ドライバとDUTの入力ピンとの間の信号経路における反射を回避するために、ドライバの出力抵抗を伝送路の特性インピーダンスとバックマッチすることが望ましいことがよく知られている。)

(2欄44〜67行)
「 FIG. 1 illustrates a driver 10 having a PNP/NPN emitter follower as its output stage. The output resistance of such a driver is quite small and depends only slightly on whether it is driving high or low. The output resistance of the driver 10 is schematically represented by a resistor RO. The output terminal of the driver is connected through an arrangement of parallel switches SW1-SWN, which are fabricated in an integrated circuit die using CMOS technology, to a tester pin 14, which is connected through a transmission line 18 to an input pin 22 of the DUT. Each switch SW has an enabled, or closed, state in which it is conductive and a disabled, or open, state in which it is non-conductive and may be implemented by a CMOS transmission gate (T-gate). Each switch has two control gate terminals and is enabled when one terminal is high and the other terminal is low, and is disabled when the terminals are in the opposite respective states. The switches SW are of binary weighted conductance, such that the conductance of the switch SW1, when enabled, is twice that of the switch SW2, which in turn is twice that of the switch SW3, and so on. This provides (2N-1) selectable resistance values. The combination in which the switches SW are enabled determines the value of the resistance between the output terminal of the driver 10 and the tester pin 14.」
(図1は、その出力段としてPNP/NPNエミッタフォロワ回路を有するドライバ10を示す。そのようなドライバの出力抵抗値は、非常に小さく、ハイ又はローの何れで駆動しているかにわずかながら依存する。ドライバ10の出力抵抗が、抵抗ROとして概略的に表されている。ドライバの出力端子は、並列配置のスイッチSW1-SWn(CMOS技術を用いて集積回路のダイに形成されている)を介してテスタピン14に接続されており、テスタピン14は伝送線路18を介してDUTの入力ピン22と接続されている。各スイッチSWは、導通状態であるイネーブル又は閉状態と、非導通状態であるディスエーブル又は開状態を有し、CMOS伝送ゲート(Tゲート)によって実装され得る。各スイッチは、2つの制御ゲート端子を有し、1つの端子がハイの状態で他の端子がローの状態のときにイネーブルになり、これらの端子の各々が逆の状態にあるときにディスエーブルになる。これらのスイッチSWは2進で重みづけたコンダクタンスを有しており、スイッチSW1のコンダクタンスは、そのスイッチがイネーブルのときに、スイッチSW2のコンダクタンスの2倍であり、順にスイッチSW2のコンダクタンスはスイッチSW3のコンダクタンスの2倍であり、以下同様である。これにより(2N-1)とおりの選択可能な抵抗値になる。これらのスイッチSWがイネーブルになる組み合わせは、ドライバ10の出力端子とテスタピン14との間の抵抗値を決定する。)

(3欄1〜47行)
「 N AND gates A1-AN and a register 26 storing a data word DATAR composed of N binary values R1 -RN are integrated in the same die as the switches SW1-SWN. Each AND gate Ai (i=1 . . . N) has one input connected to an output of the register 26 and a second input connected to receive a signal ENABLE, which is distributed to all the AND gates. The signal ENABLE is in the logic one state when the output terminal of the driver 10 is to be connected to the tester pin 14 and is
otherwise in the logic zero state. Each AND gate Ai has one (non-inverted) output connected to one terminal of the switch SWi and a second (inverted) output connected to the other terminal of the switch. In this manner, the AND gate Ai controls the state of the switch SWi depending on the value Ri.
A data word DATAR is loaded into the register 26. The resistance value RSW of the switches SW1-SWN is established by the value of the word DATAR. If, for example, the switches SW1 and SW2 only are to be enabled and the other switches SW3-SWN are to be disabled, the register 26 is loaded with the data word (1, 1, 0, 0, . . . , 0). In this case, the outputs R1 and R2 of the register are in the logic one state and the other outputs R3-RN are in the logic zero state. When the signal ENABLE is high, the switches SW1 and SW2 are closed (conductive) and the switches SW3-SWN are open (non-conductive). The resistance range of the switches SW1-SWN is typically from 50 ohms to 5,000 ohms and the resistance can be specified to very good resolution.
The value of the backmatch resistance provided by the switches SW is somewhat less than the characteristic impedance of the transmission line 18, because of the finite output resistance of the driver 10. Thus, the switches SW are enabled in a pattern such that the sum of the output resistance R0 of the driver and the resistance RSW of the switches SW is equal to the characteristic impedance of the transmission line.
The switches SW are passive and need only be switched at a rate determined by change in function of the test system pin (output pin versus input pin), which permits a much longer switching time than that required for the pullup and pulldown transmission gates used in the prior art driver mentioned above. Since the switching time can be relatively long, a high voltage CMOS process can be used in fabrication of the switches. When the switches are in the disabled state, they can withstand a high voltage on the test pin, which is desirable in testing of non-volatile technology devices, in which higher voltages than that of the power supply are routinely used in testing the device inputs.」
(N個のANDゲートA1-AN及び、N個の2進数の値R1-RNからなるデータワードDATARを記憶するレジスタ26は、スイッチSW1-SWNと同じダイに集積されている。各ANDゲートAI(I=1...N)は、レジスタ26の出力に接続された一つ目の入力と、信号ENABLE、を受信するように接続された2つ目の入力を有する。なお、信号ENABLEは全てのANDゲートに分配される。ドライバ10の出力端子がテスタピン14に接続されるとき、この信号ENABLEは論理値1の状態であり、それ以外は論理値0の状態である。各ANDゲートAiは、スイッチSWiの一方の端子に接続した(非反転)出力と、そのスイッチの他方の端子に接続された第2の(反転)出力を有している。このようにして、ANDゲートAiは、値Riに応じてスイッチSWiの状態を制御する。
データワードDATARデータがレジスタ26にロードされる。スイッチSW1-SWnからなる抵抗値RSWがワードデータの値によって確立される。例えば、スイッチSW1、SW2のみをイネーブルにして他のスイッチSW3-SWnをディスエーブルにする場合、レジスタ26にデータワード(1,1,0,0、...、0)がロードされる。この場合、レジスタの出力R1、R2は論理値1の状態であり、その他の出力R3-Rnは論理値0の状態である。信号ENABLEがハイのとき、スイッチSW1、SW2は閉の状態(導通)であり、スイッチSW3-SWnは開の状態(非導通)である。スイッチSW1-SWnがとり得る抵抗値の範囲は、典型的には50オームから5000オームであり、抵抗値は非常に細かい幅で設定することができる。
スイッチSWによって提供されるバックマッチ抵抗の値は、ドライバ10の有限の出力抵抗により、伝送線路18の特性インピーダンスよりもやや低い。これにより、ドライバの出力抵抗R0とスイッチSWの抵抗RSWとの合計が伝送線路の特性インピーダンスとなるようなパターンでスイッチSWがイネーブルにされる。
スイッチSWは、受動的であり、試験システムピンの機能の変化(出力ピン又は入力ピン)によって決まる速度でスイッチングされれば十分であり、この速度により、上述した従来技術のドライバで使用されているプルアップやプルダウンによる伝送ゲートに要求される切り換え時間よりもはるかに長い切り換え時間が可能となる。切り換え時間を相対的に長くすることができるため、スイッチの製造において高電圧CMOSプロセスを使用することができる。スイッチがディスエーブルの状態のとき、それらのスイッチはテスタピンでの高電圧に耐えることができ、このことは不揮発性技術を用いたデバイスの試験において望ましい。そのような試験においてはデバイスの入力の試験の際に電源電圧より高い電圧が通常用いられる。)

(3欄48行〜4欄7行)
「 The resistance of the CMOS switches SW1-SWN will vary as a function of temperature, typically increasing 1% per degree C. over a fairly wide range of temperatures. Accordingly, a change in temperature of the integrated circuit die in which the switches are fabricated will have a significant effect on the resistance RSW of a given combination of switches SW. Referring to FIG. 2, a diode D1 is formed in the same integrated circuit die as the switches SW and can be used to generate a voltage signal which is proportional to temperature. If the data value to be stored in the register 26 to achieve a desired resistance value is calibrated at a temperature T0, at which the voltage signal provided by the diode has a value V0, then the data value required to program the register during operation at a temperature T, at which the voltage signal provided by the diode has a value VT, can be expressed as
DATAR = a(T-T0)+DATA0
where a is a constant.
In order to compensate for the effect of temperature on load resistance, the voltage signal provided by the diode D1 is converted to digital form and is used as one input to a mathematical function 30, such as a look-up table, which receives the value DATA0 as another input and returns the value DATAR. In this manner, the resistance value of the switches SW1-SWN is rendered independent of temperature.」
(CMOSスイッチSW1-SWnの抵抗は温度の関数として変化し、典型的にはかなり広い温度にわたって1℃当たり1%増加する。したがって、スイッチが形成された集積回路ダイの温度変化は、スイッチSWの所与の組み合わせによる抵抗RSWに大きな影響を与えることがある。図2を参照すると、ダイオードD1がスイッチSWと同じ集積回路ダイ内に形成され、温度に比例する電圧信号を生成するために使用され得る。所望の抵抗値を達成するためにレジスタ26に保持されたデータ値が温度T0で較正され、ダイオードから与えられた電圧信号がV0である場合、温度T、これはダイオードから与えられる電圧信号が値VTを有する、で動作するときにレジスタにセットされるのに必要なデータの値は、次のように表すことができる。
DATAR = a(T-T0)+DATA0
ここで、aは定数である。
負荷抵抗に対する温度の影響を補償するため、ダイオードD1により供給される電圧信号は、デジタル形式に変換されるとともに、他の入力として値DATA0を受けて値DATARを返すルックアップテーブルのような数学関数30への入力の1つに用いられる。このようにして、スイッチSW1〜SWnの抵抗値は温度に依存しなくなる。)

(4欄8〜20行)
「 In another modification shown in FIG. 2, additional control registers 34, 36 and 38, each containing a preset value, are formed in the same integrated circuit die as the program register 26 and a 4×1 multiplexer 40 is connected between the outputs of the registers 26 and 34-38 and the inputs of the AND gates A1-AN. The multiplexer 40 is controlled by a control signal so that any one of the registers can be selected for providing the data word that selects the pattern in which the switches SW1-SWN are to be enabled. By using the multiplexer to switch among the registers, the value in one of the control registers 34-38 can be selected without it being necessary to halt the test sequence and reload the program register 26, which is advantageous because reloading time is much longer than a cycle time.」
(図2に示される別の変形例では、追加の制御レジスタ34,36及び38、それぞれが予め設定された値を含むもの、がプログラムレジスタ26として同じ集積回路ダイ内に形成され、4×1マルチプレクサ40がレジスタ26及び34〜38の出力とANDゲートA1〜ANの入力との間に接続されている。スイッチSW1〜SWNがイネーブルになるパターンを選択するデータワードを提供するため、レジスタのうちの何れかを選択できるような制御信号によって、マルチプレクサ40が制御される。レジスタを切り換えるためにマルチプレクサを用いることにより、テストシーケンスを停止してプログラムレジスタ26をリロードする必要なしに、制御レジスタ34〜38のうちの1つの値を選択することができ、このことは、リロード時間がサイクルタイムよりもはるかに長いため有利である。)

「【図1】





「【図2】



上記記載内容及び図示内容を総合すると、引用文献1には、以下の発明(以下「引用発明1」という。)が記載されていると認められる。

[引用発明1]
「試験対象となるデバイス(DUT)を所望の状態とするためにDUTの入力ピンに選択されたハイ又はローレベルの電圧信号を印加するために使用されるドライバと(1欄5〜16行)、
並列配置のスイッチSW1-SWnと(2欄44〜67行)、
スイッチSW1-SWNと同じダイに集積された、N個のANDゲートA1-AN及び、N個の2値R1-RNからなるデータワードDATARを記憶するレジスタ26と(3欄1〜47行)、
スイッチSWiの一方の端子に接続した(非反転)出力と、そのスイッチの他方の端子に接続された第2の(反転)出力を有し、値Riに応じてスイッチSWiの状態を制御するANDゲートAi(3欄1〜47行)
からなる装置において、
ドライバの出力端子は、並列配置のスイッチSW1-SWnを介してテスタピン14に接続されており(2欄44〜67行)、
負荷抵抗に対する温度の影響を補償するため、ダイオードD1により供給される電圧信号は、デジタル形式に変換されるとともに、他の入力として値DATA0を受けて値DATARを返すルックアップテーブルのような数学関数30への入力の1つに用いられるものであり(3欄48行〜4欄7行)、
データワードDATARデータがレジスタ26にロードされ、スイッチSW1-SWnからなる抵抗値RSWがワードデータの値によって確立されるものであり(3欄1〜47行)、
ドライバとDUTの入力ピンとの間の信号経路における反射を回避するためにドライバの出力抵抗を伝送路の特性インピーダンスとバックマッチする(1欄5〜16行)、
装置」

(2) 引用文献2
原査定の拒絶の理由において引用する米国特許第8901972号明細書(上記引用文献2)には、次の事項が記載されている。下線は当審が付した。

(1欄5〜36行)
「 In electronic device testing, a pin driver on a test system may provide a voltage pulse stimulus to a device under test (DUT) at a specific time and may measure a response from the DUT, to determine whether the DUT meets a range of parameters of its device specification. The quality of a test system may be determined by the waveform fidelity (ideality) and timing precision of the voltage pulse it provides. Spurious signals (switching transients) in the voltage pulses may be produced during voltage level transitions, and may impact both fidelity and timing accuracy.
An ideal voltage level transition may be defined as a linear voltage transition between two voltage levels. An actual voltage level transitioning may include deviations, such as overshoots, undershoots, pre-shoots, and slew nonlinearity, caused by spurious signals. These deviations negatively impact timing precision and need be minimized.
Spurious signals may be caused by parasitic capacitance in the voltage driver circuits of the test system. Dominant parasitic capacitance sources may include metal interconnect routing and device junction capacitances, which are both related to the physical switch/transistor size in the voltage driver circuits.
In order to test a variety of electronic devices, an automatic test system may need to drive a pin with voltage level transitions between different voltage extremes using different techniques. For example, memory devices may typically be tested using 'class A' techniques, which may require limited voltage swing ranges (swing of 25 mV to 500 mV for example) that also limits device power consumption in the memory devices. Other devices may be tested using 'class AB' techniques, which may require higher voltage transition speed and greater voltage swing ranges (>500 mV or >5V for example).」
(電子機器のテストでは、テストシステム上のピンドライバは、特定の時間にテスト中のデバイス(DUT)に電圧パルス刺激を提供することができ、DUTからの応答を測定することにより、DUTがそのデバイスの仕様のパラメータの範囲を満たしているかどうかを判断することができる。テストシステムの品質は、それが提供する電圧パルスの波形忠実度(理想性)及びタイミング精度によって決定することができる。電圧パルスにおけるスプリアス信号(スイッチング過渡現象)は、電圧レベルの遷移中に生成され得るものであり、忠実度とタイミング精度の両方に影響を与え得る。
理想的な電圧レベル遷移は、2つの電圧レベルの間の線形の電圧遷移として定義することができる。実際の電圧レベルの遷移は、スプリアス信号によって引き起こされるオーバーシュート、アンダーシュート、プリシュート、スルーの非線形性などの偏差を含む。これらの偏差はタイミング精度に悪影響を与え、最小化される必要がある。
スプリアス信号は、テストシステムの電圧駆動回路内の寄生容量によって引き起こされ得る。支配的な寄生容量源は、金属相互の接続経路及び装置の接合容量を含み得るものであり、これらはともに電圧駆動回路内の物理的なスイッチやトランジスタのサイズに関係したものである。
様々な電子装置を試験するため、自動試験システムは、異なる技術を使用して異なる電圧極値間の電圧レベル遷移を有するピンを駆動する必要がある。例えば、メモリデバイスは、通常、「クラスA」技術を使用して試験を行う。「クラスA」技術は、メモリデバイス内のデバイスの電力消費も制限する限られた電圧振幅範囲(例えば、25mVから500mVの振幅)を必要とし得るものである。他の装置は、「クラスAB」技術を使用して試験を行うことができる。「クラスAB」技術は、より高い電圧遷移速度とより大きな電圧振幅範囲(例えば500mV以上又は5V以上)を必要とする。)

(2欄8〜25行)
「 FIG. 1 illustrates an exemplary circuit 100 according to an embodiment of the present disclosure.
The circuit 100 may include a controller 110, at least one bridge circuit (for example 130, 132), and a plurality of switches (for example 120.1-120.N, 121.1-121.N). The plurality of switches (120.1-120.N, 121.1-121.N) may be connected parallel to each other, each may have a switch output connected to the bridge circuit (130, 132) at SVIH1, SVIH2, SVIL1, SVIL2. The bridge circuit (130, 132), upon receiving a current from the plurality of switches (120.1-120.N, 121.1-121.N), may generate an output Vdrive based on a reference voltage (VIH, VIL). The controller 110 may generate a plurality of control signals (Seg.1-Seg.N), based on a voltage transition range (for example, VIH-VIL), to selectively turn on the plurality of the switches 120.1-120.N, 121.1-121.N) in more than one combinations, to supply a current to the output Vdrive. Optionally, the circuit 100 may include an output stage 140 that drives a voltage Vpin, corresponding to Vdrive.」
(図1は、本開示の一実施形態による例示的な回路100を示す。
回路100は、コントローラ110、少なくとも1つのブリッジ回路(例えば、130,132)及び複数のスイッチ(例えば、120.1-120.N、121.1-121.N)を含むことができる。複数のスイッチ(120.1-120.N、121.1-121.N)は、互いに並列接続されていてもよく、それぞれがSVIH1、SVIH2、SVIL1、SVIL2においてブリッジ回路(130,132)と接続するスイッチ出力を有することができる。ブリッジ回路(130,132)は、複数のスイッチ(120.1-120.N、121.1-121.1N)から電流を受信すると、基準電圧(VIH、VIL)に基づく出力Vdriveを生成することができる。コントローラ110は、複数の制御信号(Seg.1-Seg.N)を生成することができ、電圧遷移範囲(例えば、VIH-VIL)に基づき、複数の組み合わせにより複数のスイッチ120.1-120.N, 121.1-121.N)を選択的にオンにし、出力Vdriveに電流を供給する。任意選択で、回路100は、Vdriveに対応する電圧Vpinを駆動する出力段140を含むことができる。)

(2欄26〜52行)
「 The controller 110 may receive reference voltages (VIL, VIH) and a data signal DATA, to determine and generate the control signals (Seg.1-Seg.N), which may represent which segment of switches to turn on for one of the bridge circuits (130, 132). The control signals (Seg.1-Seg.N) may be binary coded. The controller 110 may include a processor executing a set of instructions stored on a non-transitory tangible computer readable medium, to perform a method according to the present disclosure.
Each of the plurality of the switches (120.1-120.N, 121.1-121.N) may receive a corresponding control signal (Seg.1-Seg.N), and turn on a respective current to a bridge circuit (130, or 132). Each of the plurality of the switches (120.1-120.N, 121.1-121.N) may include switching channels (123.1-123.N, 124.1-124.N, 126.1-126.N, and 127.1-127.N), with each switching channel connected to one of the bridge circuits (130, 132) at SVIH1, SVIH2, SVIL1, SVIL2. Each switch may include a current source (122.1-122.N, 125.1-125.N), which may limit the maximum supply current in each switch.
In FIG. 1, each segment of switches may be a pair of switches. For example, switches 120.1 and 121.1 may form one segment of switches, both being controlled by a control signal Sig.1. FIG. 1 illustrates by example, N segments of switches. However, more or less segments are possible depending on design requirements. Segments need not be in pairs, and need not be balanced or matched.」
(コントローラ110は、基準電圧(VIL、VIH)及びデータ信号DATAを受信し、制御信号(Seg.1-Seg.N) を決定・生成し得え、この信号は、ブリッジ回路(130, 132)のうちの一つに対してスイッチのどのセグメントをオンにするかを表す。制御信号(Seg.1-Seg.N)はバイナリ符号化され得る。コントローラ110は、本開示による方法を実行するために、非一時的で有形なコンピュータ可読媒体に記憶されている一組の命令を実行するプロセッサを含むことができる。
複数のスイッチ(120.1-120.N、121.1-121.1.N)のそれぞれは、対応する制御信号(Seg.1-Seg.N)を受信し、それぞれの電流をブリッジ回路(130、又は132)に流すことができる。複数のスイッチ(120.1-120.N、121.1-121.1N)のそれぞれは、スイッチングチャネル(123.1-123.N、124.1-124.N、126.1-126.N、127.1-127.N)を含むことができ、各スイッチングチャネルは、SVIH1、SVIH2、SVIL1、SVIL2の位置でブリッジ回路(130,132)と接続している。各スイッチは、電流源(122.1-122.N、125.1-125.N)を含むことができ、これらは各スイッチでの最大供給電流を制限することができる。
図1において、スイッチの各セグメントは一対のスイッチである。例えば、スイッチ120.1及び121.1は、1つのスイッチのセグメントを形成し、両スイッチは、制御信号Sig.1によって制御される。図1は、例として、N個のスイッチのセグメントを示している。しかしながら、より多い又はより少ないセグメントも可能であり、設計要件に依存する。セグメントはペアにする必要はなく、バランスをとったりマッチングする必要もない。)

(2欄53行〜3欄16行)
「 Each bridge circuit (130, 132) may represent a voltage clamping node which clamps the output to a corresponding reference voltage (respectively VIH, VIL). Each bridge circuit (130, 132) may be turned on, upon receiving a current from the outputs of the bridge circuits may be connected to each other to form a common output Vdrive in a wired-OR logic. During a voltage level transition on the common output, one of the bridge circuits may be turned off, and another bridge circuit may be turned on. Each bridge circuit (130, 132) may include a plurality of diodes (130.1-130.4, 132.1-132.4) to clamp the common output Vdrive to track the appropriate reference voltage (VIH, VIL). In other words, for example, if a current is supplied through the bridge circuit 130, flowing from SVIH1 to SVIH2, then voltages at SVIH1 and SVIH2 may be voltage clamped by VIH, and thus the common output Vdrive may be voltage clamped to track or transition toward VIH. If no current is supplied through the bridge circuit 130, flowing from SVIH1 to SVIH2, then the common output Vdrive may not be voltage clamped by the bridge circuit 130.
During a voltage level transition of the common output Vdrive, for example, from VIL to VIH, the controller 110 may use control signals Sig.1-Sig.N, to turn off all of the switch channels (124.1-124.N and 127.1-127.N) for bridge circuit 132, and to turn on selective switch channels (some or all of 123.1-123.N and 126.1-126.N) for bridge circuit 130. Consequently,
the current flowing from SVIL1 to SVIL2 may be turned off, the current may begin to flow from SVIH1 to SVIH2, and the common output Vdrive may be voltage clamped by the bridge circuit 130 and may be driven to transition to VIH.」
(各ブリッジ回路(130,132)は、対応する基準電圧(それぞれVIH、VIL)に出力を固定する電圧クランプノードに相当するものである。各ブリッジ回路(130,132)は、ブリッジ回路の出力から電流を受け取るとオンになり、互いに接続されて、ワイヤードOR論理で共通出力Vdriveを形成する。共通出力の電圧レベル遷移中、一方のブリッジ回路はオフとされ、他のブリッジ回路はオンにされ得る。各ブリッジ回路(130,132)は、適切な基準電圧(VIH、VIL)となるように共通出力Vdriveを固定するための複数のダイオード(130.1-130.4,132.1-132.4)を含むことができる。言い換えれば、例えば、電流がブリッジ回路1300を通して供給され、SVIH1からSVIH2に流れる場合、SVIH1及びSVIH2における電圧はVIHによって固定され得る。したがって、共通出力Vdriveは、VIHの値に向かって追従又は遷移して電圧が固定される。電流がSVIH1からSVIH2へ流れるようにブリッジ回路130を介して供給されない場合、共通出力Vdriveはブリッジ回路130によって固定された電圧ではない。
例として、共通出力Vdriveの電圧レべルが、例えばVILからVIHへへ遷移する間、コントローラ110は、制御信号Sig.1-Sig.Nを用いて、ブリッジ回路132への全てのスイッチチャネル(124.1-124.N and 127.1-127.N)をオフにし、ブリッジ回路130への選択的なスイッチチャネル(123.1-123.N及び126.1-126.Nのうちのいくつか又は全て)をオンにする。その結果、SVIL1からSVIL2へ流れる電流をオフにすることができ、電流はSVIH1からSVIH2へ流れ始め、共通出力Vdriveはブリッジ回路130によって電圧が固定され、VIHに遷移するように駆動され得る。)

(4欄19〜28行)
「As evident from FIGS. 3a and 3b, if the voltage level transition range is small (in this case, 50mV), it may be necessary to use fewer segments of switches during voltage transitioning, to reduce parasitic capacitance, in order to reduce current and voltage disturbances, and to have better voltage swing fidelity. However, the use of fewer segments of switches may cause longer voltage transition period. Thus, design of the switch sizes and control signals may need to trade off between required maximum voltage transition period and voltage swing fidelity as necessary.」
(図3A及び図3Bから明らかなように、電圧レベル遷移範囲が小さい場合(この場合は50mV)、電圧遷移中に、より少ないスイッチのセグメントを使用する必要があり、それにより、電流及び電圧の乱れを低減するために寄生容量を低減し、より良好な電圧振幅の忠実度を得ることになる。しかしながら、より少ないスイッチのセグメントの使用は、より長い電圧遷移期間の原因となる。したがって、スイッチのサイズ及び制御信号の設計は、必要に応じて、必要な最大電圧遷移期間と電圧振幅の忠実度とのトレードオフにより行う必要がある。)

「図1


上記記載内容及び図示内容を総合すると、引用文献2には、以下の発明(以下「引用発明2」という。)が記載されていると認められる。

[引用発明2]
「特定の時間にテスト中のデバイス(DUT)に電圧パルス刺激を提供することができ、DUTからの応答を測定し、DUTがそのデバイス仕様の範囲のパラメータを満たしているかどうかを判断することができるピンドライバを有するテストシステムにおいて、(1欄5〜36行)、
テストシステムは、
コントローラ110、少なくとも1つのブリッジ回路130、132、複数のスイッチ120.1-120.N、121.1-121.N、及び、Vdriveに対応する電圧Vpinを駆動する出力段140を有する回路100(2欄8〜25行)を有し、
複数のスイッチ120.1-120.N、121.1-121.1.Nは、互いに並列接続され、それぞれがSVIH1、SVIH2、SVIL1、SVIL2においてブリッジ回路130,132と接続するスイッチ出力を有するとともに(2欄8〜25行)、
対応する制御信号Seg.1-Seg.Nを受信し、それぞれの電流をブリッジ回路130、又は132に流し、複数のスイッチ120.1-120.N、121.1-121.1Nのそれぞれは、スイッチングチャネル123.1-123.N、124.1-124.N、126.1-126.N、127.1-127.Nを含み、各スイッチングチャネルは、SVIH1、SVIH2、SVIL1、SVIL2の位置でブリッジ回路130,132と接続し、各スイッチは、電流源122.1-122.N、125.1-125.Nを含み(2欄26〜52行)、
ブリッジ回路130,132は、複数のスイッチ120.1-120.N、121.1-121.1Nから電流を受信すると、基準電圧VIH、VILに基づく出力Vdriveを生成し(2欄8〜25行)、
コントローラ110は、基準電圧VIL、VIH及びデータ信号DATAを受信し、制御信号Seg.1-Seg.Nを決定・生成するものであり(2欄26〜52行)、
制御信号の組み合わせにより複数のスイッチ120.1-120.N、121.1-121.Nを選択的にオンにし、出力Vdriveに電流を供給するものであり(2欄8〜25行)、
必要な最大電圧遷移期間と電圧振幅の忠実度とのトレードオフによりスイッチのサイズ及び制御信号が設計された(4欄19〜28行)、
テストシステム」

(3) 引用文献3
原査定の拒絶の理由において引用する米国特許第6292010号明細書(上記引用文献3)には、次の事項が記載されている。下線は当審が付し、翻訳文は当審が作成した。

「FIG. 3 illustrates a driver circuit 300 according to the invention. The driver circuit 300 includes a voltage buffer 310, a series impedance 356, and a current buffer 350. The voltage buffer 310 has an output coupled to a first terminal of the series impedance 356. The current buffer 350 has an output coupled to a second terminal of the series impedance 356. The output of the current buffer 350 is also coupled to a DUT 324. A first H/L timing signal 326 dynamically operates the voltage buffer 310, and a second H/L timing signal 366 dynamically operates the current buffer 350.」(3欄66行〜4欄8行)
(図3は、本発明による駆動回路300を示す。駆動回路300は、電圧バッファ310、直列インピーダンス356、及び、電流バッファ350を含む。電圧バッファ310は、直列インピーダンス356の第1端子に連結する出力を有する。電流バッファ350は、直列インピーダンス356の第2の端子に連結する出力を有する。電流バッファ350の出力もDUT324に連結している。第1のH/Lタイミング信号326は、電圧バッファ310を動的に動作させ、第2のH/Lタイミング信号366は、電流バッファ350を動的に動作させる。)

(4) 引用文献4(周知技術を示す文献)
原査定の拒絶の理由において引用する特表2015−517787号公報(上記引用文献4)には、次の事項が記載されている。

「【0027】
測定値および/または受信データに基づいて、PLCまたは他のコントローラ420は、メモリ426内のルックアップテーブル442に記憶された複数の所定のゲート駆動電圧値441の中から検索する。PLCまたは他のコントローラ420は、次いで、複数の所定の値から選択されたスイッチオン静的ゲート電圧Vg(ゲート駆動電圧)を供給するように出力段440を制御する。本発明の一態様では、記憶されるVgの値は、Tjの関数に従って予め決定される。本発明の別の態様では、記憶されるVgの値は、Tc、Iload、および/またはVceの一次関数に従って予め決定される。本発明のさらに別の態様では、記憶されるVgの値は、制御/データ信号接続部428および信号変換器422を介してPLCまたは他のコントローラ420で受信される1つまたは複数のオペレータ制御信号OC1、OC2、などに従って予め決定される。例えば、オペレータ制御信号OC1は、どの論理ゲート駆動ユニットとも別のコントローラ(図示せず)から受信したTjの基準値を表すことができる。本発明のさらに別の態様では、記憶されるVgの値は、Tj、Iload、Vdc、および/またはOC1、OC2、などの1つまたは複数の動作パラメータの複数の所定の範囲のうちの1つまたは複数に各々が対応する、時系列アレイまたは時間関数であってよい。」

(5) 引用文献5(周知技術を示す文献)
原査定の拒絶の理由において引用する特開2010−193338号公報(上記引用文献5)には、次の事項が記載されている。

「【0030】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項1,2、3、4、5、6、7、8、9、10、11、および12の発明によれば、更新信号が入力される毎に偏移設定値だけ出力値が増加する周波数設定部の出力の間隔で波形データが格納されているルックアップテーブルを読み出し、この読み出した波形データを乗算器に入力して利得設定値と乗算し、この乗算した値をDA変換器に入力してアナログ信号に変換するようにした。また、偏移設定値、利得設定値、周波数設定部の出力の初期値を決める周波数設定値を選択可能にした。」


2 本願発明1について
(1) 引用発明1との対比及び判断
ア 対比
本願発明1と引用発明1を対比する。

(ア) 引用発明1の「並列配置のスイッチSW1-SWn」は、並列配置されている以上、スイッチが少なくとも2つあり、各スイッチの動作により電流経路が切り換えられることは明らかであり、「ドライバの出力端子は、並列配置のスイッチSW1-SWnを介してテスタピン14に接続され」ているから、本願発明1と引用発明1は「第1の電流経路を切り替えるように構成された第1のスイッチ」と「第2の電流経路を切り替えるように構成された第2のスイッチ」を有する点で共通する。

(イ) 引用発明1の「N個のANDゲートA1-AN」と「N個の2値R1-RNからなるデータワードDATARを記憶するレジスタ26」とからなる回路において、「ANDゲートAi」は、「スイッチSWiの一方の端子に接続した(非反転)出力と、そのスイッチの他方の端子に接続された第2の(反転)出力を有し」、「レジスタ26」に記憶された「値Riに応じてスイッチSWiの状態を制御する」ものである。よって、本願発明1と引用発明1は「所望の情報を受信し、前記第1および第2のスイッチの一方または両方を選択的にイネーブルする制御回路」を有する点で共通する。

(ウ) 引用発明1の「ルックアップテーブルのような数学関数30」は、「ダイオードD1により供給される電圧信号」を「デジタル形式に変換」した入力と「他の入力として値DATA0」を受けて「値DATARを返す」ものであり、「N個の2値R1-RNからなるデータワードDATARを記憶するレジスタ26」に記憶された「値Riに応じてスイッチSWiの状態」が「制御」されるから、本願発明1と引用発明1は、「前記情報を前記第1および第2のスイッチのイネーブル/ディスエーブル状態と相関させる変数を含むルックアップテーブルを有し、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記受信された情報に基づいて、前記第1および第2のスイッチのうちのどちらをイネーブルするかを決定する」ように構成されている点で共通する。

(エ) 引用発明1の「装置」は、前記(ア)〜(ウ)で示した構成を有するから、本願発明1と引用発明1は「ある情報に応じて電流経路を選択的にイネーブルして、出力信号を出力する回路」である点で共通する。

(オ) 前記(ア)〜(エ)を踏まえると、本願発明1と引用発明1は、以下の一致点A1において一致し、以下の相違点A1〜A3において相違する。

<一致点A1>
「 ある情報に応じて電流経路を選択的にイネーブルして、出力信号を出力する回路であって、前記回路は、
第1の電流経路を切り替えるように構成された第1のスイッチと、
第2の電流経路を切り替えるように構成された第2のスイッチと、
ある情報を受信し、前記情報の大きさに応じて、前記第1および第2のスイッチの一方または両方を選択的にイネーブルして、
前記第1および第2の電流経路の一方または両方をイネーブルして、前記出力信号を提供するように構成された、
制御回路と、を備え、
前記回路は、前記情報を前記第1および第2のスイッチのイネーブル/ディスエーブル状態と相関させる変数を含むルックアップテーブルを有し、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記受信された情報に基づいて、前記第1および第2のスイッチのうちのどちらをイネーブルするかを決定する、ように構成されている、回路。

<相違点A1>
本願発明1においては、
回路が、「所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして、試験システムの出力ノードにおける出力信号の遷移の忠実度を向上させる遷移駆動回路」であり、
それにともなって、
第1の電流経路及び第2の電流経路が
「前記出力ノードと第1の電流ソースまたはシンクノードとの間」の経路であって、
信号の出力先が、
「前記出力ノード」であって、
さらに、
前記情報が、
「前記所望の電圧遷移に関する情報」であって、
第2のスイッチのイネーブル/ディスエーブル状態と相関させる変数が「所望の電圧遷移」であって、
前記第1および第2のスイッチングブロックのうちのどちらをイネーブルするかを決定する為の情報が、「前記所望の電圧遷移に関する情報」
であるのに対して、
引用発明1においては、
回路が「データワードDATARデータがレジスタ26にロードされ、スイッチSW1-SWnからなる抵抗値RSWがワードデータの値によって確立され、ドライバとDUTの入力ピンとの間の信号経路における反射を回避するためにドライバの出力抵抗を伝送路の特性インピーダンスとバックマッチする」「装置」であって、
第1の電流経路及び第2の電流経路が「ドライバの出力端子」が「並列配置のスイッチSW1-SWnを介してテスタピン1に接続」される経路に含まれるものであって、
信号の出力先が「ドライバの出力端子」であって、
さらに、
前記情報が、
「ルックアップテーブルのような数学関数30」により、「ダイオードD1により供給される電圧信号」を「デジタル形式に変換」した入力と「他の入力として値DATA0」を受けて返される「値DATAR」である点。

<相違点A2>
「第1のスイッチ」及び「第2のスイッチ」が、
本願発明1では、「スイッチングブロック」であるのに対して、
引用発明1では、「並列配置のスイッチSW1-SWn」である点。

<相違点A3>
本願発明1は、ルックアップテーブルを有するメモリ回路をさらに備えるのに対して、引用発明は、「ルックアップテーブル」がメモリ回路に構成されるか不明である点。

イ 判断
前記相違点A1について検討する。
引用発明1の「装置」は、「データワードDATARデータがレジスタ26にロードされ、スイッチSW1-SWnからなる抵抗値RSWがワードデータの値によって確立され、ドライバとDUTの入力ピンとの間の信号経路における反射を回避するためにドライバの出力抵抗を伝送路の特性インピーダンスとバックマッチする」ものであり、「所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして、試験システムの出力ノードにおける出力信号の遷移の忠実度を向上させる」ものではない。
そして、引用発明1において、前記「バックマッチ」する機能を有する構成に代えて、「出力ノードと第1の電流ソースまたはシンクノードとの間の第1の電流経路を切り替えるように構成され」るものとする動機付けについて引用文献1に記載も示唆もされておらず、「電流ソースまたはシンクノード」を有する回路が記載されている引用文献2においても前記動機付けをもたらす記載も示唆もなく、引用文献3〜5についても同様であり、技術常識ともいえないから、引用発明1に引用文献2〜5に記載された技術事項を適用する動機付けは存在しない。
したがって、本願発明1は、前記相違点A2、A3を検討するまでもなく、引用発明1でなく、当業者であっても引用発明1及び引用文献2〜5に記載された事項に基づいて容易に発明できたものであるとはいえない。

(2) 引用発明2との対比及び判断
ア 対比
(ア) 引用発明2の「回路100」は、「コントローラ110、少なくとも1つのブリッジ回路130、132、複数のスイッチ120.1-120.N、121.1-121.N、及び、Vdriveに対応する電圧Vpinを駆動する出力段140を有」し、「必要な最大電圧遷移期間と電圧振幅の忠実度とのトレードオフによりスイッチのサイズおよび制御信号が設計」されたものである。そして、「コントローラ110」は、「基準電圧VIL、VIH及びデータ信号DATAを受信し、制御信号Seg.1-Seg.Nを決定・生成するものであり」、「制御信号の組み合わせにより複数のスイッチ120.1-120.N, 121.1-121.N)を選択的にオンにし、出力Vdriveに電流を供給することができ」ることにより、電圧遷移を行う出力信号の遷移の忠実度を向上させるものである。そうすると、引用発明2と本願発明1は、「所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして、試験システムの出力信号の遷移の忠実度を向上させる駆動回路」という点で共通する。

(イ) 引用発明2の「複数のスイッチ120.1-120.N、121.1-121.N」は、「複数」すなわち少なくとも2つのスイッチを有するから、引用発明2と本願発明1は、「電流ソースノードの第1の電流経路を切り替えるように構成された第1のスイッチングブロック」と「電流ソースの第2の電流経路を切り替えるように構成された第2のスイッチングブロック」を有する点で共通する。

(ウ) 引用発明2の「コントローラ110」は、「基準電圧VIL、VIHおよびデータ信号DATAを受信し」、「電圧遷移範囲VIH-VILに基づいて複数の制御信号SEG.1-SEG.Nを生成」し、「複数の組み合わせで複数のスイッチ120.1-120.N, 121.1-121.Nを選択的にオンにし、出力Vdriveに電流を供給する」ものであるから、引用発明2と本願発明1は、「前記所望の電圧遷移に関する情報を受信し、前記所望の電圧遷移の大きさに応じて、前記第1および第2のスイッチングブロックの一方または両方を選択的にイネーブルして、前記第1および第2の電流経路の一方または両方をイネーブルして、前記第1の電流ソースまたはシンクノードから電流を提供するように構成された、
制御回路」を有する点で共通する。

(エ) 前記(ア)〜(ウ)を踏まえると、本願発明1と引用発明2は、以下の一致点B1において一致し、以下の相違点B1及びB2において相違する。

<一致点B1>
「所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして、試験システムの出力信号の遷移の忠実度を向上させる駆動回路であって、前記駆動回路は、
電流ソースノードの第1の電流経路を切り替えるように構成された第1のスイッチングブロックと、
電流ソースの第2の電流経路を切り替えるように構成された第2のスイッチングブロックと、
前記所望の電圧遷移に関する情報を受信し、前記所望の電圧遷移の大きさに応じて、前記第1および第2のスイッチングブロックの一方または両方を選択的にイネーブルして、
前記第1および第2の電流経路の一方または両方をイネーブルして、前記第1の電流ソースまたはシンクノードから電流を提供するように構成された、
制御回路と、を備えた遷移駆動回路。」

<相違点B1>
本願発明1は、「所望の電圧遷移に関する情報に応じて電流経路を選択的にイネーブルして、試験システムの出力ノードにおける出力信号の遷移の忠実度を向上させる遷移駆動回路」であって、「第1のスイッチングブロック」が「前記出力ノードと第1の電流ソースまたはシンクノードとの間の第1の電流経路を切り替えるように構成」され「第2のスイッチングブロック」は、「前記出力ノードと第1の電流ソースまたはシンクノードとの間の第2の電流経路を切り替えるように構成」され、
「制御回路」は、「前記第1および第2の電流経路の一方または両方をイネーブルして、前記第1の電流ソースまたはシンクノードから前記出力ノードに前記出力信号を提供するように構成され」るものであるのに対し、
引用発明2は、「必要な最大電圧遷移期間と電圧振幅の忠実度とのトレードオフによりスイッチのサイズ及び制御信号が設計された」「回路100」であって、「複数のスイッチ120.1-120.N、121.1-121.1.N」は「SVIH1、SVIH2、SVIL1、SVIL2においてブリッジ回路130,132と接続するスイッチ出力を有」し、各々が「電流源122.1-122.N、125.1-125.N」を有するものであり、
「コントローラ110」は、「制御信号の組み合わせにより複数のスイッチ120.1-120.N、121.1-121.Nを選択的にオンにし、出力Vdriveに電流を供給する」もの、すなわち、選択的に「スイッチ」をオンにすることで、「ブリッジ回路」を介して「出力Vdriveに電流を供給する」ものであって、出力ノードを有しておらず、かつ、出力ノードに「複数のスイッチ」が接続されるものでない点。

<相違点B2>
本願発明1の「遷移駆動回路」は、「所望の電圧遷移を前記第1および第2のスイッチングブロックのイネーブル/ディスエーブル状態と相関させる情報を含むルックアップテーブルを有するメモリ回路をさらに備え、前記制御回路は、前記ルックアップテーブルからの情報を使用して、前記所望の電圧遷移に関する前記受信された情報に基づいて、前記第1および第2のスイッチングブロックのうちのどちらをイネーブルするかを決定する、ように構成されている」ものであるのに対し、引用発明2の「回路100」はそのような「メモリ回路」を有するものでない点。

イ 判断
(ア) 本願発明1の「出力ノード」について
前記相違点B1について検討するにあたり、本願発明1の「出力ノード」の技術的意義について検討する。
本願発明1は、明細書の段落【0004】に「本発明者は、とりわけ、解決すべき問題が、比較的大きな出力信号の大きさの範囲にわたって高忠実度出力信号パルスを提供できる試験システムを提供することを含むことを認識した。例えば、被試験デバイスの中には、「クラスA」技法および「クラスAB」技法から生成された試験信号を使用するなど、より大きな電圧振幅範囲およびより小さな電圧振幅範囲の両方での試験に使用されるピンがある。問題は、動的電流試験範囲(例えば、DUT電圧スイング範囲によって指示される)が大きく、物理的に大きな電流スイッチングステージがピンを提供することができる場合に、「クラスA」アプローチを使用して試験のためにそのようなピンを収容することを含むことができる。大電流スイッチングステージは、一般に大きな電圧振幅を可能にするが、スイッチングステージに関連付けられる大きな寄生容量に起因するスプリアス信号が試験電圧波形の忠実度を損なう可能性があるため、小さな電圧振幅を生成する際の負担となる。」と課題を挙げるとともに、実施例(下記、図4、5を参照)として、本願発明1の遷移駆動回路に相当するクラスA駆動装置420,520とともに被試験デバイス(DUT)ピンに接続する他の駆動回路であるクラスAB駆動回路110を有するものが記載されている。
「【図4】


「【図5】



そうすると、課題及び実施例からみて、本願発明1の「出力ノード」は、本願発明1の「遷移駆動回路」以外の駆動回路が接続され、出力信号の遷移がされるものであると認められる。

(イ) 相違点B1について
前記(ア)を踏まえ、前記相違点B1について検討するに、引用発明2の「回路100」は、電圧遷移を行う回路である「ブリッジ回路130、132」に電流源からの電流経路を形成するように「スイッチ120.1-120.N、121.1-121.N」を接続し、出力信号の遷移の忠実度を向上させるものであるため、本願発明1の「出力ノード」に電流経路を形成するものではない。また、引用発明2の「テストシステム」は、他の駆動回路を接続することなく「回路100」の構成によって、「必要な最大電圧遷移期間と電圧振幅の忠実度とのトレードオフによりスイッチのサイズ及び制御信号が設計され」、試験システムの出力信号の遷移の忠実度の向上が達成されるものであり、引用文献2に他の駆動回路を接続することを示唆する記載もない。そして、引用文献1、3〜5にも、他の駆動回路を接続することを前提として、「出力ノード」に電流経路を形成するような接続関係でスイッチを設計する動機付けに足る記載も示唆もなく、そのような設計技術が技術常識ともいえない。
したがって、本願発明1は、前記相違点B2を検討するまでもなく、当業者であっても引用発明2及び引用文献1、3〜5に記載された事項に基づいて容易に発明できたものであるとはいえない。

3 本願発明2〜11について
本願発明2〜11も、上記相違点A1又は相違点B1に係る構成を備えるから、本願発明1と同じ理由により、引用発明1でなく、当業者であっても引用発明1及び引用文献2〜5に記載された技術的事項、又は、引用発明2及び引用文献1、3〜5記載された技術的事項に基づいて容易に発明できたものとはいえない。

4 本願発明12〜16について
本願発明12〜16は、「出力ノードにおいて信号遷移を駆動するための試験システム」であって、「前記出力ノードに結合され、前記出力ノードにおいて第1の信号を提供するように構成された第1の駆動回路」が「前記第1の信号をコモン電流ソースまたはシンクノードから前記出力ノードに集合的に提供するように構成された複数の並列スイッチを含むセグメント化されたスイッチング回路」を有し、「前記制御信号の特性と前記複数のスイッチのうちのイネーブルされたものとの間の定められた関係」から得られる情報を用いて「制御回路」が「複数のスイッチのうちの前記1つ以上を選択的にイネーブルする」ものであるところ、この点については、本願発明1の前記相違点A1又はB1について検討したのと同様の理由により(前記2(1)イ及び(2)イ参照)、当業者であっても引用発明1及び引用文献2〜5に記載された事項、又は、引用発明2及び引用文献1、3〜5に記載された事項に基づいて容易に発明できたものであるとはいえない。

5 本願発明17〜18について
本願発明17〜18は、「ピン駆動試験システムにおいてセグメント化された駆動回路内のスイッチングブロックを選択的にイネーブルまたはディスエーブルする制御回路」であって、「前記制御回路は、前記試験システムの出力ノードにおける所望の電圧遷移を示す制御信号を受信するように構成されたデータ入力ノード」、「前記データ入力ノードを監視し、かつ前記制御信号の検出された変化に基づいてイネーブル/ディスエーブル信号を生成」する「処理回路」を有し、「前記複数のスイッチングブロックのそれぞれは、コモン電流ソースまたはシンクノードと前記試験システムの前記出力ノードとの間の複数の並列電流経路のうちの1つをイネーブルして、試験信号を提供するように構成されている」ものであるところ、この点については、本願発明1の前記相違点A1又はB1について検討したのと同様の同じ理由により(前記2(1)イ及び(2)イ参照)、引用発明1が備えるものではなく、また、当業者であっても引用発明1及び引用文献2〜5に記載された事項、又は、引用発明2及び引用文献1、3〜5に記載された事項に基づいて容易に発明できたものであるとはいえない。

実施可能要件について
(1) 前記第3の理由3に示したように、請求項1〜18の複数の「スイッチングブロック」又は「スイッチング回路」に関し、この出願の明細書の図5にスイッチングブロック541〜544が並置して並ぶようにブロック図が描かれ、スイッチングブロック541が二つのトランジスタで構成されているところ、このようなトランジスタ素子やスイッチングブロックの接続関係についての記載により、各請求項の複数の「スイッチングブロック」又は「スイッチング回路」の機能を実施可能であるか否かについて検討する。

(2) 本願の明細書には、次のア〜ウの記載がある。
ア スイッチングブロックを構成するトランジスタの接続について、段落【0039】に「一例では、セグメント化されたスイッチング回路540内のスイッチングブロックは、トランジスタの差動対を含む。例えば、第1のスイッチングブロック541は第1の差動対を含むことができ、第2のスイッチングブロック542は第2の差動対を含むことができる、などである。差動対のそれぞれは、類似のまたは非類似の大きさにされまたは構成され得る。例えば、第1の差動対は、トランジスタデバイスの整合対を含むことができ、第2の差動対は、トランジスタデバイスの異なる整合対を含むことができる。複数の差動対が類似の大きさにされまたは整合され、差動対のうちの複数のものがイネーブルされる場合、複数の対のそれぞれを流れる電流密度は実質的に同じであり得る。」
イ 各スイッチブロックをイネーブル等にするための入力に関する構成として、段落【0042】に「デジタル制御回路515は、Swing122電圧信号を監視し、それに応答して、セグメント化されたスイッチング回路540内の1つ以上のスイッチングブロックを選択的にイネーブルするように構成することができる。例えば、比較的低いSwing122電圧信号振幅に応答して、デジタル制御回路515は、比較的小さい出力信号i_OUTを提供するように、セグメント化されたスイッチング回路540内のわずかなスイッチングブロックを対応して選択的にイネーブルすることができる。」
ウ 各スイッチングブロックをイネーブル等にして電流経路を切り替える構成について、段落【0040】に「第1〜第4のスイッチングブロック541〜544のそれぞれは、出力素子102に結合された出力ノードを含む。」、段落【0054】に「動作730では、例は、デジタル制御回路515を使用して、セグメント化されたスイッチング回路540内の1つ以上のスイッチングブロックをイネーブルおよび/またはディスエーブルすることを含むことができる。一例では、スイッチングブロックをイネーブルすることは、i_Swing534電流信号の全部または一部を出力ノードに送信するような、コンバータ回路530およびDUTピン101の間の信号経路内に、スイッチングデバイスを挿入することを含む。スイッチングブロックをディスエーブルすることは、コンバータ回路530とDUTピン101との間の信号経路から、スイッチングデバイスの少なくとも1つのノードを分離することを含むことができる。」

(3) 前記(2)ア〜ウの記載を参照すると、各スイッチングブロックは、各スイッチングブロックが有するトランジスタの差動対が、デジタル制御回路515からの選択的にイネーブルされるようにデジタル制御回路と接続され、イネーブルのときにi_Swing534電流信号を出力ノードに送信するような接続関係、即ち、各スイッチングブロックがi_Swing534電流信号を出力ノードに流す経路を形成できるように並列接続することが読み取れ、このような接続関係の記載をもとに、当業者であれば、試行錯誤の必要なくスイッチングブロックを設計し実施することができるといえる。
したがって、本願の発明の詳細な説明の記載は、当業者が本願請求項1〜18に係る発明の実施をすることができる程度に明確かつ十分に記載したものであって、特許法36条4項1号に適合する。


第5 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2022-02-04 
出願番号 P2019-142285
審決分類 P 1 8・ 536- WY (G01R)
P 1 8・ 121- WY (G01R)
P 1 8・ 113- WY (G01R)
最終処分 01   成立
特許庁審判長 岡田 吉美
特許庁審判官 濱本 禎広
居島 一仁
発明の名称 セグメント化されたピン駆動システム  
代理人 村山 靖彦  
代理人 阿部 達彦  
代理人 実広 信哉  
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