• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 G11C
審判 査定不服 2項進歩性 取り消して特許、登録 G11C
管理番号 1382978
総通号数
発行国 JP 
公報種別 特許審決公報 
発行日 2022-04-28 
種別 拒絶査定不服の審決 
審判請求日 2021-03-18 
確定日 2022-03-22 
事件の表示 特願2018−501197「SRAM用途のためのシングル・エンド型ビット線電流検知増幅器」拒絶査定不服審判事件〔平成29年 3月23日国際公開、WO2017/046671、平成30年11月 1日国内公表、特表2018−532218、請求項の数(21)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,2016年(平成28年)9月1日(パリ条約による優先権主張外国庁受理2015年9月17日,米国)を国際出願日とする出願であって,令和2年3月19日付けで拒絶理由が通知され,令和2年6月18日付けで手続補正がされ,令和2年11月17日付けで拒絶査定(原査定)がされ,これに対し,令和3年3月18日に拒絶査定不服審判の請求がされ,令和3年10月20日付けで拒絶理由(以下,「当審拒絶理由」という。)が通知され,令和4年1月18日付けで手続補正がされたものである。

第2 本願発明
本願請求項1−21に係る発明(以下,それぞれ「本願発明1」−「本願発明21」という。)は,令和4年1月18日付けの手続補正で補正された特許請求の範囲の請求項1−21に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。

「 【請求項1】
メモリセルグループのメモリ配置における読出し増幅器としての使用のための電流検知読出し増幅器であって,前記メモリセルグループの各々において,メモリセルは,ビット線によって前記電流検知読出し増幅器に接続された少なくとも1つの読出しポートを含み,前記電流検知読出し増幅器は,データ出力に接続され,前記電流検知読出し増幅器は,
前記ビット線に結合され,ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための,トランジスタで構成された電圧調整器と,
前記ビット線に結合され,前記ビット線からの入力信号における高電流値及び低電流値を検出するための,トランジスタで構成された測定回路と,
前記高電流値が検出されたときに高電圧レベル出力信号を発生して前記データ出力に出力し,前記低電流値が検出されたときに低電圧レベル出力信号を発生して前記データ出力に出力するための,トランジスタで構成された発生器と,
を含み,
前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで,前記測定回路がイネーブル又はディスエーブルにされる,
電流検知読出し増幅器。」

なお,本願発明2−21の概要は以下のとおりである。

本願発明2−7は,本願発明1を減縮した発明である。

本願発明8は,本願発明1の「電流検知読出し増幅器」の発明を「メモリ回路」の発明として記載したものであり,また,本願発明19は,本願発明1の「電流検知読出し増幅器」の発明を「プロセッサチップ」の発明として記載したものであって,実質的に,本願発明1とカテゴリ表現が異なるだけの発明である。

そして,本願発明9−18は,本願発明8を減縮した発明であり,本願発明20−21は,本願発明19を減縮した発明である。

第3 引用文献,引用発明等
1.引用文献1について
(1)原査定の拒絶の理由に引用された引用文献1(特表2003−532967号公報)には,図面とともに次の事項が記載されている。

ア 「【0014】
記憶セルアレイ30は,示されたように,プロセッサと一体に(すなわち,同じ半導体基板上に)集積化されることもある集積化メモリ素子の通常は一部である記憶セルを含む。より具体的にいえば,図1は記憶セルアレイ30に含まれる8つの単一トランジスタ記憶セルを示す。各記憶セル(例えば,記憶セル32)が,各々が共通ビット線(例えば,BLj又はBLj+1のどちらか)に選択的に(それぞれのワード線WLi−Wli+3を選択することによって)結合される記憶セルのカラムに論理的に位置付けられる。また,各記憶セルは共通ワード線(例えば,WLi−Wli+3のうちの1つ)を選択することによってそれぞれのビット線(BLj,BLj+1)に並列に選択的に接続され得る記憶セルのロウに論理的に位置付けられる。メモリ素子設計に応じて,アドレス信号が,論理レベル検出回路,又は対応する論理レベル検出回路にそれぞれ結合するために,個々のセルを選択するか,またはセルのグループ(例えば,バイトまたはワード)を同時に選択し得る。したがって,記憶セル32が,WLi及びBLjを選択するアドレス信号によってアドレス指定される(すなわち,センスアンプ40の入力IОに結合される)ことがあり,メモリ設計にもとづいて,アドレス信号もまたそれらのビット線を選択する場合は,記憶セル32と同じロウ(すなわち,同じ語線WLiを有する)の別の記憶セルもまた,対応するセンスアンプ(図示せず)に同時に結合され得る。
(途中省略)
【0016】
本発明のこの実施形態において具体化されたように,センス増幅回路40は当業者に既知の従来設計による単一入力電流検知センス増幅器である。入力IOがメモリアレイ30の多数のビット線のうちのどれか一つに多重化され得る。
センス増幅器40が第1の記憶状態を検知する場合に,その全電流消費が第1の値であり,これはセンス増幅器40が第2の記憶状態を検知する場合のセンス増幅器40に対する第2の電流消費値と異なる。より具体的にいえば,本実施形態で具体化されたように,センス増幅器40が「高」又は「オン」セル状態を検知する場合に,その電気的消費が入力IOから記憶セルを通る,測定できる電流を含むのに対して,センス増幅器40が「オフ」又は「低」セル状態を検知する場合に,入力IOから記憶セルを通る,無視できる電流を含む。さらにこの実施形態において,「オフ」又は「低」記憶セル状態を検知する場合に,一定の電流がセンス増幅器40全体によって引き出される。一方,本発明による代替電流検知センスアンプの具体化が,両方の状態を検知する場合に無視できる電流を検知することがあり,及び/又は,どんな検知電流にも加えて,「オン」及び/又は「オフ」状態を検知する場合に無視できない電流を電源から吸い込むことがある。センス増幅器40は種々の方法(例えば,差動電圧/電荷センス増幅器設計)で具体化されることがあり,電流検知設計に限定されないこともまた理解され得る。ただ,代替センスアンプ設計が様々な状態を検知する場合に種々の電流消費量及び機構を有することがあり,一方で,電流消費量は様々な状態を検知する場合に異なるであろう。」

イ 「【0019】
図1の論理レベル検出回路の動作,特にデータ依存雑音を低減又は排除するその動作が,次のようにさらに理解され得る。トランジスタP7,N10,N9,N8,P10及びN12が検知しない場合の状態を設定するように動作し,この間にタイム信号SENが低く(論理0レベル),SENREFが高くて(論理1レベル),出力SOUTを論理0にセットする。
【0020】
センスアンプ40を動作させるために,SEN入力は「高」に駆動される。信号SENREF,VbiasP1,VcascP,およびVbiasN1の電圧が,それらが駆動するトランジスタを「バイアス」するように全てセットされて,プリセット電流を供給可能にする。これらの入力を駆動する回路が説明をわかりやすくするために示されない。トランジスタN11およびN13を通る電流が小さくて,中間レベルにバイアスされたIOノードを保持する。トランジスタP5およびP6がノードCを高く引こうと試み,そしてNH4がノードFを高く引こうと試みるのに対し,NH2がIOを高く引こうと試みるであろう。NH4及びNH1が速度を考慮して追加され,セルが最後に検出される場合に通常導通しない。述べたように,検知動作中,IOノードはメモリ素子のドレイン(例えば,記憶セル32のドレイン)に多重化される。
【0021】
多重化(すなわち,「選択された」)セルが「オン」である場合は,それは電流IONを導通して,この電流をノードBからNH2を通して引き出すであろう。この導通はノードBを低く引こうと試み,また一方で,トランジスタP3がノードBを電源電圧Vdd未満のP3閾値電圧の大きさに維持するであろう。いったんP3が導通すると,そのゲートにおける電圧がP4をオンにし,ノードAを高く引こうと試みるであろう。SENREFは,N3のドレインがオンセルの電流の約半分(すなわち,ION/2)を吸い込むことができるようにN3を駆動するためにセットされる。P3およびP4トランジスタは全セル電流ION(トランジスタN11およびN13を通る,無視できる電流を無視する)をトランジスタN3のドレインに「再現」するので,ノードAは高く引かれ,トランジスタP2,N2,N12,およびP10がこの電圧変化を検出し,それをディジタル電圧レベルに変換するであろう。トランジスタP1およびN1がディジタル電圧レベルのバッファーとして働いて,SOUT信号を駆動する。
【0022】
この動作によって,「オン」セルを検出する場合に,電源から消費される電流(すなわち,電圧源Vddから流れた電流)が次のように見積もられる。トランジスタP5およびP6が信号VbiasP1およびVcascPによってバイアスを掛けられて,トランジスタP5,P6,NH4及びN5によって形成されたシングルエンド電圧増幅器に対して一定のバイアス電流(IBIAS)を与える。ノードCにおける増幅器の出力電圧がNH2のゲート電圧を与え,これは,次には,記憶セルへの電流,およびまたN11及びN13によって伝えられる,無視できる量の電流を与える。トランジスタP8がオフである。記憶セルは1単位の「オンセル電流」(ION)をNH2を通して,したがってP3を通して引き出す。N3はIONの半分(1/2)を単に駆動(吸い込み)でき,そしてトランジスタP4がそのドレイン・ソース電圧(Vds)にバイアスを掛けるまでトランジスタP4はノードAを高く駆動して,IONの約半分(1/2)を引き出すように,N3のゲートがSENREFによってバイアスを掛けられる。トランジスタP2,P10,およびP1が完全な論理レベルまで駆動し,無視できる量の電流を引き出す。したがって,「オン」記憶セル状態の検知中,センスアンプ40は,合計して「オン」セル電流の約1.5倍(すなわち,3ION/2)プラスその電源からの一定電流(IBIAS)を消費する。
【0023】
この間に,消費平衡回路50はこの共通電源から少しも電流を本質的に引き出さない。具体的にいえば,ノードAの高レベルがトランジスタP11をオフにし,したがって少しも電流は消費平衡回路50を通して流れないであろう。
【0024】
多重化記憶セルが「オフ」である場合は,それはどんな有効な電流も伝えず,NH2によって伝えられる電流が無視できる量であり,N11及びN13によって必要とされる電流だけを供給するのに十分な値である。P5及びP6によって形成されたカスコード負荷が高利得を生じ,ノードIОの電圧が前の事例よりもわずか数10ミリボルト高く,ここで記憶セルは電流を伝えていた。しかしながら,ノードC,NH2のゲート電圧は,著しく低下され,NH2及びP3によって供給される電流が非常に小さい。ノードIОが増幅器のバイアス点まで引き上げられている間だけNH1が導通し,そして遮断する。ここで,N5がP5及びP6によって供給された電流IBIASを吸い込む。等しいゲート及びソース電圧を有するので,小さいP3ドレイン電流がP4で再現されるが,この電流はN3の電流吸い込み容量よりもかなり小さいので,ノードAは接地に近づくように引き下げられる。出力トランジスタがこの電圧変化を検出し,SOUT信号を駆動するディジタル電圧信号に変換する。」

ウ 「図1



エ 上記アの段落0016の「センス増幅回路40は当業者に既知の従来設計による単一入力電流検知センス増幅器である。入力IOがメモリアレイ30の多数のビット線のうちのどれか一つに多重化され得る」との記載と,段落0014の「図1は記憶セルアレイ30に含まれる8つの単一トランジスタ記憶セルを示す。各記憶セル(例えば,記憶セル32)が,各々が共通ビット線(例えば,BLj又はBLj+1のどちらか)に選択的に(それぞれのワード線WLi−Wli+3を選択することによって)結合される記憶セルのカラムに論理的に位置付けられる」との記載と,上記ウで引用した図1において,記憶セルアレイ30のビット線(BLj)はセンス増幅回路40の「入力IO」に“接続され”ていることが読み取れることを総合すると,引用文献1には,「入力IOが記憶セルアレイ30の多数のビット線のうちの一つ(BLj)に接続される,単一入力電流検知センス増幅器であるセンス増幅回路40であって,記憶セルアレイ30に含まれる8つの単一トランジスタ記憶セルのうちの4つの記憶セルは,共通ビット線BLjに結合され,残りの4つの記憶セルは,共通ビット線BLj+1に結合されて」いることが記載されていると認められる。
なお,「メモリアレイ30」と「記憶セルアレイ30」は同じものを指すことは明らかであるので,「記憶セルアレイ30」で表記を統一した。

オ 上記イの段落0019の「トランジスタP7,N10,N9,N8,P10及びN12が検知しない場合の状態を設定するように動作し,この間にタイム信号SENが低く(論理0レベル),SENREFが高くて(論理1レベル),出力SOUTを論理0にセットする」との記載から,引用文献1には,「検知しない場合の状態を設定するように,タイム信号SENが論理0レベルになり,出力SOUTを論理0にセット」することが記載されていると認められる。

カ 引用文献1において,「センスアンプ40」と「センス増幅回路40」は同じものを指すことは明らかである。
そうすると,上記イの段落0020の「センスアンプ40を動作させるために,SEN入力は「高」に駆動される」との記載から,引用文献1には,「センス増幅回路40を動作させるために,SEN入力は「高」に駆動され」ることが記載されていると認められる。

キ 上記イの段落0020の「信号SENREF,VbiasP1,VcascP,およびVbiasN1の電圧が,それらが駆動するトランジスタを「バイアス」するように全てセットされて,プリセット電流を供給可能にする。これらの入力を駆動する回路が説明をわかりやすくするために示されない。トランジスタN11およびN13を通る電流が小さくて,中間レベルにバイアスされたIOノードを保持する。」との記載から,引用文献1には,「信号SENREF,VbiasP1,VcascP,およびVbiasN1の電圧が,それらが駆動するトランジスタを「バイアス」するように全てセットされて,プリセット電流を供給可能にし,トランジスタN11およびN13を通る電流が小さくて,中間レベルにバイアスされたIOノードを保持」することが記載されていると認められる。

ク 上記ウで引用した図1の記載から,「トランジスタN11のドレインはIOノードに接続され,ゲートはVbiasN1の電圧で駆動され」ていることが読み取れる。

ケ 上記イの段落0021の「多重化(すなわち,「選択された」)セルが「オン」である場合は,それは電流IONを導通して,この電流をノードBからNH2を通して引き出すであろう。この導通はノードBを低く引こうと試み,また一方で,トランジスタP3がノードBを電源電圧Vdd未満のP3閾値電圧の大きさに維持するであろう。いったんP3が導通すると,そのゲートにおける電圧がP4をオンにし,ノードAを高く引こうと試みるであろう。SENREFは,N3のドレインがオンセルの電流の約半分(すなわち,ION/2)を吸い込むことができるようにN3を駆動するためにセットされる。P3およびP4トランジスタは全セル電流ION(トランジスタN11およびN13を通る,無視できる電流を無視する)をトランジスタN3のドレインに「再現」するので,ノードAは高く引かれ,トランジスタP2,N2,N12,およびP10がこの電圧変化を検出し,それをディジタル電圧レベルに変換するであろう。トランジスタP1およびN1がディジタル電圧レベルのバッファーとして働いて,SOUT信号を駆動する」との記載から,引用文献1には,「選択されたセルが「オン」である場合は,それは電流IONを導通して,この電流をノードBからNH2を通して引き出し,この導通はノードBを低く引こうと試み,また一方で,トランジスタP3がノードBを電源電圧Vdd未満のP3閾値電圧の大きさに維持し,いったんP3が導通すると,そのゲートにおける電圧がP4をオンにし,ノードAを高く引こうと試み,SENREFは,N3のドレインがオンセルの電流の約半分(すなわち,ION/2)を吸い込むことができるようにN3を駆動するためにセットされ,P3およびP4トランジスタは全セル電流IONをトランジスタN3のドレインに「再現」するので,ノードAは高く引かれ,トランジスタP2,N2,N12,およびP10がこの電圧変化を検出し,それをディジタル電圧レベルに変換し,トランジスタP1およびN1がディジタル電圧レベルのバッファーとして働いて,SOUT信号を駆動すること」が記載されていると認められる。
このとき,図1の回路構成からみて,“SOUT信号が高レベルにな”ることは明らかである。

コ 上記イの段落0024の「多重化記憶セルが「オフ」である場合は,それはどんな有効な電流も伝えず,NH2によって伝えられる電流が無視できる量であり,N11及びN13によって必要とされる電流だけを供給するのに十分な値である。P5及びP6によって形成されたカスコード負荷が高利得を生じ,ノードIОの電圧が前の事例よりもわずか数10ミリボルト高く,ここで記憶セルは電流を伝えていた。しかしながら,ノードC,NH2のゲート電圧は,著しく低下され,NH2及びP3によって供給される電流が非常に小さい。ノードIОが増幅器のバイアス点まで引き上げられている間だけNH1が導通し,そして遮断する。ここで,N5がP5及びP6によって供給された電流IBIASを吸い込む。等しいゲート及びソース電圧を有するので,小さいP3ドレイン電流がP4で再現されるが,この電流はN3の電流吸い込み容量よりもかなり小さいので,ノードAは接地に近づくように引き下げられる。出力トランジスタがこの電圧変化を検出し,SOUT信号を駆動するディジタル電圧信号に変換する。」との記載から,引用文献1には,「多重化記憶セルが「オフ」である場合は,それはどんな有効な電流も伝えず,NH2によって伝えられる電流が無視できる量であり,N11及びN13によって必要とされる電流だけを供給するのに十分な値であり,P5及びP6によって形成されたカスコード負荷が高利得を生じ,ノードIОの電圧が前の事例よりもわずか数10ミリボルト高く,ノードC,NH2のゲート電圧は,著しく低下され,NH2及びP3によって供給される電流が非常に小さく,等しいゲート及びソース電圧を有するので,小さいP3ドレイン電流がP4で再現され,この電流はN3の電流吸い込み容量よりもかなり小さいので,ノードAは接地に近づくように引き下げられ,出力トランジスタがこの電圧変化を検出し,SOUT信号を駆動するディジタル電圧信号に変換すること」が記載されていると認められる。
このとき,図1の回路構成からみて,“SOUT信号が低レベルにな”ることは明らかである。

サ 上記ウで引用した図1の記載から,“トランジスタNH2は,ビット線(BLj)に接続されている”ことが読み取れる。

(2)したがって,上記引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。

「入力IOが記憶セルアレイ30の多数のビット線のうちの一つ(BLj)に接続される,単一入力電流検知センス増幅器であるセンス増幅回路40であって,
記憶セルアレイ30に含まれる8つの単一トランジスタ記憶セルのうちの4つの記憶セルは,共通ビット線BLjに結合され,残りの4つの記憶セルは,共通ビット線BLj+1に結合されており,
検知しない場合の状態を設定するように,タイム信号SENが論理0レベルになり,出力SOUTを論理0にセットし,
センス増幅回路40を動作させるために,SEN入力は「高」に駆動され,
信号SENREF,VbiasP1,VcascP,およびVbiasN1の電圧が,それらが駆動するトランジスタを「バイアス」するように全てセットされて,プリセット電流を供給可能にし,トランジスタN11およびN13を通る電流が小さくて,中間レベルにバイアスされたIOノードを保持し,
ここで,トランジスタN11のドレインはIOノードに接続され,ゲートはVbiasN1の電圧で駆動され,
選択されたセルが「オン」である場合は,それは電流IONを導通して,この電流をノードBからNH2を通して引き出し,この導通はノードBを低く引こうと試み,また一方で,トランジスタP3がノードBを電源電圧Vdd未満のP3閾値電圧の大きさに維持し,いったんP3が導通すると,そのゲートにおける電圧がP4をオンにし,ノードAを高く引こうと試み,SENREFは,N3のドレインがオンセルの電流の約半分(すなわち,ION/2)を吸い込むことができるようにN3を駆動するためにセットされ,P3およびP4トランジスタは全セル電流IONをトランジスタN3のドレインに「再現」するので,ノードAは高く引かれ,トランジスタP2,N2,N12,およびP10がこの電圧変化を検出し,それをディジタル電圧レベルに変換し,トランジスタP1およびN1がディジタル電圧レベルのバッファーとして働いて,SOUT信号を駆動することで,SOUT信号が高レベルになり,
多重化記憶セルが「オフ」である場合は,それはどんな有効な電流も伝えず,NH2によって伝えられる電流が無視できる量であり,N11及びN13によって必要とされる電流だけを供給するのに十分な値であり,P5及びP6によって形成されたカスコード負荷が高利得を生じ,ノードIОの電圧が前の事例よりもわずか数10ミリボルト高く,ノードC,NH2のゲート電圧は,著しく低下され,NH2及びP3によって供給される電流が非常に小さく,等しいゲート及びソース電圧を有するので,小さいP3ドレイン電流がP4で再現され,この電流はN3の電流吸い込み容量よりもかなり小さいので,ノードAは接地に近づくように引き下げられ,出力トランジスタがこの電圧変化を検出し,SOUT信号を駆動するディジタル電圧信号に変換することで,SOUT信号が低レベルになり,
トランジスタNH2は,ビット線(BLj)に接続されている,
センス増幅回路40。」

2.引用文献2について
また,原査定の拒絶の理由に引用された引用文献2(米国特許出願公開第2010/0118628号明細書)には,図面とともに次の事項が記載されている。

「[0010] Referring to FIG. 4, a block diagram of a conventional tracking circuit 400 generating a sense amplifier enable signal SAE is shown. The tracking circuit 400 is made up of logical gates and comprises a plurality of inverters 402, 404, and 406 and an AND gate 408. The inverters 402, 404, and 406 sequentially invert the voltage of the word line WL. Each of the inverters 402, 404, and 406 delays the signal on the word line WL for a short period. The AND gate 408 then performs an AND operation on the voltage of the word line and the inverted voltage output by the inverter 406 to obtain the sense amplifier enable signal SAE.
[0011] An operating voltage of a memory circuit may change in response to different host system applications. When a host system application has a heavy data processing load, a voltage level of a voltage source supplied to the memory circuit may be increased for better performance. When application of the host system has a light data processing load, a voltage level of the voltage source supplied to the memory circuit may be decreased to reduce power consumption. When the voltage level of the voltage source is decreased, because a memory cell array comprises a plurality of cells made up of transistors, the cell currents are reduced due to the decreased voltage level of the voltage source, and the memory cell array has a poorer ability for driving the voltage on the bit line. Thus, a tracking circuit should delay a voltage of a word line for a longer period to generate a sense amplifier enable signal SAE when a supply voltage level is decreased, thus allowing the memory cell array to have a longer time period to discharge the bit line. The tracking circuit 400, however, is made up of logical gates and does not adjust the delay period TD according to different supply voltage levels. Thus, a sense amplifier triggered by a sense amplifier enable signal SAE generated by the conventional tracking circuit 400 generates an output signal with poor accuracy when a voltage level of the voltage source supplied to the memory circuit is decreased.」
(当審訳:[0010] 図4を参照すると,センスアンプイネーブル信号SAEを生成する従来のトラッキング回路400のブロック図が示されている。トラッキング回路400は,論理ゲートで構成され,複数のインバータ402,404,406と,ANDゲート408とで構成される。インバータ402,404,406は,ワード線WLの電圧を順次反転させる。インバータ402,404,406の各々は,ワード線WL上の信号を短時間遅延させる。そして,ANDゲート408は,ワード線の電圧と,インバータ406が出力する反転電圧とのAND演算を行い,センスアンプイネーブル信号SAEを得る。
[0011] ホストシステムのアプリケーションの違いにより,メモリ回路の動作電圧が変化することがある。ホストシステムのアプリケーションのデータ処理負荷が大きい場合,メモリ回路に供給される電圧源の電圧レベルは,より良い性能のために増加される。ホストシステムのアプリケーションのデータ処理負荷が軽い場合,メモリ回路に供給される電圧源の電圧レベルを下げて消費電力を低減し得る。電圧源の電圧レベルが低下すると,メモリセルアレイはトランジスタで構成された複数のセルからなるため,電圧源の電圧レベルの低下によりセル電流が減少し,メモリセルアレイはビット線上の電圧を駆動する能力が低くなる。したがって,トラッキング回路は,電源電圧レベルが低下したときに,ワード線の電圧をより長い期間遅延させてセンスアンプイネーブル信号SAEを生成し,メモリセルアレイがビット線を放電する時間をより長くすることが望ましい。しかし,トラッキング回路400は,論理ゲートで構成されており,異なる電源電圧レベルに応じて遅延期間TDを調整することはない。そのため,従来のトラッキング回路400が生成するセンスアンプイネーブル信号SAEをトリガとするセンスアンプは,メモリ回路に供給する電圧源の電圧レベルが低下すると,精度の悪い出力信号を生成してしまう。)

「図4



したがって,上記引用文献2には,「複数のインバータ402,404,406と,ANDゲート408とで構成されるトラッキング回路400にワード線WLの電圧を入力して,センスアンプイネーブル信号SAEを生成し,生成したセンスアンプイネーブル信号SAEでセンスアンプをトリガする。」という技術的事項が記載されていると認められる。

第4 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると,次のことがいえる。

ア 引用発明の「記憶セル」は,本願発明1の「メモリセル」に相当する。
引用発明の「記憶セルアレイ30」は,当該「記憶セルアレイ30」に含まれる8つの単一トランジスタ記憶セルのうちの4つの記憶セルは,共通ビット線BLjに結合され,残りの4つの記憶セルは,共通ビット線BLj+1に結合されており,共通ビット線ごとに“記憶セルのグループ”を形成しているから,引用発明の“共通ビット線ごとの記憶セルのグループ”は,本願発明1の「メモリセルグループ」に相当するといえる。また,引用発明の「記憶セルアレイ30」は,“記憶セルのグループ”を“配置”したものであるから,本願発明1の「メモリセルグループのメモリ配置」に相当する。
また,引用発明の「単一入力電流検知センス増幅器」は,“読出し増幅器”として“使用”されるものであるから,本願発明1の「読出し増幅器としての使用のための電流検知読出し増幅器」に相当する。
したがって,引用発明の「入力IOが記憶セルアレイ30の多数のビット線のうちの一つ(BLj)に接続される,単一入力電流検知センス増幅器であるセンス増幅回路40」は,本願発明1の「メモリセルグループのメモリ配置における読出し増幅器としての使用のための電流検知読出し増幅器」に相当する。

イ 引用発明において,「記憶セルアレイ30に含まれる8つの単一トランジスタ記憶セルのうちの4つの記憶セル」は,共通ビット線BLjに結合され,「残りの4つの記憶セル」は,共通ビット線BLj+1に結合され,共通ビット線はセンス増幅回路40の入力IOに接続され,これにより「記憶セル」のデータが読み出されるものであるから,引用発明の“共通ビット線ごとの記憶セルのグループ”の“各々において”,「記憶セル(メモリセル)」は,“ビット線によってセンス増幅回路40(電流検知読出し増幅器)に接続された”少なくとも1つの“読出しポート”を含むものである。
したがって,引用発明と本願発明1とは,“前記メモリセルグループの各々において,メモリセルは,ビット線によって前記電流検知読出し増幅器に接続された少なくとも1つの読出しポートを含”む点で一致する。

ウ 引用発明の「センス増幅回路40」は,選択されたセルが「オン」であるか「オフ」であるかに応じた「SOUT信号」を「出力SOUT」に出力するものであるから,引用発明の「出力SOUT」が本願発明1の「データ出力」に相当する。
したがって,引用発明と本願発明1とは,“電流検知読出し増幅器は,データ出力に接続され”る点で一致する。

エ 引用発明では,『信号SENREF,VbiasP1,VcascP,およびVbiasN1の電圧が,それらが駆動するトランジスタを「バイアス」するように全てセットされて,プリセット電流を供給可能にし,トランジスタN11およびN13を通る電流が小さくて,中間レベルにバイアスされたIOノードを保持し』ているところ,引用発明の「IOノード」はビット線に接続されているから,当該「IOノード」の“電圧”は,“ビット線電圧”であるといえるから,引用発明の「中間レベルにバイアスされたIOノードを保持」することは,本願発明1の「ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持する」ことに相当し,そのように保持するために「信号SENREF,VbiasP1,VcascP,およびVbiasN1の電圧」によって「駆動」される「トランジスタ」が,本願発明1の「トランジスタで構成された電圧調整器」に相当する。
また,引用発明の「トランジスタN11」は,「ゲート」が「VbiasN1の電圧で駆動され」ているから,「中間レベルにバイアスされたIOノードを保持」するために使用される“電圧調整器”を構成する複数の「トランジスタ」のうちの一つであり,また,その「ドレイン」は「IOノードに接続され」ているから,“ビット線に結合され”ているといえる。
以上のことから,引用発明と本願発明1とは,“ビット線に結合され,ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための,トランジスタで構成された電圧調整器”を含む点で一致する。

オ 引用発明において,『選択されたセルが「オン」である場合』は,「それは電流IONを導通して,この電流をノードBからNH2を通して引き出し」,「ノードAは高く引かれ」,「SOUT信号が高レベル」になる一方,『多重化記憶セルが「オフ」である場合』は,「それはどんな有効な電流も伝えず,NH2によって伝えられる電流が無視できる量であり」,「ノードAは接地に近づくように引き下げられ」,「SOUT信号が低レベル」になるものと認められる。
ここで,引用発明の「トランジスタNH2」は,「ビット線(BLj)に接続され」ていて,『セルが「オン」である場合』には,当該セルの「電流ION」を導通する一方,『セルが「オフ」である場合』には,当該セルに電流が流れないことを「伝え」る働きをするものである。
したがって,引用発明の「トランジスタNH2」は,本願発明1の「前記ビット線に結合され,前記ビット線からの入力信号における高電流値及び低電流値を検出するための,トランジスタで構成された測定回路」に相当する。

カ(ア)引用発明の『選択されたセルが「オン」である場合』は,「それは電流IONを導通して,この電流をノードBからNH2を通して引き出」すように動作するから,本願発明1の「高電流値が検出されたとき」に相当する。
そして,『選択されたセルが「オン」である場合』には,「それは電流IONを導通して,この電流をノードBからNH2を通して引き出し」,「ノードAは高く引かれ」,「SOUT信号が高レベル」になるものと認められ,当該「高レベル」の「SOUT信号」は,本願発明1の「高電圧レベル出力信号」に相当する。
(イ)一方,引用発明の『多重化記憶セルが「オフ」である場合』は,「それはどんな有効な電流も伝えず,NH2によって伝えられる電流が無視できる量であ」るから,本願発明1の「前記低電流値が検出されたとき」に相当する。
そして,『多重化記憶セルが「オフ」である場合』には,「それはどんな有効な電流も伝えず,NH2によって伝えられる電流が無視できる量であり」,「ノードAは接地に近づくように引き下げられ」,「SOUT信号が低レベル」になるものと認められ,当該「低レベル」の「SOUT信号」は,本願発明1の「低電圧レベル出力信号」に相当する。
(ウ)引用発明では,「SOUT信号」を発生するために,「トランジスタP1およびN1がディジタル電圧レベルのバッファーとして働いて」いるから,引用発明の「トランジスタP1およびN1」は,本願発明1の「トランジスタで構成された発生器」に相当する。
(エ)以上(ア)〜(ウ)のことから,引用発明と本願発明1とは,「高電流値が検出されたときに高電圧レベル出力信号を発生してデータ出力に出力し,低電流値が検出されたときに低電圧レベル出力信号を発生して前記データ出力に出力するための,トランジスタで構成された発生器」を含む点で一致する。

したがって,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「メモリセルグループのメモリ配置における読出し増幅器としての使用のための電流検知読出し増幅器であって,前記メモリセルグループの各々において,メモリセルは,ビット線によって前記電流検知読出し増幅器に接続された少なくとも1つの読出しポートを含み,前記電流検知読出し増幅器は,データ出力に接続され,前記電流検知読出し増幅器は,
前記ビット線に結合され,ビット線電圧を電力供給電圧より低く且つ接地より高い定電圧レベルに保持するための,トランジスタで構成された電圧調整器と,
前記ビット線に結合され,前記ビット線からの入力信号における高電流値及び低電流値を検出するための,トランジスタで構成された測定回路と,
前記高電流値が検出されたときに高電圧レベル出力信号を発生して前記データ出力に出力し,前記低電流値が検出されたときに低電圧レベル出力信号を発生して前記データ出力に出力するための,トランジスタで構成された発生器と,
を含む,
電流検知読出し増幅器。」

(相違点)本願発明1の電流検知読出し増幅器は,「前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで,前記測定回路がイネーブル又はディスエーブルにされる」のに対して,引用発明のセンス増幅回路40は,タイム信号SENによって動作のオンオフが決定されている点。

(2)相違点についての判断
上記相違点について検討する。
引用文献2には,「複数のインバータ402,404,406と,ANDゲート408とで構成されるトラッキング回路400にワード線WLの電圧を入力して,センスアンプイネーブル信号SAEを生成し,生成したセンスアンプイネーブル信号SAEでセンスアンプをトリガする。」という技術的事項は記載されているものの,「前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで,前記測定回路がイネーブル又はディスエーブルにされる」という上記相違点に係る構成は記載されていない。
また,上記相違点に係る構成が当該技術分野における周知技術であったということもできない。
したがって,本願発明1は,当業者であっても引用発明,引用文献2に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2−7について
本願発明2−7は,本願発明1を減縮した発明であり,本願発明1の上記相違点に係る構成と同一の構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明,引用文献2に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3.本願発明8−21について
本願発明8は,本願発明1の「電流検知読出し増幅器」の発明を「メモリ回路」の発明として記載したものであり,また,本願発明19は,本願発明1の「電流検知読出し増幅器」の発明を「プロセッサチップ」の発明として記載したものであって,本願発明1の上記相違点に係る構成を備えるものであるから,本願発明1と同様の理由により,当業者であっても,引用発明,引用文献2に記載された技術的事項に基づいて容易に発明できたものとはいえない。
また,本願発明9−18は,本願発明8を減縮した発明であり,本願発明20−21は,本願発明19を減縮した発明であるから,本願発明1と同様の理由により,当業者であっても,引用発明,引用文献2に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第5 原査定の概要及び原査定についての判断
原査定は,請求項1−21について上記引用文献1,2に基づいて,当業者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができないというものである。しかしながら,令和4年1月18日付け手続補正により補正された請求項1−21は,
「前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで,前記測定回路がイネーブル又はディスエーブルにされる」という上記相違点に係る構成を有するものとなっており,上記のとおり,本願発明1−21は,上記引用文献1に記載された発明及び上記引用文献2に記載された技術的事項に基づいて,当業者が容易に発明できたものではない。したがって,原査定を維持することはできない。

第6 当審拒絶理由について
1.特許法第36条第6項第1号について
当審では,『請求項の「測定回路」及び「発生器」が,図6に記載されるどのトランジスタに対応するものであるのかが,不明確である。』との拒絶の理由を通知しているが,令和4年1月18日付けの補正において,「発生器」における「前記ビット線に結合され」との記載が削除され,「前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで,前記測定回路がイネーブル又はディスエーブルにされる」と補正された結果,この拒絶の理由は解消した。

2.特許法第36条第6項第2号について
当審では,『請求項には,「前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により,前記測定回路がイネーブル又はディスエーブルにされる」(以下,「記載B」という。)と記載されているが,「ワード線信号又は反転ワード線信号により,前記測定回路がイネーブル又はディスエーブルにされる」との記載は,「ワード線信号又は反転ワード線信号」のタイミングで測定回路が「イネーブル又はディスエーブル」にされることを特定しようとしているのか,あるいは,例えば「ワード線信号又は反転ワード線信号」を遅延した信号を用いて生成された信号を使用して測定回路が「イネーブル又はディスエーブル」にされることを含む構成であるのかが不明確である。』との拒絶の理由を通知しているが,令和4年1月18日付けの補正において,「前記メモリセルの読出しのための同じワード線信号又は反転ワード線信号により前記発生器がイネーブル又はディスエーブルにされることで,前記測定回路がイネーブル又はディスエーブルにされる」と補正された結果,この拒絶の理由は解消した。

第7 むすび
以上のとおり,本願発明1−21は,当業者が引用発明及び引用文献2に記載された技術的事項に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。

 
審決日 2022-03-01 
出願番号 P2018-501197
審決分類 P 1 8・ 537- WY (G11C)
P 1 8・ 121- WY (G11C)
最終処分 01   成立
特許庁審判長 篠原 功一
特許庁審判官 須田 勝巳
金子 秀彦
発明の名称 SRAM用途のためのシングル・エンド型ビット線電流検知増幅器  
代理人 上野 剛史  
代理人 太佐 種一  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ