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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G09F
審判 査定不服 2項進歩性 特許、登録しない。 G09F
管理番号 1385841
総通号数
発行国 JP 
公報種別 特許審決公報 
発行日 2022-07-29 
種別 拒絶査定不服の審決 
審判請求日 2021-05-25 
確定日 2022-06-14 
事件の表示 特願2017−521204「アレイ基板、その製造方法及び表示装置」拒絶査定不服審判事件〔平成29年 4月20日国際公開、WO2017/063568、平成31年 1月17日国内公表、特表2019−501400〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2016年(平成28年)10月13日を国際出願日とする外国語特許出願であって(パリ条約による優先権主張外国庁受理2015年10月15日、中華人民共和国)、その手続の経緯は以下のとおりである。

令和 2年 6月 1日付け:拒絶理由通知書
令和 2年 9月 8日 :意見書、手続補正書の提出
令和 3年 1月20日付け:拒絶査定(令和3年1月25日送達、以下「原査定」という。)
令和 3年 5月25日 :審判請求書、手続補正書の提出
令和 3年 7月27日 :前置報告書
令和 3年11月10日 :上申書


第2 令和3年5月25日にされた手続補正についての補正の却下の決定
[補正の却下の決定の結論]
令和3年5月25日にされた手続補正を却下する。

[補正の却下の決定の理由]
1 補正の内容
令和3年5月25日にされた手続補正(以下「本件補正」という。)は、特許請求の範囲についてした補正であり、この補正により、以下に示すとおり、本件補正前の請求項1が、本件補正後の請求項1に補正された。

<本件補正前の請求項1>
「 【請求項1】
単結晶シリコン層と、
前記単結晶シリコン層上に配置されたアレイ回路層と、を含むアレイ基板であって、
前記アレイ回路層はスキャン駆動回路と、データ駆動回路と、複数の画素回路とを含み、
前記スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成され、
前記複数の画素回路の各々は、前記複数のスキャンラインのうちの少なくともひとつと前記複数のデータラインのうちの少なくともひとつの制御下で前記複数の画素のひとつを駆動して発光させるように構成され、
前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は前記単結晶シリコン層に配置される活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含み、
前記単結晶シリコン層のキャリア移動度が600cm2/V‐secより大きくなるように構成されており、
中央表示領域、第1周辺領域および第2周辺領域が前記単結晶シリコン層上に設けられており、前記中央表示領域は複数の画素領域を含み、
前記アレイ回路層では、前記スキャン駆動回路は前記第1周辺領域内に形成され、前記データ駆動回路は前記第2周辺領域内に形成され、前記画素回路は各画素領域内に形成されていることを特徴とするアレイ基板。」

<本件補正後の請求項1>
「 【請求項1】
単結晶シリコン層と、
前記単結晶シリコン層上に配置されたアレイ回路層と、を含むアレイ基板であって、
前記アレイ回路層はスキャン駆動回路と、データ駆動回路と、複数の画素回路とを含み、
前記スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成され、
前記複数の画素回路の各々は、前記複数のスキャンラインのうちの少なくともひとつと前記複数のデータラインのうちの少なくともひとつの制御下で前記複数の画素のひとつを駆動して発光させるように構成され、
前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域であって、前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有するような活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含み、
前記単結晶シリコン層のキャリア移動度が600cm2/V‐secより大きくなるように構成されており、
中央表示領域、第1周辺領域および第2周辺領域が前記単結晶シリコン層上に設けられており、前記中央表示領域は複数の画素領域を含み、
前記アレイ回路層では、前記スキャン駆動回路は前記第1周辺領域内に形成され、前記データ駆動回路は前記第2周辺領域内に形成され、前記画素回路は各画素領域内に形成されていることを特徴とするアレイ基板。」(下線は、補正箇所を示す。)

2 補正の目的
本件補正は、本件補正前の「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は前記単結晶シリコン層に配置される活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含」む構成における「単結晶シリコン層に配置される活性領域」について、「前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有する」との限定を行うものであり、かつ本件補正前の請求項1に記載された発明と本件補正後の請求項1に記載される発明は、産業上の利用分野及び解決しようとする課題が同一であることから、本件補正は、特許法17条の2第5項2号に規定する特許請求の範囲の減縮を目的とする補正である。

そこで、本件補正後の請求項1に係る発明(以下「本件補正発明」という。)が、特許出願の際独立して特許を受けることができるものであるかについて検討する。

3 独立特許要件の判断
(1) 本件補正発明
本件補正発明は、前記「1 補正の内容」の<本件補正後の請求項1>に記載された事項により特定されるとおりのものと認める。

(2) 引用文献に記載された発明の認定等
ア 引用文献1に記載された事項と引用発明1の認定
(ア) 引用文献1に記載された事項
原査定の拒絶の理由に引用され、本願の優先日前に発行された特開2009−3435号公報(以下、原査定において引用された順番に従って、この文献を「引用文献1」という。)には、以下の事項が記載されている。下線は当審において付したもので、以下同様である。

「【技術分野】
【0001】
本発明は発光装置に関し、特に画素を構成するトランジスタとして単結晶半導体層をチャネル形成領域として利用する発光装置に関する。」

「【0013】
(実施の形態1)
本実施の形態では、発光装置の構成及び作製方法の一例に関し図面を参照して説明する。本実施の形態で示す発光装置は、SOI(Silicon on Insulator)基板を用いる。SOI基板は、貼り合わせSOI技術により形成することができる。以下に、ガラス等の絶縁表面を有する基板に単結晶半導体層を接合させたSOI基板を用いて作製された発光装置に関して図面を参照して説明する。
【0014】
まず、本実施の形態で示す発光装置の構成に関して、図1を参照して説明する。なお、図1では、発光装置の画素部と、当該画素部の動作を制御する駆動回路部に関して示している。
【0015】
図1(A)に示す発光装置は、基板100上に画素部120を構成するトランジスタ121と駆動回路部130を構成するトランジスタ131が設けられている。また、画素部120には、画素電極106、有機化合物を含む層107(有機薄膜、有機EL層ともいう)及び対向電極108から構成される発光素子109が設けられている。画素電極106は、トランジスタ121のソース又はドレインと電気的に接続するように設けられており、画素電極106と対向電極108の間に有機化合物を含む層107が設けられている。
【0016】
また、図1(A)に示す発光装置において、画素部120に設けられたトランジスタ121はチャネル形成領域を形成する単結晶半導体層122を有しており、駆動回路部130に設けられたトランジスタ131はチャネル形成領域を形成する単結晶半導体層132を有している。つまり、本実施の形態で示す発光装置は、単結晶半導体層をチャネル形成領域として用いるトランジスタにより駆動が行われる。
【0017】
基板100と単結晶半導体層122との間には、基板100と単結晶半導体層122とを接合するために絶縁層(以下、「接合層101」と記す)が少なくとも設けられている。また、基板100と単結晶半導体層132との間にも、基板100と単結晶半導体層132とを接合するために接合層101が少なくとも設けられている。
【0018】
基板100は、絶縁表面を有する基板を用いる。具体的には、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板を基板100として用いることができる。基板110としてガラス基板を用いるのが好ましく、例えば、第6世代(1500mm×1850mm)、第7世代(1870mm×2200mm)、第8世代(2200mm×2400mm)といわれる大面積のマザーガラス基板を用いることによって量産性を向上させることができる。
【0019】
接合層101は、単層構造としても積層構造としてもよいが、基板100と接合する面(以下、「接合面」とも記す)が平滑面を有し親水性表面となる絶縁層を用いることが好ましい。平滑面を有し親水性表面を形成できる絶縁層としては、酸化シリコン層が適している。特に、有機シランを用いて化学気相成長法により作製される酸化シリコン層が好ましい。有機シランを用いて形成された酸化シリコン層を用いることによって、基板100上に単結晶半導体層122、単結晶半導体層132との接合を強固にすることができるため、基板100と単結晶半導体層122、単結晶半導体層132との剥離を抑制することができるためである。
【0020】
有機シランとしては、テトラエトキシシラン(略称;TEOS:化学式Si(OC2H5)4)、テトラメチルシラン(TMS:化学式Si(CH3)4)、トリメチルシラン((CH3)3SiH)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、トリスジメチルアミノシラン(SiH(N(CH3)2)3)等のシリコン含有化合物を用いることができる。
【0021】
単結晶半導体層122、単結晶半導体層132は、代表的には単結晶シリコンを適用することができる。その他、ゲルマニウムや、ガリウムヒ素、インジウムリンなどの化合物半導体である結晶性半導体層を適用することもできる。
【0022】
また、本実施の形態で示す発光装置は、図1(B)に示すように接合層101と、単結晶半導体層122、単結晶半導体層132との間に窒素を含有する絶縁層(以下、「窒素含有層102」と記す)を設けた構成とすることが好ましい。窒素含有層102は、基板100に含まれる可動イオンや水分等の不純物がトランジスタ121、トランジスタ131を構成する単結晶半導体層に拡散することを防ぐためのバリア層として機能しうる。例えば、基板100としてガラス基板を用いた場合には、ガラスに含まれるナトリウム等のアルカリ金属やアルカリ土類金属が単結晶半導体層122、単結晶半導体層132に混入することによりトランジスタ121、トランジスタ131の特性に悪影響を及ぼすおそれがあるが、窒素含有層102を設けることによりそれを防止することができる。
【0023】
図1(B)に示す構成は、単結晶半導体基板の表面にあらかじめ窒素含有層102と接合層101を積層させて形成し、接合層101と基板100を貼り合わせた後に、単結晶半導体基板から単結晶半導体層を分離することにより設けることができる。
【0024】
窒素含有層102は、窒化シリコン層、窒化酸化シリコン層又は酸化窒化シリコン層を用いて単層構造又は積層構造で形成する。例えば、接合層101側から窒化酸化シリコン層、酸化窒化シリコン層を積層させて窒素含有層102とすることができる。接合層101は基板100と単結晶半導体層122、単結晶半導体層132との接合を形成するために設けるのに対し、窒素含有層102は基板100に含まれる可動イオンや水分等の不純物が単結晶半導体層122、単結晶半導体層132に拡散することを防ぐために設ける。
【0025】
なお、酸化窒化シリコン層とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、濃度範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、Siが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化シリコン層とは、その組成として、酸素よりも窒素の含有量が多いものであって、RBS及びHFSを用いて測定した場合に、濃度範囲として酸素が5〜30原子%、窒素が20〜55原子%、Siが25〜35原子%、水素が10〜30原子%の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を100原子%としたとき、窒素、酸素、Si及び水素の含有比率が上記の範囲内に含まれるものとする。」

「【0075】
次に、SOI基板165上にトランジスタや発光素子を作製する方法に関して図面を参照して説明する。
【0076】
まず、単結晶半導体層164を選択的にエッチングして、島状の単結晶半導体層122、単結晶半導体層132を形成する(図5(A)参照)。
【0077】
次に、単結晶半導体層122、単結晶半導体層132を覆うようにゲート絶縁膜171を形成する(図5(B)参照)。
【0078】
ゲート絶縁膜171は、CVD法、スパッタリング法又は熱酸化法等により、酸化シリコン、酸化窒化シリコン、窒化シリコン等の絶縁膜を用いて単層又は積層構造で設けることができる。
【0079】
また、ゲート絶縁膜171は、単結晶半導体層122、単結晶半導体層132に対しプラズマ処理を行うことにより、表面を酸化又は窒化することで形成してもよい。例えば、He、Ar、Kr、Xeなどの希ガスと、酸素、酸化窒素(NO2)、アンモニア、窒素、水素などの混合ガスを導入したプラズマ処理で形成する。この場合のプラズマの励起は、マイクロ波の導入により行うと、低電子温度で高密度のプラズマを生成することができる。この高密度プラズマで生成された酸素ラジカル(OHラジカルを含む場合もある)や窒素ラジカル(NHラジカルを含む場合もある)によって、単結晶半導体層の表面を酸化または窒化することができる。
【0080】
このような高密度のプラズマを用いた処理により、1nm以上20nm以下、代表的には5nm以上10nm以下の絶縁膜が単結晶半導体層に形成される。この場合の反応は、固相反応であるため、当該絶縁膜と単結晶半導体層との界面準位密度をきわめて低くすることができる。このような高密度プラズマ処理は、単結晶半導体層を直接酸化(または窒化)するため、形成される絶縁膜の厚さのばらつきを極めて小さくすることができる。このような高密度プラズマ処理により単結晶半導体層の表面を固相酸化することにより、均一性が良く、界面準位密度が低い絶縁膜を形成することができる。
【0081】
なお、ゲート絶縁膜171は、高密度プラズマ処理によって形成される絶縁膜のみを用いても良いし、それにCVD法やスパッタリング法等で酸化シリコン、酸化窒化シリコン又は窒化シリコンの絶縁膜のいずれか一つ又は複数を堆積し、積層させても良い。いずれにしても、高密度プラズマで形成した絶縁膜をゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを小さくすることができる。
【0082】
次に、ゲート絶縁膜171上に、第1の導電層172と第2の導電層173を順に積層して形成する(図5(C)参照)。第1の導電層172、第2の導電層173は、タンタル(Ta)、窒化タンタル、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ニオブ(Nb)等から選択された元素、またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成する。又は、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成する。なお、第1の導電層172及び第2の導電層173は同一の導電材料を用いても良いし、異なる導電材料を用いても良い。
【0083】
第1の導電層172と第2の導電層173の組み合わせの例を挙げると、窒化タンタル膜とタングステン膜、窒化タングステン膜とタングステン膜、窒化モリブデン膜とモリブデン膜等が挙げられる。ここでは、第1の導電層は、CVD法やスパッタリング法等により、20nm以上100nm以下の厚さで形成する。第2の導電層は、100nm以上400nm以下の厚さで形成する。また、本実施の形態では2層の導電層の積層構造としたが、1層としても良いし、もしくは3層以上の積層構造としても良い。3層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
【0084】
次に、第2の導電層173上にレジストマスク174を選択的に形成し、当該レジストマスク174を用いて、第1のエッチング処理及び第2のエッチング処理を行う。
【0085】
第1のエッチング処理を行うことによって、ゲート絶縁膜171上に形成された第1の導電層172及び第2の導電層173を選択的に除去し、単結晶半導体層122の上方にゲート電極として機能しうる第1の導電層123及び第2の導電層124の積層構造を残存させ、単結晶半導体層132の上方にゲート電極として機能しうる第1の導電層133及び第2の導電層134の積層構造を残存させる(図5(D)参照)。
【0086】
その後、第2のエッチング処理を行うことによって、第2の導電層124、134の端部を選択的にエッチングする(図5(E)参照)。その結果、第2の導電層124、134の幅が第1の導電層123、133の幅より小さい構造を得ることができる。
【0087】
第1のエッチング処理及び第2のエッチング処理に用いるエッチング法は適宜選択すれば良いが、エッチング速度を向上するにはECR(Electron Cyclotron Resonance)やICP(Inductively Coupled Plasma:誘導結合プラズマ)などの高密度プラズマ源を用いたドライエッチング装置を用いればよい。第1のエッチング処理および第2のエッチング処理のエッチング条件を適宜調節することで、第1の導電層123、133及び第2の導電層124、134の端部を所望のテーパー形状となるように形成することができる。
【0088】
次に、第1の導電層123、133及び第2の導電層124、134をマスクとして、単結晶半導体層122、単結晶半導体層132に不純物元素を導入し、単結晶半導体層122に低濃度の不純物領域125を形成し、単結晶半導体層132に低濃度の不純物領域135を形成する(図6(A)参照)。
【0089】
不純物元素の導入は、n型又はp型の不純物元素を用いてイオンドープ法、イオン注入法等により行うことができる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
【0090】
ここでは、単結晶半導体層122において、不純物領域125は第1の導電層123と重ならない領域に形成されている例を示しているが、不純物元素を導入する条件によっては第1の導電層123と重なる領域にも不純物領域125が形成されうる。また、単結晶半導体層132において、不純物領域135は第1の導電層133と重ならない領域に形成されている例を示しているが、不純物元素を導入する条件によっては第1の導電層133と重なる領域にも不純物領域135が形成されうる。
【0091】
次に、第1の導電層123、第2の導電層124、単結晶半導体層122の上方にレジストマスク175を選択的に形成し、当該レジストマスク175、第1の導電層133及び第2の導電層134をマスクとして、単結晶半導体層122、単結晶半導体層132に不純物元素を導入する。その結果、単結晶半導体層122に不純物領域126、127が形成され、単結晶半導体層132に不純物領域136、137が形成される(図6(B)参照)。なお、不純物元素は、第1の導電層133を突き抜けて単結晶半導体層132に導入される。
【0092】
不純物元素の導入は、n型又はp型の不純物元素を用いてイオンドープ法、イオン注入法等により行うことができる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。
【0093】
単結晶半導体層122において、レジストマスク175で覆われていない領域に形成された高濃度の不純物領域127はトランジスタのソース領域又はドレイン領域として機能し、レジストマスク175で覆われ第1の導電層123と重ならない領域に形成された低濃度の不純物領域126はトランジスタのLDD領域として機能する。また、単結晶半導体層132において、第1の導電層133と重ならない領域に形成された高濃度の不純物領域137はトランジスタのソース領域又はドレイン領域として機能し、第1の導電層133と重なり第2の導電層134と重ならない領域に形成された低濃度の不純物領域136はトランジスタのLDD領域として機能する。
【0094】
LDD領域とは、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を添加した領域のことであり、LDD領域を設けると、ドレイン領域近傍の電界を緩和してホットキャリア注入による劣化を防ぐという効果がある。また、ホットキャリアによるトランジスタの劣化を防ぐため、ゲート絶縁膜を介してLDD領域をゲート電極と重ねて配置させた構造(「GOLD(Gate−drain Overlapped LDD)構造」とも呼ぶ)としてもよい。本実施の形態では、画素部120を構成するトランジスタにLDD領域を設け、駆動回路部130を構成するトランジスタにGOLD構造とした例を示しているが、これに限られない。画素部120を構成するトランジスタにGOLD構造を設けてもよい。
【0095】
また、画素部120を構成するトランジスタはn型のみ、p型のみ、n型及びp型で設けてもよいし、駆動回路部130を構成するトランジスタはn型のみ、p型のみ、n型及びp型で設けてもよい。
【0096】
次に、層間絶縁層を形成する。ここでは、層間絶縁層として、絶縁層176と絶縁層177を積層して形成する。続いて、ゲート絶縁膜171、絶縁層176、絶縁層177に選択的に開口部を形成し、ソース電極又はドレイン電極として機能する導電層128、138を形成する(図6(C)参照)。
【0097】
絶縁層176、177は、CVD法やスパッタ法等で形成した、酸化シリコン、酸化窒化シリコン、窒化シリコン等の絶縁層を用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Si−O−Si結合を含む材料に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。オキサゾール樹脂は、例えば、感光性ポリベンゾオキサゾール等である。感光性ポリベンゾオキサゾールは、誘電率が低く(常温1MHzで誘電率2.9)、耐熱性が高く(示差熱天秤(TG/DTA:Thermogravimetry−Differential Thermal Analysis)で昇温5℃/minで熱分解温度550℃)、吸水率が低い(常温24時間で0.3%)材料である。オキサゾール樹脂は、ポリイミド等の比誘電率(3.2〜3.4程度)と比較すると、比誘電率が低いため(2.9程度)、寄生容量の発生を抑制し、高速動作を行うことができる。ここでは、絶縁層176については、CVD法により酸化シリコン、酸化窒化シリコン又は窒化シリコンを用いて形成し、絶縁層177については、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、シロキサン樹脂等のシロキサン材料、又はオキサゾール樹脂を用いて形成する。
【0098】
導電層128、138は、アルミニウム、タングステン、チタン、タンタル、モリブデン、ニッケル、ネオジム(Nd)から選ばれた一種の元素または当該元素を複数含む合金からなる単層構造または積層構造を用いることができる。例えば、当該元素を複数含む合金からなる導電層として、チタンを含有したアルミニウム合金、ネオジムを含有したアルミニウム合金などで形成することができる。また、積層構造で設ける場合、例えば、アルミニウム層若しくは上述したようなアルミニウム合金層を、チタン層で挟んで積層させた構造としても良い。なお、導電層128、138は、トランジスタのソース電極又はドレイン電極として機能する。
【0099】
次に、導電層128と電気的に接続するように画素電極106を形成する(図6(D)参照)。ここでは、導電層128上に設けられた絶縁層178上に画素電極106が形成されている例を示しているが、これに限られない。例えば、絶縁層177上に画素電極106を設けた構成としてもよい。画素電極106は、発光装置において、陽極、又は陰極として機能する。
【0100】
絶縁層178は、CVD法やスパッタ法等で形成した、酸化シリコン、酸化窒化シリコン、窒化シリコン等の絶縁層を用いることができる。また、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル、エポキシ等の有機材料、またはシロキサン樹脂等のシロキサン材料、オキサゾール樹脂などからなる単層または積層構造で設けることができる。
【0101】
画素電極106は、透光性を有する導電性材料からなる透明導電層を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物(ITO)、インジウム亜鉛酸化物(IZO)、酸化ケイ素を添加したインジウム錫酸化物(ITSO)なども用いることができる。また、仕事関数の大きい材料、例えば、ニッケル(Ni)、タングステン(W)、クロム(Cr)、白金(Pt)、亜鉛(Zn)、スズ(Sn)、インジウム(In)またはモリブデン(Mo)から選ばれた元素、または前記元素を主成分とする合金材料、例えば窒化チタン、窒化珪素チタン、珪化タングステン、窒化タングステン、窒化珪化タングステン、窒化ニオブを用いて、単層膜またはそれらの積層膜で設けてもよい。」

「【0126】
(実施の形態3)
本実施の形態では、発光装置の一例に関して図面を参照して説明する。
【0127】
図8にアクティブマトリクス型EL表示装置のブロック図を示す。EL表示装置は、走査線駆動回路251、信号線駆動回路252等から構成される駆動回路部と、画素253が複数配置された画素部120とを有している。
【0128】
信号線駆動回路252から出力される信号は、信号線S1〜Sxに入力され、各画素253に伝達される。また、走査線駆動回路251から出力される信号は、走査線G1〜Gyに入力され、各画素253に伝達される。また、信号線に並行に電源供給線V1〜Vxが配置され、各画素253に電流を供給する。
【0129】
また、本実施の形態で示すEL表示装置は、走査線駆動回路251、信号線駆動回路252等の駆動回路部と画素部120を1つの基板上に設けた構成とすることができる。さらに、走査線駆動回路251、信号線駆動回路252、画素253は、上記実施の形態で示したように単結晶半導体層をチャネル形成領域として利用するトランジスタで構成される。従って、多結晶半導体層を用いて駆動回路部や画素のトランジスタを構成するEL表示装置と比較して、トランジスタ等の素子のサイズの微細化や高速動作が可能となる。
【0130】
次に、本実施の形態で示すEL表示装置の画素253の一例を図9に示す。
【0131】
画素253は、第1のトランジスタ261、第2のトランジスタ262、容量素子263及び発光素子264を有している。なお、ここでは、第1のトランジスタ261をnチャネル型トランジスタで設け、第2のトランジスタ262をpチャネル型のトランジスタで設けている例を示しているが、これに限られない。第1のトランジスタ261及び第2のトランジスタ262の双方をnチャネル型のトランジスタ又はpチャネル型のトランジスタとしてもよいし、第1のトランジスタ261をpチャネル型トランジスタで設け、第2のトランジスタ262をnチャネル型のトランジスタで設けてもよい。
【0132】
第1のトランジスタ261は、ゲートが走査線G1〜Gyのうちいずれかの走査線(ここでは、「走査線G」とする)に電気的に接続され、ソース又はドレインの一方が信号線S1〜Sxのうちいずれかの信号線(ここでは、「信号線S」とする)に電気的に接続され、ソース又はドレインの他方が容量素子263の一方の電極及び第2のトランジスタ262のゲートに電気的に接続されている。なお、第1のトランジスタ261は、スイッチングトランジスタ又はスイッチ用トランジスタと呼ばれることがある。
【0133】
第2のトランジスタ262は、ゲートが第1のトランジスタ261のソース又はドレインの他方及び容量素子263の一方の電極に電気的に接続され、ソース又はドレインの一方が電源供給線V1〜Vxのうちいずれかの電源供給線(ここでは、「電源供給線V」とする)に電気的に接続され、ソース又はドレインの他方が発光素子264の一方の電極に電気的に接続されている。発光素子264の他方の電極は、低電源電位が設定されていてもよい。なお、第2のトランジスタ262は、駆動トランジスタと呼ばれることがある。
【0134】
なお、低電源電位とは、電源供給線Vに設定される高電源電位を基準にして低電源電位<高電源電位を満たす電位であり、低電源電位としては、例えば、GND、0V等を設定することができる。
【0135】
容量素子263の他方の電極は、電源供給線V1〜Vxのうちいずれかの電源供給線(ここでは、「電源供給線V」とする)に電気的に接続されている。なお、容量素子263は、第2のトランジスタ262のゲート容量を代用して省略した構成とすることも可能である。第2のトランジスタ262のゲート容量は、ソース領域、ドレイン領域又はLDD領域等とゲート電極とが重畳してオーバーラップしている領域で容量が形成されていてもよいし、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
【0136】
次に、EL表示装置の動作について説明する。なお、本実施の形態で示すEL表示装置は、定電流駆動で動作させる場合について説明する。なお定電流駆動とは、1フレーム期間等映像を保持する期間において、一定の電流で駆動させることであり、常時同じ電流で駆動させるという意味でない。
【0137】
走査線Gが選択された画素において、信号線Sの電位はオン状態(導通状態)になった第1のトランジスタ261を介して、容量素子263の一方の電極に入力される。そして、ビデオ信号に相当する電圧分の電荷が容量素子263に蓄積され、容量素子263はその電圧を保持する。この電圧は第2のトランジスタ262のゲートとソース間電圧Vgsに相当する。
【0138】
そして、容量素子263の電極間の電圧が第2のトランジスタ262のゲートに印加され、この印加電圧に応じて第2のトランジスタ262を介して電源供給線Vから発光素子264に電流が流れ、発光素子264が発光する。
【0139】
発光素子264の発光輝度は、発光素子264を流れる電流にほぼ比例する。従って、発光素子264に流れる電流を変化させることによって画素の階調を表現することが可能となる。」

「【図1】



「【図5】



「【図6】



「【図8】



「【図9】



【0015】、【0076】、【0077】、【0082】、【0096】、【0099】、【図1】、【図5】、【図6】から、基板100上に、単結晶半導体層122、132と、ゲート絶縁膜171、第1の導電層172、第2の導電層173、絶縁層176、177、導電層128、138及び絶縁層178が形成された発光装置の構成が読み取れる。

【図8】から、技術常識を踏まえると、アクティブマトリクス型EL表示装置の中央部に画素部120が、左側に走査線駆動回路251が、上側に信号線駆動回路252がそれぞれ設けられていることが読み取れる。

(イ) 引用発明1の認定
上記(ア)の記載事項を総合すると、引用文献1には、次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「走査線駆動回路251、信号線駆動回路252等から構成される駆動回路部と、画素253が複数配置された画素部120とを有するアクティブマトリクス型EL表示装置であって(【0127】)、
アクティブマトリクス型EL表示装置の中央部に画素部120が、左側に走査線駆動回路251が、上側に信号線駆動回路252がそれぞれ設けられ(【図8】)、
走査線駆動回路251、信号線駆動回路252、画素253は、単結晶半導体層をチャネル形成領域として利用するトランジスタで構成され(【0129】)、
信号線駆動回路252から出力される信号は、信号線S1〜Sxに入力され、各画素253に伝達され、走査線駆動回路251から出力される信号は、走査線G1〜Gyに入力され、各画素253に伝達され(【0128】)、
画素253は、第1のトランジスタ261、第2のトランジスタ262、容量素子263及び発光素子264を有し(【0131】、
走査線Gが選択された画素において、信号線Sの電位はオン状態(導通状態)になった第1のトランジスタ261を介して、容量素子263の一方の電極に入力され、ビデオ信号に相当する電圧分の電荷が容量素子263に蓄積され、容量素子263はその電圧を保持し(【0137】)、
容量素子263の電極間の電圧が第2のトランジスタ262のゲートに印加され、この印加電圧に応じて第2のトランジスタ262を介して電源供給線Vから発光素子264に電流が流れ、発光素子264が発光し(【0138】)、
基板100上に、単結晶半導体層122、132と、ゲート絶縁膜171、第1の導電層172、第2の導電層173、絶縁層176、177、導電層128、138及び絶縁層178が形成され(【0015】、【0076】、【0077】、【0082】、【0096】、【0099】、【図1】、【図5】、【図6】)、
単結晶半導体層122、単結晶半導体層132は、単結晶シリコンを適用することができ(【0021】)、
単結晶半導体層122、132にn型又はp型の不純物元素をイオン注入法等により導入して、不純物領域126、127、136、137が形成され(【0091】、【0092】)、
不純物領域127、137はトランジスタのソース領域又はドレイン領域として機能する(【0093】)、
EL表示装置。」

イ 引用文献2に記載された事項と引用発明2の認定
(ア) 引用文献2に記載された事項
原査定の拒絶の理由に引用され、本願の優先日前に発行された特開2001−195016号公報(以下、原査定において引用された順番に従って、この文献を「引用文献2」という。)には、以下の事項が記載されている。

「【0053】〔実施例1〕本発明の実施例について図3〜図5を用いて説明する。ここでは、画素部とその周辺に設けられる駆動回路部のFETを同時に作製する方法について説明する。但し、説明を簡単にするために、駆動回路に関しては基本単位であるCMOS回路を図示することとする。
【0054】まず、図3(A)に示すように、P型単結晶シリコン基板300に公知のLOCOS法(選択酸化法)により酸化シリコンでなるフィールド絶縁膜302を形成する。そして、n型を付与する不純物元素(以下、n型不純物元素という)を添加し、nウェル302を形成する。なお、n型不純物元素としては、代表的には周期表の15族に属する元素、典型的にはリン又は砒素を用いれば良い。
【0055】次に、図3(B)に示すように、酸化シリコン膜でなる保護膜303を130nmの厚さに形成する。この厚さは100〜200nm(好ましくは130〜170nm)の範囲で選べば良い。また、シリコンを含む絶縁膜であれば他の膜でも良い。この保護膜303は不純物を添加する際に単結晶シリコン膜がプラズマに曝されないようにするためと、微妙な濃度制御を可能にするために設ける。
【0056】そして、その上にレジストマスク304a〜304cを形成し、保護膜303を介してn型不純物元素を添加する。なお、本実施例ではフォスフィン(PH3)を質量分離しないでプラズマ励起したプラズマドーピング法を用い、リンを1×1018atoms/cm3の濃度で添加する。勿論、質量分離を行うイオンインプランテーション法を用いても良い。
【0057】この工程により形成されるn型不純物領域305、306には、n型不純物元素が2×1016〜5×1019atoms/cm3(代表的には5×1017〜5×1018atoms/cm3)の濃度で含まれるようにドーズ量を調節する。
【0058】次に、図3(C)に示すように、レジストマスク304a〜304c及び保護膜303を除去し、熱酸化工程を行うことによりゲート絶縁膜307を形成する。またこのとき、添加したn型不純物元素の活性化も同時に行なわれる。熱酸化膜は30〜80nm(好ましくは40〜60nm)の膜厚となるように酸化時間及び酸化温度を調節すれば良い。
【0059】この工程によりn型不純物領域305、306の端部、即ち、n型不純物領域305、306の周囲に存在するn型不純物元素を添加していない領域との境界部(接合部)が明確になる。このことは、後にFETが完成した時点において、LDD領域とチャネル形成領域とが非常に良好な接合部を形成しうることを意味する。
【0060】次に、図3(D)に示すように、200〜400nm厚の導電膜を形成し、パターニングを行いゲート電極308〜312を形成する。また、ゲート電極は単層の導電膜で形成しても良いが、必要に応じて二層、三層といった積層膜とすることが好ましい。ゲート電極の材料としては公知のあらゆる導電膜を用いることができる。ただし、微細加工が可能、具体的には2μm以下の線幅にパターニング可能な材料が好ましい。
【0061】代表的には、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、クロム(Cr)、シリコン(Si)から選ばれた元素でなる膜、または前記元素の窒化物膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜)、または前記元素を組み合わせた合金膜(代表的にはMo−W合金、Mo−Ta合金)、または前記元素のシリサイド膜(代表的にはタングステンシリサイド膜、チタンシリサイド膜)を用いることができる。勿論、単層で用いても積層して用いても良い。
【0062】本実施例では、30nm厚の窒化タングステン(WN)膜と、370nm厚のタングステン(W)膜とでなる積層膜を用いる。これはスパッタ法で形成すれば良い。また、スパッタガスとしてXe、Ne等の不活性ガスを添加すると応力による膜はがれを防止することができる。
【0063】またこの時、ゲート電極309、312はそれぞれn型不純物領域305、306の一部とゲート絶縁膜311を挟んで重なるように形成する。この重なった部分がホットキャリア注入を抑制するためのLDD領域となる。
【0064】次に、図4(A)に示すように、ゲート電極308〜312をマスクとして自己整合的にn型不純物元素(本実施例ではリン)を添加する。こうして形成される不純物領域313〜319にはn型不純物領域305、306の1/2〜1/10(代表的には1/3〜1/4)の濃度でリンが添加されるように調節する。具体的には、1×1016〜5×1018atoms/cm3(典型的には3×1017〜3×1018atoms/cm3)の濃度が好ましい。
【0065】次に、図4(B)に示すように、レジストマスク320a〜320cを形成し、n型不純物元素(本実施例ではリン)を添加して高濃度にリンを含む不純物領域321〜327を形成する。ここでもフォスフィン(PH3)を用いたイオンドープ法で行い、この領域のリンの濃度は1×1020〜1×1021atoms/cm3(代表的には2×1020〜5×1020atoms/cm3)となるように調節する。
【0066】この工程によってnチャネル型FETのソース領域もしくはドレイン領域が形成されるが、スイッチング用FETでは、図4(A)の工程で形成したn型不純物領域316〜318の一部を残す。この残された領域が、図1におけるスイッチング用FETのLDD領域15a〜15fに相当する。
【0067】次に、図4(C)に示すように、レジストマスク320a〜320cを除去し、新たにレジストマスク328を形成する。そして、p型不純物元素(本実施例ではボロン)を添加し、高濃度にボロンを含む不純物領域329、330を形成する。ここではジボラン(B2H6)を用いたイオンドープ法により3×1020〜3×1021atoms/cm3(代表的には5×1020〜1×1021atoms/cm3)の濃度となるようにボロンを添加する。
【0068】なお、不純物領域329、330には既に1×1020〜1×1021atoms/cm3の濃度でリンが添加されているが、ここで添加されるボロンはその少なくとも3倍以上の濃度で添加される。そのため、予め形成されていたn型の不純物領域は完全にP型に反転し、P型の不純物領域として機能する。
【0069】次に、レジストマスク328を除去した後、それぞれの濃度で添加されたn型またはp型不純物元素を活性化する。活性化手段としては、ファーネスアニール法、レーザーアニール法、またはランプアニール法で行うことができる。本実施例では電熱炉において窒素雰囲気中、800℃、1時間の熱処理を行う。
【0070】なお、上記活性化を行う前にゲート電極308〜312をマスクとして自己整合的にゲート絶縁膜307を除去し、公知のサリサイド工程を行い、FETのソース領域及びドレイン領域にシリサイド層を形成しても良い。このとき、シリサイド層を形成するための熱処理工程を上記活性化で兼ねれば良い。
【0071】次に、図4(D)に示すように、第1層間絶縁膜331を形成する。第1層間絶縁膜331としては、シリコンを含む絶縁膜を単層で用いるか、その中で組み合わせた積層膜を用いれば良い。また、膜厚は400nm〜1.5μmとすれば良い。本実施例では、200nm厚の窒化酸化シリコン膜の上に800nm厚の酸化シリコン膜を積層した構造とする。
【0072】さらに、3〜100%の水素を含む雰囲気中で、300〜450℃で1〜12時間の熱処理を行い水素化処理を行う。この工程は熱的に励起された水素により半導体の不対結合手を水素終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行っても良い。
【0073】なお、水素化処理は第1層間絶縁膜331を形成する間に入れても良い。即ち、200nm厚の窒化酸化シリコン膜を形成した後で上記のように水素化処理を行い、その後で残り800nm厚の酸化シリコン膜を形成しても構わない。
【0074】次に、第1層間絶縁膜331に対してコンタクトホールを形成し、ソース配線332〜335と、ドレイン配線336〜338を形成する。なお、本実施例ではこの電極を、Ti膜を100nm、Tiを含むアルミニウム膜を300nm、Ti膜150nmをスパッタ法で連続形成した三層構造の積層膜とする。勿論、他の導電膜でも良い。
【0075】次に、50〜500nm(代表的には200〜300nm)の厚さで第1パッシベーション膜339を形成する。本実施例では第1パッシベーション膜339として300nm厚の窒化酸化シリコン膜を用いる。これは窒化シリコン膜で代用しても良い。なお、窒化酸化シリコン膜の形成に先立ってH2、NH3等水素を含むガスを用いてプラズマ処理を行うことは有効である。この前処理により励起された水素が第1層間絶縁膜331に供給され、熱処理を行うことで、第1パッシベーション膜339の膜質が改善される。それと同時に、第1層間絶縁膜331に添加された水素が下層側に拡散するため、効果的に活性層を水素化することができる。
【0076】次に、図5(A)に示すように有機樹脂からなる第2層間絶縁膜340を形成する。有機樹脂としてはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等を使用することができる。特に、第2層間絶縁膜340は平坦化の意味合いが強いので、平坦性に優れたアクリルが好ましい。本実施例ではFETによって形成される段差を十分に平坦化しうる膜厚でアクリル膜を形成する。好ましくは1〜5μm(さらに好ましくは2〜4μm)とすれば良い。
【0077】次に、第2層間絶縁膜340及び第1パッシベーション膜339にドレイン配線338に達するコンタクトホールを形成し、画素電極341を形成する。本実施例では画素電極341として300nm厚のアルミニウム合金膜(1wt%のチタンを含有したアルミニウム膜)を形成する。
【0078】次に、図5(B)に示すように絶縁膜342を形成する。絶縁膜342は100〜300nm厚のシリコンを含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。この絶縁膜342は画素と画素との間(画素電極と画素電極との間)を埋めるように形成される。この絶縁膜342は次に形成する発光層等の有機EL材料が画素電極341の端部を覆わないようにするために設けられる。
【0079】次に、発光層343をスピンコート法により形成する。具体的には、発光層343となる有機EL材料をクロロフォルム、ジクロロメタン、キシレン、トルエン、テトラヒドロフラン等の溶媒に溶かして塗布し、その後、熱処理を行うことにより溶媒を揮発させる。こうして有機EL材料でなる被膜(発光層)が形成される。本実施例では、緑色に発光する発光層としてポリフェニレンビニレンを50nmの厚さに形成する。また、溶媒としては1,2−ジクロロメタンを用い、80〜150℃のホットプレートで1分の熱処理を行って揮発させる。
【0080】次に、正孔注入層344を20nmの厚さに形成する。本実施例では正孔注入層344としてポリチオフェン(PEDOT)を水溶液としてスピンコート法により塗布し、100〜150℃のホットプレートで1〜5分の熱処理を行って水分を揮発させる。この場合、ポリフェニレンビニレンは水に溶けないため、発光層343を溶解させることなく正孔注入層344を形成することが可能である。
【0081】なお、正孔注入層344としてその他のポリマー系有機材料やモノマー系有機材料を用いることも可能である。モノマー系有機材料を用いる場合は、蒸着法を用いて形成すれば良い。また、無機材料を用いることもできる。
【0082】本実施例では発光層及び正孔注入層でなる二層構造とするが、その他に正孔輸送層、電子注入層、電子輸送層等を設けても構わない。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【0083】発光層343及び正孔注入層344を形成したら、透明導電膜でなる陽極345を120nmの厚さに形成する。本実施例では、酸化インジウムに10〜20wt%の酸化亜鉛を添加した透明導電膜を用いる。成膜方法は、発光層343や正孔注入層344を劣化させないように室温で蒸着法により形成することが好ましい。
【0084】陽極345を形成したら、プラズマCVD法により窒化酸化シリコン膜でなる第2パッシベーション膜346を300nmの厚さに形成する。このときも成膜温度に留意する必要がある。成膜温度を下げるにはリモートプラズマCVD法を用いると良い。
【0085】こうして図5(B)に示すような構造のアクティブマトリクス基板が完成する。なお、絶縁膜342を形成した後、パッシベーション膜346を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の薄膜形成装置を用いて、大気解放せずに連続的に処理することは有効である。
【0086】ところで、本実施例のアクティブマトリクス基板は、画素部だけでなく駆動回路部にも最適な構造のFETを配置することにより、非常に高い信頼性を示し、動作特性も向上しうる。
【0087】まず、極力動作速度を落とさないようにホットキャリア注入を低減させる構造を有するFETを、駆動回路部を形成するCMOS回路のnチャネル型FET205として用いる。なお、ここでいう駆動回路としては、シフトレジスタ、バッファ、レベルシフタ、ラッチ、サンプリング回路(サンプル及びホールド回路)、D/Aコンバータなどが含まれる。
【0088】本実施例の場合、図5(B)に示すように、nチャネル型FET205は、ソース領域355、ドレイン領域356、LDD領域357及びチャネル形成領域358を含み、LDD領域357はゲート絶縁膜307を挟んでゲート電極309と重なっている。この構造は電流制御用FET202と同一である。
【0089】ドレイン領域側のみにLDD領域を形成しているのは、動作速度を落とさないための配慮である。また、このnチャネル型FET205はオフ電流値をあまり気にする必要はなく、それよりも動作速度を重視した方が良い。従って、LDD領域357は完全にゲート電極に重ねてしまい、極力抵抗成分を少なくすることが望ましい。
【0090】また、CMOS回路のpチャネル型FET206は、ソース領域329、ドレイン領域330及びチャネル形成領域359を含む。この場合、ホットキャリア注入による劣化は殆ど気にならないので、特にLDD領域を設けなくても良いが、設けることも可能である。
【0091】なお、実際には図5(B)まで完成したら、さらに外気に曝されないように気密性が高く、脱ガスの少ない保護フィルム(ラミネートフィルム、紫外線硬化樹脂フィルム等)や透光性のシーリング材でパッケージング(封入)することが好ましい。その際、シーリング材の内部を不活性気体、不活性固体もしくは不活性液体で充填したり、内部に吸湿性材料(例えば酸化バリウム)を配置するとEL素子の信頼性が向上する。
【0092】また、パッケージング等の処理により気密性を高めたら、基板上に形成された素子又は回路から引き回された端子と外部信号端子とを接続するためのコネクター(フレキシブルプリントサーキット:FPC)を取り付けて、EL素子を用いた電子装置が完成する。なお、本明細書中における電子装置には、外部から信号を入力するためのコネクターやそのコネクターに接続された集積回路も含まれるものとする。
【0093】また、本実施例のEL表示装置の回路構成例を図7に示す。なお、本実施例ではデジタル駆動を行うための回路構成を示す。本実施例では、ソース側駆動回路701、画素部708及びゲート側駆動回路709を有している。なお、本明細書中において、駆動回路部とはソース側駆動回路およびゲート側駆動回路を含めた総称である。
【0094】本実施例では画素部708にスイッチング用FETとしてマルチゲート構造のnチャネル型FETが設けられ、このスイッチング用FETはゲート側駆動回路709に接続されたゲート配線とソース側駆動回路701に接続されたソース配線との交点に配置されている。また、スイッチング用FETのドレインは電流制御用FETのゲートに電気的に接続されている。
【0095】ソース側駆動回路701は、シフトレジスタ702、バッファ703、ラッチ(A)704、バッファ705、ラッチ(B)706、バッファ707を設けている。なお、アナログ駆動の場合はラッチ(A)、(B)の代わりにサンプリング回路(サンプル及びホールド回路)を設ければ良い。また、ゲート側駆動回路709は、シフトレジスタ710、バッファ711を設けている。
【0096】なお、図示していないが、画素部708を挟んでゲート側駆動回路709の反対側にさらにゲート側駆動回路を設けても良い。この場合、双方は同じ構造でゲート配線を共有しており、片方が壊れても残った方からゲート信号を送って画素部を正常に動作させるような構成とする。
【0097】なお、上記構成は、図3〜5に示した作製工程に従ってFETを作製することによって容易に実現することができる。また、本実施例では画素部と駆動回路部の構成のみ示しているが、本実施例の作製工程に従えば、その他にも信号分割回路、D/Aコンバータ、オペアンプ、γ補正回路などの論理回路を同一基板上に形成することが可能であり、さらにはメモリやマイクロプロセッサ等を形成しうると考えている。」

「【図3】



「【図4】



「【図5】



「【図7】



【0054】、【0060】、【0071】、【0074】〜【0076】、【0085】、【図3】〜【図5】から、P型単結晶シリコン基板300と、単層の導電膜のゲート電極308〜312と、単層の第1層間絶縁膜331と、積層膜であるソース配線332〜335及びドレイン配線336〜338と、第1パッシベーション膜339と、第2層間絶縁膜340を含むアクティブマトリクス基板の構成が読み取れる。

【0065】、【0066】、【図4B】から、レジストマスク320a〜320cを形成し、イオンドープ法により、n型不純物元素(リン)を添加して高濃度にリンを含む不純物領域321〜327を形成して、nチャネル型FETのソース領域もしくはドレイン領域が形成されることが読み取れる。

【図7】から、技術常識を踏まえると、EL表示装置となるアクティブマトリクス基板において、画素部708が中央部に、ゲート側駆動回路709が左側に、ソース側駆動回路701が上側に設けられていることが読み取れる。

(イ) 引用発明2の認定
上記(ア)の記載事項を総合すると、引用文献2には、次の発明(以下「引用発明2」という。)が記載されているものと認められる。

「画素部とその周辺に設けられる駆動回路部のFETを同時に作製したアクティブマトリクス基板であって(【0053】、【0085】)、
前記アクティブマトリクス基板は、P型単結晶シリコン基板300と、単層の導電膜のゲート電極308〜312と、単層の第1層間絶縁膜331と、積層膜であるソース配線332〜335及びドレイン配線336〜338と、第1パッシベーション膜339と、第2層間絶縁膜340を含み(【0054】、【0060】、【0071】、【0074】〜【0076】、【0085】、【図3】〜【図5】)、
前記駆動回路部は、ソース側駆動回路およびゲート側駆動回路を含み(【0093】)、
前記画素部のスイッチング用FETは、ゲート側駆動回路に接続されたゲート配線とソース側駆動回路に接続されたソース配線との交点に配置され(【0094】)、
レジストマスク320a〜320cを形成し、イオンドープ法により、n型不純物元素(リン)を添加して高濃度にリンを含む不純物領域321〜327を形成して、nチャネル型FETのソース領域もしくはドレイン領域が形成され(【0065】、【0066】、【図4B】)、
画素部708が中央部に、ゲート側駆動回路709が左側に、ソース側駆動回路701が上側にそれぞれ設けられている(【図7】)、
アクティブマトリクス基板。」

ウ 引用文献5、6に記載された事項と周知技術の認定
(ア) 引用文献5に記載された事項
原査定の拒絶の理由に引用され、本願の優先日前に発行された特開2009−16410号公報(以下、原査定において引用された順番に従って、この文献を「引用文献5」という。)には、以下の事項が記載されている。

「【0045】
(2)この単結晶シリコン薄膜は、従来のアモルファスシリコン薄膜や多結晶シリコン薄膜に比べて極めての高い電子及び正孔移動度を有するので、これからを用いて得られるトップゲート型MOSTFTを作製すれば、高いスイッチング特性を有するnMOS又はpMOSTFT又はcMOSTFTからなる表示部と、高い駆動能力のcMOS、nMOS、又はpMOSTFT、あるいはこれらの混在からなる周辺回路と一体化した構成が可能となり、高画質、高精細、狭額縁、高効率、大画面の表示パネルが実現する。特に、多結晶シリコンでは、LCD用TFTとして高い正孔移動度のpMOSTFTを形成するのは難しいが、本発明による単結晶シリコン薄膜では、正孔でも十分に高い移動度を示すため、電子と正孔とをそれぞれ単独に、あるいは双方を組み合わせて駆動する周辺駆動回路、信号処理回路、演算回路、不揮発メモリー、メモリーなどを作製することができ、これをnMOS又はpMOS又はcMOSのLDD構造の表示部用TFTと一体化したパネルを実現できる。また、小型〜中型パネルの場合には、周辺の一対の垂直駆動回路の一方を省略できる利点もある。このようなことから、本発明によれば画像表示部品を含む機器の小型化、低コスト化を劇的に進めることが可能になる。」

(イ) 引用文献6に記載された事項
原査定の拒絶の理由に引用され、本願の優先日前に発行された中国特許出願公開第104681624号明細書(以下、原査定において引用された順番に従って、この文献を「引用文献6」という。)には、以下の事項が記載されている。翻訳文は当審において付したものである。




(技術的効果
[0004]従来技術に比べて、本発明は単結晶シリコンを活性層とし、キャリアの移動度を大幅に向上させてデバイスの性能及び駆動能力を向上させることができる。該TFTデバイスは、AMOLEDを駆動することに用いることができ、AMOLEDの画素サイズをさらに縮小し、AMOLEDのPPIを大幅に向上させることができる。)




([0013]本実施例で製造された生成物の物理的特性は以下のとおりである。単結晶シリコンをベースとしてTFTデバイスを製造し、シリコン島を引き出して電極とし、2つのシリコン島の間の単結晶シリコンを導電チャネルとし、ドーピングによってN型又はP型導電チャネルを得て、ゲート電圧によって導電チャネルの電流の大きさを制御する。本発明のTFTデバイスは単結晶シリコンを導電チャネルとして用いるため、非常に高いキャリア移動度(>1000cm2/v・s)を有し、現在一般的な低温ポリシリコンTFT(<500cm2/v・s)及び酸化インジウムガリウム亜鉛TFT(<100cm2/v・s)より遥かに高い。)

(ウ) 周知技術の認定
引用文献5の上記(ア)の摘記箇所の記載及び引用文献6の上記(イ)の摘記箇所の記載に例示されるように、次の事項は、周知技術であると認める(以下「周知技術」という)。

<周知技術>
「単結晶シリコンが高いキャリア移動度を有し、単結晶シリコンを用いてTFTを作製すれば、デバイスの特性が向上すること。」

(3) 引用発明1を主引用発明とした場合
ア 本件補正発明と引用発明1の対比
本件補正発明と引用発明1を対比する。
(ア) 引用発明1の、単結晶シリコンが適用される「単結晶半導体層122、132」は、本件補正発明の「単結晶シリコン層」に相当する。
また、引用発明1は、基板100上に、単結晶半導体層122、132と、ゲート絶縁膜171、第1の導電層172、第2の導電層173、絶縁層176、177、導電層128、138及び絶縁層178が形成されており、前記単結晶半導体層122、132にn型又はp型の不純物元素をイオン注入法等により導入して、不純物領域126、127、136、137を形成し、前記不純物領域127、137はトランジスタのソース領域又はドレイン領域として機能するから、前記トランジスタは、単結晶半導体層122、132に形成された不純物領域126、127、136、137、ゲート絶縁膜171、第1の導電層172、第2の導電層173、絶縁層176、177、導電層128、138及び絶縁層178により形成される。そして、引用発明1は「アクティブマトリクス型EL表示装置」であるところ、「アクティブマトリクス」とは、マトリクス(行列)をなすアレイ状の各画素部にトランジスタが設けられることを意味するから、引用発明1のトランジスタを構成する上記各層は、本件補正発明の「アレイ回路層」に相当し、引用発明1の「アクティブマトリクス型EL表示装置」は、本件補正発明の「アレイ基板」に相当する。
よって、引用発明1の「アクティブマトリクス型EL表示装置」は、本件補正発明の「単結晶シリコン層と、前記単結晶シリコン層上に配置されたアレイ回路層と、を含むアレイ基板」に相当する。

(イ) 引用発明1の「走査線駆動回路251」、「信号線駆動回路252」及び「画素部120」は、本件補正発明の「スキャン駆動回路」、「データ駆動回路」及び「複数の画素回路」に相当する。
そして、引用発明1において、走査線駆動回路251、信号線駆動回路252、画素253を構成するトランジスタは、上記(ア)で示したとおり、本件補正発明の「アレイ回路層」に相当する各層に形成されているから、本件補正発明の「前記アレイ回路層はスキャン駆動回路と、データ駆動回路と、複数の画素回路とを含む」構成に相当する。

(ウ) 引用発明1の「信号線駆動回路252から出力される信号は、信号線S1〜Sxに入力され、各画素253に伝達され、走査線駆動回路251から出力される信号は、走査線G1〜Gyに入力され、各画素253に伝達され」、「画素253は、第1のトランジスタ261、第2のトランジスタ262、容量素子263及び発光素子264を有し」、「走査線Gが選択された画素において、信号線Sの電位はオン状態(導通状態)になった第1のトランジスタ261を介して、容量素子263の一方の電極に入力され、ビデオ信号に相当する電圧分の電荷が容量素子263に蓄積され、容量素子263はその電圧を保持し」、「容量素子263の電極間の電圧が第2のトランジスタ262のゲートに印加され、この印加電圧に応じて第2のトランジスタ262を介して電源供給線Vから発光素子264に電流が流れ、発光素子264が発光」することは、本件補正発明の「前記スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成され」、「前記複数の画素回路の各々は、前記複数のスキャンラインのうちの少なくともひとつと前記複数のデータラインのうちの少なくともひとつの制御下で前記複数の画素のひとつを駆動して発光させるように構成され」ることに相当する。

(エ) 引用発明1の「単結晶半導体層122、132にn型又はp型の不純物元素をイオン注入法等により導入して」形成した「不純物領域126、127、136、137は、本件補正発明の「活性領域」に相当する。
したがって、引用発明1の「走査線駆動回路251、信号線駆動回路252、画素253は、単結晶半導体層をチャネル形成領域として利用するトランジスタで構成され」、「単結晶半導体層122、単結晶半導体層132に不純物元素を導入し」て形成された不純物領域127、137は、「トランジスタのソース領域又はドレイン領域として機能する」ことと、本件補正発明の「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域であって、前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有するような活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含」むことは、「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域をそれぞれ有する複数のトランジスタを含」むという点で共通する。

(オ) 引用発明1の「走査線駆動回路251、信号線駆動回路252、画素253」は、「単結晶半導体層をチャネル形成領域として利用するトランジスタで構成され」ており、すなわち同じ層に形成されるトランジスタを有していることになるから、これらの回路は、単結晶半導体層上の領域にそれぞれ設けられることになる。
よって、引用発明1の「アクティブマトリクス型EL表示装置の中央部に画素部120が、左側に走査線駆動回路251が、上側に信号線駆動回路252がそれぞれ設けられ」ている構成は、本件補正発明の「中央表示領域、第1周辺領域および第2周辺領域が前記単結晶シリコン層上に設けられており、前記中央表示領域は複数の画素領域を含み、前記アレイ回路層では、前記スキャン駆動回路は前記第1周辺領域内に形成され、前記データ駆動回路は前記第2周辺領域内に形成され、前記画素回路は各画素領域内に形成されている」構成に相当する。

イ 一致点及び相違点
上記アの検討を総合すると、本件補正発明と引用発明1の両者は、以下の一致点で一致し、以下の相違点1、2において相違する。

<一致点>
単結晶シリコン層と、
前記単結晶シリコン層上に配置されたアレイ回路層と、を含むアレイ基板であって、
前記アレイ回路層はスキャン駆動回路と、データ駆動回路と、複数の画素回路とを含み、
前記スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成され、
前記複数の画素回路の各々は、前記複数のスキャンラインのうちの少なくともひとつと前記複数のデータラインのうちの少なくともひとつの制御下で前記複数の画素のひとつを駆動して発光させるように構成され、
前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域をそれぞれ有する複数のトランジスタを含み、
中央表示領域、第1周辺領域および第2周辺領域が前記単結晶シリコン層上に設けられており、前記中央表示領域は複数の画素領域を含み、
前記アレイ回路層では、前記スキャン駆動回路は前記第1周辺領域内に形成され、前記データ駆動回路は前記第2周辺領域内に形成され、前記画素回路は各画素領域内に形成されているアレイ基板、である点。

<相違点1>
本件補正発明では、「単結晶シリコン層に配置される活性領域」が「単結晶シリコン層の厚さよりも小さい厚さを有」しているのに対して、引用発明1では、そのような構成であるか不明な点。

<相違点2>
本件補正発明は、「単結晶シリコン層のキャリア移動度が600cm2/V‐secより大きくなるように構成されて」いるのに対して、引用発明1では、そのような構成であるか不明な点。

<相違点3>
スキャン駆動回路とデータ駆動回路と複数の画素回路が有する複数のトランジスタが、本件補正発明では、「複数の薄膜トランジスタ(TFT)」であるのに対して、引用発明1では、TFTであるか不明な点。

ウ 当審の判断
(ア) 相違点1についての判断
上記相違点1について検討する。
引用発明1は、単結晶半導体層の一方の表面側から不純物元素を導入することで、本件補正発明の「活性領域」に相当する「不純物領域126、127、136、137」を形成しており、その厚さは不純物元素の導入量に依存することになるところ、当該活性領域の厚さや長さにより、トランジスタの電流供給能力が変わることは、当業者にとって明らかである。
また、引用文献2の【図4】に、イオンドープ法により形成される「不純物領域321〜327」の厚さが、「P型単結晶シリコン基板300」の厚さより小さくされた構成が示されているように、「不純物領域」(活性領域)を基板より薄く形成した構成は一般的なものといえる。
よって、引用発明1の「不純物領域126、127、136、137」の厚さをどの程度とするかは、トランジスタに要求される電流供給能力に応じて、当業者が適宜選択し得る設計事項にすぎず、上記相違点1に係る構成とすることに、格別の困難性は認められない。

(イ) 相違点2についての判断
上記相違点2について検討する。
前記(2)ウの「(ウ)周知技術の認定」において周知技術として示したとおり、「単結晶シリコンが高いキャリア移動度を有し、単結晶シリコンを用いてTFTを作製すれば、デバイスの特性が向上すること」は、本願優先日前に周知である。
そして、引用発明1においても、デバイスの特性を向上させることは当然に存在する課題であるから、当該課題を解決するために周知技術を適用し、引用発明1の単結晶シリコンのキャリア移動度を大きくすることは、当業者が容易に想到し得たことである。そして、引用文献6の段落[0013]にも記載されているように、単結晶シリコン基板のキャリア移動度の値として、600cm2/v・sより大きい値は一般的なものにすぎず、そのような範囲を含む値の中からいずれを選択するかは設計事項といえる。
したがって、引用発明1において、上記相違点2に係る構成とすることは、当業者が容易に想到し得たことである。

(ウ) 相違点3についての判断
アクティブマトリクス型表示装置に用いるトランジスタをTFTとすることは、例を示すまでもなく、当業者にとっての技術常識にすぎない。
したがって、アクティブマトリクス型表示装置である引用発明1に用いるトランジスタをTFTとすることに、格別の困難性があるものでない。

エ 小括
したがって、上記相違点1〜3に係る構成は、引用発明1及び周知技術に基づいて当業者が容易に想到し得たものである。

そして、本件補正発明によって奏される効果は、引用発明1及び周知技術から当業者が予測し得る程度のものにすぎない。

よって、本件補正発明は、引用発明1及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許出願の際独立して特許を受けることができない。


(4) 引用発明2を主引用発明とした場合
ア 本件補正発明と引用発明2の対比
本件補正発明と引用発明2を対比する。
(ア) 引用発明2の「アクティブマトリクス基板」は、マトリクス構造すなわちアレイ構造を有しているから、本件補正発明の「アレイ基板」に相当する。
そして、引用発明2の「アクティブマトリクス基板」に含まれる「P型単結晶シリコン基板300」は、本件補正発明の「単結晶シリコン層」に相当する。
また、引用発明2の「FETのソース領域もしくはドレイン領域」となる「高濃度にリンを含む不純物領域321〜327」と、「アクティブマトリクス基板」に含まれる、単層の導電膜のゲート電極308〜312と、単層の第1層間絶縁膜331と、積層膜であるソース配線332〜335及びドレイン配線336〜338と、第1パッシベーション膜339と、第2層間絶縁膜340は、アレイ状に配置されたFETを形成するものであるから、本件補正発明の「アレイ回路層」に相当する。
よって、引用発明2の「アクティブマトリクス基板」は、本件補正発明の「単結晶シリコン層と、前記単結晶シリコン層上に配置されたアレイ回路層と、を含むアレイ基板」に相当する。

(イ) 引用発明2の「ゲート側駆動回路」、「ソース側駆動回路」及び「画素部」は、本件補正発明の「スキャン駆動回路」、「データ駆動回路」及び「複数の画素回路」に相当する。
そして、引用発明2において、ゲート側駆動回路、ソース側駆動回路、画素部を構成するFETは、不純物領域321〜327と、単層の導電膜のゲート電極308〜312と、単層の第1層間絶縁膜331と、積層膜であるソース配線332〜335及びドレイン配線336〜338と、第1パッシベーション膜339と、第2層間絶縁膜340から形成されており、上記(ア)で示したとおり、これらの層が本件補正発明の「アレイ回路層」に相当する。
よって、引用発明2の上記構成は、本件補正発明の「前記アレイ回路層はスキャン駆動回路と、データ駆動回路と、複数の画素回路とを含む」構成に相当する。

(ウ) アクティブマトリクス基板からなる表示装置の駆動において、複数のゲート配線とソース配線を制御し、複数のゲート配線のひとつと複数のソース配線のひとつに接続された複数の画素のひとつを発光させることは、当業者にとっての技術常識であるから、引用発明2の「アクティブマトリクス基板」に「ゲート側駆動回路」、「ソース側駆動回路」及び「画素部」が構成されることは、本件補正発明の「前記スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成され、前記複数の画素回路の各々は、前記複数のスキャンラインのうちの少なくともひとつと前記複数のデータラインのうちの少なくともひとつの制御下で前記複数の画素のひとつを駆動して発光させるように構成され」ることに相当する。

(エ) 引用発明2の「P型単結晶シリコン基板300」に「n型不純物元素(リン)を添加して」形成した「高濃度にリンを含む不純物領域321〜327」は、本件補正発明の「活性領域」に相当する。
よって、引用発明2の「画素部とその周辺に設けられる駆動回路部のFET」のソース領域もしくはドレイン領域が、「P型単結晶シリコン基板300」に、「レジストマスク320a〜320cを形成し、イオンドープ法により、n型不純物元素(リン)を添加して高濃度にリンを含む不純物領域321〜327を形成」することにより形成されることと、本件補正発明の「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域であって、前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有するような活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含」むことは、「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域をそれぞれ有する複数のFETを含」むという点で共通する。

(オ)引用発明2の「画素部708が中央部に、ゲート側駆動回路709が左側に、ソース側駆動回路701が上側にそれぞれ設けられている」構成は、本件補正発明の「中央表示領域、第1周辺領域および第2周辺領域が前記単結晶シリコン層上に設けられており、前記中央表示領域は複数の画素領域を含み、前記アレイ回路層では、前記スキャン駆動回路は前記第1周辺領域内に形成され、前記データ駆動回路は前記第2周辺領域内に形成され、前記画素回路は各画素領域内に形成されている」構成に相当する。

イ 一致点及び相違点
上記アの検討を総合すると、本件補正発明と引用発明2の両者は、以下の一致点で一致し、以下の相違点4〜6において相違する。

<一致点>
単結晶シリコン層と、
前記単結晶シリコン層上に配置されたアレイ回路層と、を含むアレイ基板であって、
前記アレイ回路層はスキャン駆動回路と、データ駆動回路と、複数の画素回路とを含み、
前記スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成され、
前記複数の画素回路の各々は、前記複数のスキャンラインのうちの少なくともひとつと前記複数のデータラインのうちの少なくともひとつの制御下で前記複数の画素のひとつを駆動して発光させるように構成され、
前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域をそれぞれ有する複数のFETを含み、
中央表示領域、第1周辺領域および第2周辺領域が前記単結晶シリコン層上に設けられており、前記中央表示領域は複数の画素領域を含み、
前記アレイ回路層では、前記スキャン駆動回路は前記第1周辺領域内に形成され、前記データ駆動回路は前記第2周辺領域内に形成され、前記画素回路は各画素領域内に形成されているアレイ基板、である点。

<相違点4>
本件補正発明では、「単結晶シリコン層に配置される活性領域」が「単結晶シリコン層の厚さよりも小さい厚さを有」しているのに対して、引用発明2では、そのような構成であることが明記されていない点。

<相違点5>
本件補正発明は、「単結晶シリコン層のキャリア移動度が600cm2/V‐secより大きくなるように構成されて」いるのに対して、引用発明2では、そのような構成であるか不明な点。

<相違点6>
スキャン駆動回路とデータ駆動回路と複数の画素回路が有する複数のFETが、本件補正発明では、「複数の薄膜トランジスタ(TFT)」であるのに対して、引用発明2では、TFTであるか不明な点。

ウ 当審の判断
(ア) 相違点4についての判断
上記相違点4について検討する。
引用文献2の【図4】から、本件補正発明の「活性領域」に相当する「高濃度にリンを含む不純物領域321〜327」の厚さが、本件補正発明の「単結晶シリコン層」に相当する「P型単結晶シリコン基板300」の厚さよりも小さい構成が読み取れるから、上記相違点4は実質的な相違点でない。
仮に、そうでないとしても、引用発明2は、「P型単結晶シリコン基板300」に、「レジストマスク320a〜320cを形成し、イオンドープ法により、n型不純物元素(リン)を添加」することで、本件補正発明の「活性領域」に相当する「高濃度にリンを含む不純物領域321〜327」を形成していることから、その厚さは不純物元素の導入量に依存することになるところ、当該活性領域の厚さや長さにより、トランジスタの電流供給能力が変わることは、当業者にとって明らかである。
また、「不純物領域」(活性領域)を基板より薄く形成した構成はトランジスタ分野において一般的なものといえる。
よって、引用発明2の「不純物領域321〜327」の厚さをどの程度とするかは、トランジスタに要求される電流供給能力に応じて、当業者が適宜になし得る設計事項にすぎず、上記相違点4に係る構成とすることに、格別の困難性は認められない。

(イ) 相違点5についての判断
上記相違点5について検討する。
前記(2)ウの「(ウ)周知技術の認定」において周知技術として示したとおり、「単結晶シリコンが高いキャリア移動度を有し、単結晶シリコンを用いてTFTを作製すれば、デバイスの特性が向上すること」は、本願優先日前に周知である。
そして、引用発明2においても、デバイスの特性を向上させることは当然に存在する課題であるから、当該課題を解決するために周知技術を適用し、引用発明2の単結晶シリコンのキャリア移動度を大きくすることは、当業者が容易に想到し得たことである。そして、引用文献6の段落[0013]にも記載されているように、単結晶シリコン基板のキャリア移動度の値として、600cm2/v・sより大きい値は一般的なものにすぎず、そのような範囲を含む値の中からいずれを選択するかは設計事項といえる。
したがって、引用発明2において、上記相違点5に係る構成とすることは、当業者が容易に想到し得たことである。

(ウ) 相違点6についての判断
アクティブマトリクス基板に用いるトランジスタをTFTとすることは、例を示すまでもなく、当業者にとっての技術常識にすぎない。
したがって、アクティブマトリクス基板である引用発明2に用いるトランジスタをTFTとすることに、格別の困難性があるものでない。

エ 小括
したがって、上記相違点4〜6に係る構成は、引用発明2及び周知技術に基づいて当業者が容易に想到し得たものである。

そして、本件補正発明によって奏される効果は、引用発明2及び周知技術から当業者が予測し得る程度のものにすぎない。

よって、本件補正発明は、引用発明2及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許出願の際独立して特許を受けることができない。

(5) 請求人の主張について
請求人は、審判請求の理由及び上申書において、次の主張をしている。

(審判請求書4頁16行〜5頁10行)
「まず、引用文献1は、トランジスタ121がその下部に単結晶半導体層122を有すること、およびトランジスタ131がその下部に単結晶半導体層132を有することを教示しているだけである(例えば、引用文献1の図1または図6を参照)。
従って、引用文献1は、少なくとも補正後の本願請求項1に記載の「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域であって、前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有するような活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含み」との特徴を教示も示唆もしていない。

次に、引用文献2は、単結晶半導体基板11の厚さ方向に、単結晶半導体基板11の一部にチャネル形成領域17a〜17c(活性領域の一部である)のそれぞれが設けられることについて全く言及がない。
従って、引用文献2も同様に、少なくとも補正後の本願請求項1に記載の「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域であって、前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有するような活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含み」との特徴を教示も示唆もしておらず、それ故、引用文献1の不足を解決していない。
言い換えると、引用文献1の図6および引用文献2の図1の両方は、活性領域が単結晶シリコン層の厚さに等しい厚さを有することを示しており、これは、補正後の本願請求項1の構成に反している。」

(令和3年11月10日付け上申書2頁44行3頁33行)
「本願の独立請求項1は、例えば「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域であって、前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有するような活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含み」との特徴を備えています。

上記の特徴に関して、審査官殿は、引用文献2の段落[0011]から[0075]、[0099]から[0102]、並びに図1から5および8に基づいて、「前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有するような活性領域をそれぞれ有する」との特徴が教示されているとご判断されています。

しかしながら、第一に、引用文献2の明細書全体を参照すると、段落[0035]は「第1パッシベーション膜38の厚さ」について言及しており、段落[0042]は「有機EL材料の厚さ」について言及しており、段落[0046]は「正孔注入層43の厚さ」について言及しており、段落[0055]は「保護膜303の厚さ」について言及しており、段落[0058]は「ゲート絶縁膜307の厚さ」について言及しており、段落[0060]は「ゲート電極308〜312の厚さ」について言及しており、段落[0062]は「ゲート電極308〜312の厚さ」についてさらに言及しており、段落[0071]および[0073]は「第1層間絶縁膜331の厚さ」について言及しており、段落[0075]は「第1パッシベーション膜339の厚さ」について言及しており、段落[0076]は「第2層間絶縁膜340の厚さ」について言及しており、段落[0077]は「画素電極341の厚さ」について言及しており、段落[0078]は「絶縁膜342の厚さ」について言及しており、段落[0079]は「発光層343の厚さ」について言及しており、段落[0080]は「正孔注入層344の厚さ」について言及しており、段落[0083]は「陽極345の厚さ」について言及しており、並びに段落[0084]は「第2パッシベーション膜346の厚さ」に言及ついてしています。
すなわち、引用文献2の明細書全体を参照しても、「活性領域」の厚さまたは「単結晶シリコン層」の厚さについて全く言及しておりません。

第二に、引用文献2は、(活性領域の一部である)チャネル形成領域17aから17cおよび34の各々が、単結晶半導体基板11の厚さ方向において単結晶半導体基板11の一部に提供されることについて全く言及しておりません。
すなわち、引用文献2は、チャネル形成領域17aから17cおよび34の各々の厚さと単結晶半導体基板11の厚さとの間の関係について全く言及しておりません。

従いまして、引用文献2は、少なくとも、本願の独立請求項1に記載の「前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は、前記単結晶シリコン層に配置される活性領域であって、前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有するような活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含み」との特徴を教示も示唆もしておりません。」

上記審判請求の理由及び上申書における請求人の主張は、要するに、引用文献1又は2には、上記相違点1又は4に係る構成について記載も示唆もされていないということである。
しかしながら、前記(3)ウの「(ア) 相違点1についての判断」又は前記(4)ウの「(ア) 相違点4についての判断」で検討したとおり、引用発明1又は2において、上記相違点1又は4に係る構成とすることは、当業者が容易に想到し得たことである。
したがって、当該主張は採用できない。

(6) まとめ
以上のとおり、本件補正は、特許法17条の2第6項で準用する同法126条7項の規定に違反するものであり、同法159条1項で読み替えて準用する同法53条1項の規定により却下されるべきものである。
よって、上記補正の却下の決定の結論のとおり決定する。


第3 本願発明
本件補正は上記第2において説示したとおり却下されたので、本願の請求項1に係る発明(以下「本願発明」という。)は、令和2年9月8日にされた手続補正により補正された特許請求の範囲の請求項1に記載された次の事項により特定されるとおりのものと認める。

「 【請求項1】
単結晶シリコン層と、
前記単結晶シリコン層上に配置されたアレイ回路層と、を含むアレイ基板であって、
前記アレイ回路層はスキャン駆動回路と、データ駆動回路と、複数の画素回路とを含み、
前記スキャン駆動回路とデータ駆動回路は、複数のスキャンラインと複数のデータラインをそれぞれ制御して順に複数の画素を駆動するように構成され、
前記複数の画素回路の各々は、前記複数のスキャンラインのうちの少なくともひとつと前記複数のデータラインのうちの少なくともひとつの制御下で前記複数の画素のひとつを駆動して発光させるように構成され、
前記スキャン駆動回路と、前記データ駆動回路と、前記複数の画素回路は前記単結晶シリコン層に配置される活性領域をそれぞれ有する複数の薄膜トランジスタ(TFT)を含み、
前記単結晶シリコン層のキャリア移動度が600cm2/V‐secより大きくなるように構成されており、
中央表示領域、第1周辺領域および第2周辺領域が前記単結晶シリコン層上に設けられており、前記中央表示領域は複数の画素領域を含み、
前記アレイ回路層では、前記スキャン駆動回路は前記第1周辺領域内に形成され、前記データ駆動回路は前記第2周辺領域内に形成され、前記画素回路は各画素領域内に形成されていることを特徴とするアレイ基板。」


第4 原査定における拒絶の理由
原査定の拒絶の理由のうち、請求項1に係る発明に対する理由2については、次のとおりである。

本願発明は、下記引用文献1又は2に記載された発明及び周知技術に基づいて、その優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。



引用文献1.特開2009−3435号公報
引用文献2.特開2001−195016号公報
引用文献3.米国特許出願公開第2014/0367652号明細書
引用文献4.特開2008−153191号公報
引用文献5.特開2009−16410号公報(周知技術を示す文献)
引用文献6.中国特許出願公開第104681624号明細書(周知技術を示す文献)


第5 引用文献に記載された発明の認定等
引用文献1に記載された発明は、前記第2の3(2)アの「(イ) 引用発明1の認定」において示したとおりであり、引用文献2に記載された発明は、前記第2の3(2)イの「(イ) 引用発明2の認定」において示したとおりであり、引用文献5、6に示された周知技術は、前記第2の3(2)ウの「(ウ) 周知技術の認定」において示したとおりである。


第6 対比・判断
本願発明は、本件補正発明(前記第2の3の「(1) 本件補正発明」参照。)から、「前記活性領域は前記単結晶シリコン層の厚さよりも小さい厚さを有する」との限定を省いたものである。
そうすると、本願発明の発明特定事項を全て含み、さらに当該発明特定事項の一部を限定したものに相当する本件補正発明が、前記第2の3(3)の「ウ 当審の判断」や、前記第2の3(4)の「ウ 当審の判断」において説示したとおり、引用発明1又は2及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、同様の理由により、本願発明も引用発明1又は2及び周知技術に基づいて当業者が容易に発明をすることができたものである。


第7 むすび
以上のとおり、本願発明は、引用発明1又は2及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。
したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。
よって、結論のとおり審決する。




 
別掲 (行政事件訴訟法第46条に基づく教示) この審決に対する訴えは、この審決の謄本の送達があった日から30日(附加期間がある場合は、その日数を附加します。)以内に、特許庁長官を被告として、提起することができます。

審判長 居島 一仁
出訴期間として在外者に対し90日を附加する。
 
審理終結日 2022-01-13 
結審通知日 2022-01-17 
審決日 2022-01-28 
出願番号 P2017-521204
審決分類 P 1 8・ 121- Z (G09F)
P 1 8・ 575- Z (G09F)
最終処分 02   不成立
特許庁審判長 居島 一仁
特許庁審判官 中塚 直樹
濱本 禎広
発明の名称 アレイ基板、その製造方法及び表示装置  
代理人 実広 信哉  
代理人 村山 靖彦  
代理人 実広 信哉  
代理人 村山 靖彦  
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