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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G05F
管理番号 1385889
総通号数
発行国 JP 
公報種別 特許審決公報 
発行日 2022-07-29 
種別 拒絶査定不服の審決 
審判請求日 2021-06-23 
確定日 2022-06-16 
事件の表示 特願2016−107094「定電流回路及び半導体装置」拒絶査定不服審判事件〔平成29年12月 7日出願公開、特開2017−215638〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は,平成28年5月30日の出願であって,その手続の経緯は以下のとおりである。
令和 2年 2月21日付け:拒絶理由通知
令和 2年 5月 1日 :意見書,手続補正書の提出
令和 2年 5月18日付け:拒絶理由通知
令和 2年 7月21日 :意見書,手続補正書の提出
令和 2年 9月 9日付け:拒絶理由通知(最後)
令和 2年11月10日 :意見書,手続補正書の提出
令和 3年 3月11日付け:令和2年11月10日の手続補正に
ついての補正の却下の決定,拒絶査定
令和 3年 6月23日 :審判請求書,手続補正書の提出
令和 3年12月28日付け:拒絶理由通知(当審)
令和 4年 3月 3日 :意見書の提出

第2 本願発明
本願の請求項に係る発明は,令和3年6月23日付けの手続補正により補正された特許請求の範囲の請求項1に記載された事項により特定されるものと認められるところ,その請求項1に係る発明(以下,「本願発明」という。)は次のとおりである。

「 【請求項1】
定電流を生成する定電流回路であって,
第1の出力端子と,
ドレイン端に電源電位を受け,ゲート端及びバックゲートに接地電位が印加されており,ソース端に前記第1の出力端子が接続されているデプレッション型のnチャネルMOSの第1のトランジスタであって,前記定電流が生成されているときに定電流源として動作する当該第1のトランジスタと,
ドレイン端及びソース端のうちの一端が前記第1のトランジスタの前記ソース端に接続されており,他端に接地電位が印加されている,ダイオード接続されたエンハンスメント型の第2のトランジスタと,を含み,
前記第1のトランジスタの閾値電圧の絶対値が前記第2のトランジスタの閾値電圧値以上であることを特徴とする定電流回路。」

第3 当審における拒絶の理由
令和3年12月28日付けの当審が通知した拒絶理由は,概略次のとおりのものである。
本願の請求項1〜4に係る発明は,本願の出願前に日本国内又は外国において,頒布された又は電気通信回線を通じて公衆に利用可能となった以下の引用文献1に記載された発明及び引用文献2,3に記載された事項に基づいて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献1:特開2013−161258号公報
引用文献2:特開2013−243614号公報
引用文献3:特開2010−79977号公報

第4 引用文献の記載及び引用発明

1.引用文献1の記載事項
当審の拒絶の理由で引用された,本願の出願前に,頒布された又は電気通信回線を通じて公衆に利用可能となった特開2013−161258号公報(平成25年8月19日出願公開。以下,「引用文献1」という。)には,図面と共に次の事項が記載されている。
なお,下線は強調のために当審で付したものである。

「【0008】
本発明は,上記問題点に鑑み,最低動作電圧が小さく,低電圧の基準電圧を出力することができ,しかも正の温度特性,負の温度特性,またはフラットな温度特性を任意に得ることができる電源回路を提供することを目的とする。
【0009】
まず,上記目的を達成する本発明の原理について説明しておく。ゲート・ソース電圧(以下,VGS)が0V以下で電流を流すことのできるデプレッション型のMOSトランジスタを,ドレイン・ソース電圧(以下,VDS)が小さくても飽和領域で動作するようにVGSを0V以下にバイアスし低電圧動作を可能とする。つまり,ゲートにはソースより低い電圧が印加される。すなわち,図1の回路図に示すように,デプレッション型のMOSトランジスタMのソースを接地し,ゲートにVGSの電圧を印加する。このときのドレイン電流(以下,Id)は,式(1)で与えられる。」

「【0030】
以下,本発明の実施の形態を図面に基づき詳細に説明する。なお,各実施の形態を示す図面で使用するトランジスタの種類に応じたシンボルおよびそれぞれの特性等を図5にまとめて示しておく。なお,同図に示すように,本発明においてVBSは,主要因ではないので,VBS=0とする。つまり,すべてのMOSトランジスタについてソースとバックゲートをショートさせる記述となっている。バックゲートを独立させ,MOSトランジスタを四端子素子として記述しておき,バックゲート端子MOSの外部でGND電位に接続しても上側のMOSトランジスタにバックゲートバイアス効果を生じるだけで,本文説明において本質的な変更は生じない。」

「【0045】
<第2の実施の形態>
図8は本形態に係る電源回路である基準電圧発生回路を示す回路図である。同図に示すように,本形態に係る基準電圧発生回路IIは,デプレッション型のMOSトランジスタM1に負荷として,ドレインとゲートとを結線したエンハンスメント型のMOSトランジスタM3を直列に接続して構成してある。すなわち,図6に示す第1の実施の形態に係る基準電圧発生回路Iのデプレッション型のMOSトランジスタM2をエンハンスメント型のMOSトランジスタM3で置換したものである。
【0046】
かかる基準電圧発生回路IIにおいて,高電位側のMOSトランジスタM1,低電位側のMOSトランジスタM3に流れるドレイン電流Idは等しいので次式(7)で表される。
【0047】

【0048】
上式(7)において,K1はMOSトランジスタM1の導電係数,K3はMOSトランジスタM3の導電係数,Vt1はMOSトランジスタM1の閾値電圧(本形態ではVt1=VTND),Vt3はMOSトランジスタM3の閾値電圧(本形態ではVt3=VTNE(以下,VTNEはN型のエンハンストランジスタの閾値電圧を意味する)),V1は出力電圧である。
【0049】
上式(7)のルートを取ると次式(8)となる。
【0050】

【0051】
したがって,本形態におけるVGSとsqrtIdとの特性は図9に示すようになる。同図に示すように,本形態における出力電圧V1は,右下がりの直線として与えられるMOSトランジスタM1の特性と,右上がりの直線として与えられるMOSトランジスタM3の特性との交点として与えられる。したがって,K1=K3とすれば,V1=(VTNE−VTND)/2で与えられる。
【0052】
ここで,K3=αK1とすると,上式(8)を解くことにより出力電圧V1は式(9)で与えられる。
【0053】

【0054】
このように,K1,K3の比率を変えることで,VTNE<V1<−VTNDの範囲の出力電圧V1を取り出すことができる。K1,K3の比率を変えても最低動作電圧は−VTNDである。なお,本形態においては,図8から明らかな通り,Vt3<−Vt1の関係が成立しているのが前提となる。また,VTND,VTNEの温度特性は負であるので,導電係数K1,K3の比率で温度係数を任意に設定できる。」

「図5



「図8



「図9



2.引用発明
上記引用文献1に記載されている事項について検討する。

(1)引用文献1の段落0008の「最低動作電圧が小さく,低電圧の基準電圧を出力することができ,しかも正の温度特性,負の温度特性,またはフラットな温度特性を任意に得ることができる電源回路」との記載から,引用文献1には,“最低動作電圧が小さく,低電圧の基準電圧を出力することができる電源回路”が記載されている。

(2)引用文献1の段落0009の「ゲート・ソース電圧(以下,VGS)が0V以下で電流を流すことのできるデプレッション型のMOSトランジスタを,ドレイン・ソース電圧(以下,VDS)が小さくても飽和領域で動作するようにVGSを0V以下にバイアスし低電圧動作を可能とする」との記載から,引用文献1には,「ゲート・ソース電圧(以下,VGS)が0V以下で電流を流すことのできるデプレッション型のMOSトランジスタを,ドレイン・ソース電圧(以下,VDS)が小さくても飽和領域で動作するようにVGSを0V以下にバイアスし低電圧動作を可能とする」ことが記載されている。

(3)引用文献1の段落0045の「デプレッション型のMOSトランジスタM1」との記載から,「MOSトランジスタM1」は,「デプレッション型」であり,また,図8のトランジスタM1の記号から,「トランジスタM1」が「NチャネルMOSトランジスタ」であることは明らかである。
また,引用文献1の図8の記載から,「トランジスタM1」は,「ドレインがVddに接続され,ゲートが接地され,ソースが出力に接続され」ていることが読み取れる。
したがって,引用文献1には,“ドレインがVddに接続され,ゲートが接地され,ソースが出力に接続されたデプレッション型のNチャネルMOSトランジスタM1”が記載されていると認められる。

(4)引用文献1の段落0045の「ドレインとゲートとを結線したエンハンスメント型のMOSトランジスタM3」との記載から,「トランジスタM3」は,「エンハンスメント型のMOSトランジスタ」である。
また,引用文献1の図8の記載から,「トランジスタM3」は,「ドレインとゲートとが接続され,ソースが接地され」ていることが読み取れる。
したがって,引用文献1には,“ドレインとゲートとが接続され,ソースが接地されたエンハンスメント型のMOSトランジスタM3”が記載されていると認められる。

(5)引用文献1の段落0045の「本形態に係る基準電圧発生回路IIは,デプレッション型のMOSトランジスタM1に負荷として,ドレインとゲートとを結線したエンハンスメント型のMOSトランジスタM3を直列に接続して構成してある」との記載から,引用文献1には,“M1とM3とが直列に接続されて”いることが記載されているといえる。

(6)引用文献1の段落0046の「基準電圧発生回路IIにおいて,高電位側のMOSトランジスタM1,低電位側のMOSトランジスタM3に流れるドレイン電流Idは等しいので次式(7)で表される」との記載と,段落0047の(7)式の記載から,引用文献1には,
“高電位側のMOSトランジスタM1と低電位側のMOSトランジスタM3に流れるドレイン電流Idは次式(7)で表され,


・・・・・(7)”

となることが記載されていると認められる。

(7)引用文献1の段落0048の「上式(7)において,K1はMOSトランジスタM1の導電係数,K3はMOSトランジスタM3の導電係数,Vt1はMOSトランジスタM1の閾値電圧(本形態ではVt1=VTND),Vt3はMOSトランジスタM3の閾値電圧(本形態ではVt3=VTNE(以下,VTNEはN型のエンハンストランジスタの閾値電圧を意味する)),V1は出力電圧である」との記載から,引用文献1には,“上式(7)において,K1はMOSトランジスタM1の導電係数,K3はMOSトランジスタM3の導電係数,Vt1はMOSトランジスタM1の閾値電圧(ここで,Vt1=VTND),Vt3はMOSトランジスタM3の閾値電圧(ここで,Vt3=VTNE),V1は出力電圧であ”ることが記載されていると認められる。

(8)引用文献1の段落0049の「上式(7)のルートを取ると次式(8)となる」との記載と,段落0050の(8)式の記載から,引用文献1には,“上式(7)のルートを取ると次式(8)となり,


・・・・・(8)”

となることが記載されていると認められる。

(9)引用文献1の段落0051の「本形態におけるVGSとsqrtIdとの特性は図9に示すようになる。同図に示すように,本形態における出力電圧V1は,右下がりの直線として与えられるMOSトランジスタM1の特性と,右上がりの直線として与えられるMOSトランジスタM3の特性との交点として与えられる。したがって,K1=K3とすれば,V1=(VTNE−VTND)/2で与えられる」との記載,及び図9の記載から,引用文献1には,“VGSとsqrtIdとの特性図に示されるように,出力電圧V1は,右下がりの直線として与えられるMOSトランジスタM1の特性と,右上がりの直線として与えられるMOSトランジスタM3の特性との交点として与えられ,K1=K3とすれば,V1=(VTNE−VTND)/2で与えられ”ることが記載されていると認められる。

(10)引用文献1の段落0052の「ここで,K3=αK1とすると,上式(8)を解くことにより出力電圧V1は式(9)で与えられる」との記載と,段落0053の(9)式の記載から,引用文献1には,“ここで,K3=αK1とすると,上式(8)を解くことにより出力電圧V1は式(9)で与えられ,


・・・・・(9)”

となることが記載されていると認められる。

(11)引用文献1の段落0054の「このように,K1,K3の比率を変えることで,VTNE<V1<−VTNDの範囲の出力電圧V1を取り出すことができる。K1,K3の比率を変えても最低動作電圧は−VTNDである。なお,本形態においては,図8から明らかな通り,Vt3<−Vt1の関係が成立しているのが前提となる」との記載から,引用文献1には“K1,K3の比率を変えることで,VTNE<V1<−VTNDの範囲の出力電圧V1を取り出すことができ,K1,K3の比率を変えても最低動作電圧は−VTNDであり,Vt3<−Vt1の関係が成立しているのが前提であ”ることが記載されていると認められる。

(12)引用文献1の段落0030の「なお,同図に示すように,本発明においてVBSは,主要因ではないので,VBS=0とする。つまり,すべてのMOSトランジスタについてソースとバックゲートをショートさせる記述となっている。バックゲートを独立させ,MOSトランジスタを四端子素子として記述しておき,バックゲート端子MOSの外部でGND電位に接続しても上側のMOSトランジスタにバックゲートバイアス効果を生じるだけで,本文説明において本質的な変更は生じない」との記載から,引用文献1には,“バックゲート端子をGND電位に接続しても本質的な変更は生じない”ことが記載されていると認められる。

(13)まとめ
上記(1)〜(12)の検討から,引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。

(引用発明)
最低動作電圧が小さく,低電圧の基準電圧を出力することができる電源回路であって,
ゲート・ソース電圧(以下,VGS)が0V以下で電流を流すことのできるデプレッション型のMOSトランジスタを,ドレイン・ソース電圧(以下,VDS)が小さくても飽和領域で動作するようにVGSを0V以下にバイアスし低電圧動作を可能とするものであり,
ドレインがVddに接続され,ゲートが接地され,ソースが出力に接続されたデプレッション型のNチャネルMOSトランジスタM1と,ドレインとゲートとが接続され,ソースが接地されたエンハンスメント型のMOSトランジスタM3とが直列に接続されており,
高電位側のMOSトランジスタM1と低電位側のMOSトランジスタM3に流れるドレイン電流Idは次式(7)で表され,

・・・・・(7)

上式(7)において,K1はMOSトランジスタM1の導電係数,K3はMOSトランジスタM3の導電係数,Vt1はMOSトランジスタM1の閾値電圧(ここで,Vt1=VTND),Vt3はMOSトランジスタM3の閾値電圧(ここで,Vt3=VTNE),V1は出力電圧であり,
上式(7)のルートを取ると次式(8)となり,

・・・・・(8)

VGSとsqrtIdとの特性図に示されるように,出力電圧V1は,右下がりの直線として与えられるMOSトランジスタM1の特性と,右上がりの直線として与えられるMOSトランジスタM3の特性との交点として与えられ,K1=K3とすれば,V1=(VTNE−VTND)/2で与えられ,
ここで,K3=αK1とすると,上式(8)を解くことにより出力電圧V1は式(9)で与えられ,

・・・・・(9)

K1,K3の比率を変えることで,VTNE<V1<−VTNDの範囲の出力電圧V1を取り出すことができ,K1,K3の比率を変えても最低動作電圧は−VTNDであり,Vt3<−Vt1の関係が成立しているのが前提であり,
バックゲート端子をGND電位に接続しても本質的な変更は生じない,
電源回路。

3.引用文献2の記載事項
当審の拒絶の理由で引用された,本願の出願前に,頒布された又は電気通信回線を通じて公衆に利用可能となった特開2013−243614号公報(平成25年12月5日出願公開。以下,「引用文献2」という。)には,図面と共に次の事項が記載されている。
なお,下線は強調のために当審で付したものである。

「【0104】
図3は,従来のカレントミラー型電流源102の構成を示す回路図である。カレントミラー型電流源102は,2個のトランジスタM101・M102を備えている。トランジスタM101・M102の各ゲート端子は互いに接続されているとともに,トランジスタM101のドレイン端子に接続されている。トランジスタM101のドレイン端子は,バイアス電流Idsを流す定電流源に接続されている。これにより,トランジスタM102のドレイン端子から定電流が出力される。」

「図3



第5 対比

本願発明と引用発明とを対比する。

(1)引用発明の「基準電圧を出力する」「電源回路」と本願発明の「定電流を生成する定電流回路」とは,ともに「電子回路」である点で共通している。

(2)引用発明の「出力」は,本願発明の「第1の出力端子」に相当する。

(3)引用発明の「デプレッション型のNチャネルMOSトランジスタM1」は,ドレインがVddに接続され,ゲートが接地され,ソースが出力に接続されており,バックゲート端子をGND電位に接続しても本質的な変更は生じないものであるから,引用発明は「デプレッション型のNチャネルMOSトランジスタM1」のバックゲート端子をGND電位に接続した構成を想定したものである。
そうすると,引用発明の「デプレッション型のNチャネルMOSトランジスタM1」は,バックゲート端子をGND電位に接続した場合には,本願発明の「ドレイン端に電源電位を受け,ゲート端及びバックゲートに接地電位が印加されており,ソース端に前記第1の出力端子が接続されているデプレッション型のnチャネルMOSの第1のトランジスタ」に相当する。

(4)引用発明の「ドレインとゲートとが接続され,ソースが接地されたエンハンスメント型のMOSトランジスタM3」は,そのドレインがMOSトランジスタM1のソースに接続されており,また,ドレインとゲートが接続されたダイオード接続のエンハンスメント型MOSトランジスタであるといえるから,本願発明の「ドレイン端及びソース端のうちの一端が前記第1のトランジスタの前記ソース端に接続されており,他端に接地電位が印加されている,ダイオード接続されたエンハンスメント型の第2のトランジスタ」に相当する。

(5)引用発明の「MOSトランジスタM1の閾値電圧Vt1」,「MOSトランジスタM3の閾値電圧Vt3」はそれぞれ,本願発明の「第1のトランジスタの閾値電圧」,「第2のトランジスタの閾値電圧値」に相当する。
そして,引用発明では,Vt3<−Vt1の関係が成立しているところ,Vt1は,負値であるから,Vt3<−Vt1の関係は,「Vt1の絶対値」が「Vt3」以上であることにほかならない。
したがって,引用発明と本願発明とは,「前記第1のトランジスタの閾値電圧の絶対値が前記第2のトランジスタの閾値電圧値以上である」点で一致している。

(6)まとめ
上記(1)〜(5)の対比結果を踏まえると,本願発明と引用発明の一致点及び相違点は次の通りである。

(一致点)
電子回路であって,
第1の出力端子と,
ドレイン端に電源電位を受け,ゲート端及びバックゲートに接地電位が印加されており,ソース端に前記第1の出力端子が接続されているデプレッション型のnチャネルMOSの第1のトランジスタと,
ドレイン端及びソース端のうちの一端が前記第1のトランジスタの前記ソース端に接続されており,他端に接地電位が印加されている,ダイオード接続されたエンハンスメント型の第2のトランジスタと,を含み,
前記第1のトランジスタの閾値電圧の絶対値が前記第2のトランジスタの閾値電圧値以上であることを特徴とする電子回路。

(相違点)
本願発明は,「定電流を生成する定電流回路」であり,第1のトランジスタは,「前記定電流が生成されているときに定電流源として動作する」のに対して,引用発明は,基準電圧を出力する電源回路であり,当該電源回路を定電流を生成する定電流回路として動作させることや,当該電源回路を「定電流を生成する定電流回路」として用いたときに,第1のトランジスタが「定電流源として動作する」ことは特定されていない点。

第6 判断

上記相違点について検討する。

引用発明の「デプレッション型のNチャネルMOSトランジスタM1」は,VGSとsqrtIdとの特性図(上記第4の「1.」の図9を参照。)に示されるように,その動作点が,右下がりの直線として与えられるMOSトランジスタM1の特性と,右上がりの直線として与えられるMOSトランジスタM3の特性との交点として与えられるものであって,当該動作点に対応する電流Idを流す定電流源として動作しているものと認められるところ,定電流源にカレントミラー回路を接続して電流を取り出す構成は,例えば上記第4の「3.」で引用した引用文献2の記載事項等にも記載されているように,電子回路の技術分野における周知技術であるから,引用発明において,定電流源として動作しているデプレッション型のNチャネルMOSトランジスタM1に流れている定電流を,カレントミラー回路を用いて出力させること,すなわち,引用発明の電源回路を,定電流を生成する定電流回路として動作させること,また,その結果として,第1のトランジスタが,前記定電流が生成されているときに定電流源として動作するように構成することは,当業者が容易に想到し得たことである。

そして,本願発明の作用効果も,引用発明及び周知技術から当業者が予測できる範囲のものである。

したがって,本願発明は,引用発明及び周知技術に基づいて,当業者が容易に発明をすることができたものである。

第7 請求人の主張について

請求人は令和4年3月3日付けの意見書において以下のように主張している。

「引用文献1においては,本願発明のように,MOSトランジスタM1のバックゲートを接地することによって最低動作電圧(電源電圧Vddの値)を低くするという技術的な思想について,何ら開示も示唆もされておりません。」

しかしながら,上記第5の(3)で判断したとおり,引用発明は,「バックゲート端子をGND電位に接続しても本質的な変更は生じない」と特定されていて,NチャネルMOSトランジスタM1のバックゲート端子をGND電位に接続する構成が想定されていることは明らかであって,そのような想定に基づいて,引用発明のNチャネルMOSトランジスタM1のバックゲート端子をGND電位に接続すれば,引用発明の「NチャネルMOSトランジスタM1」が本願発明の「ドレイン端に電源電位を受け,ゲート端及びバックゲートに接地電位が印加されており,ソース端に前記第1の出力端子が接続されているデプレッション型のnチャネルMOSの第1のトランジスタ」に相当するものとなることは明らかである。
したがって,請求人の上記主張は採用することができない。
また,本願発明には,「第1のトランジスタ」の「バックゲートに接地電位が印加され」ることは特定されているものの,「最低動作電圧(電源電圧Vddの値)を低くする」ことは特定されていないから,本願発明は「最低動作電圧(電源電圧Vddの値)を低くする」ことができるという請求人の主張は,特許請求の範囲の記載に基づくものではない。
なお,引用発明を,図8に記載のとおりのものとして認定し,「バックゲートに接地電位が印加され」る点を相違点であるとみても,引用文献1の段落0030の「なお,同図に示すように,本発明においてVBSは,主要因ではないので,VBS=0とする。つまり,すべてのMOSトランジスタについてソースとバックゲートをショートさせる記述となっている。バックゲートを独立させ,MOSトランジスタを四端子素子として記述しておき,バックゲート端子MOSの外部でGND電位に接続しても上側のMOSトランジスタにバックゲートバイアス効果を生じるだけで,本文説明において本質的な変更は生じない」との記載に基づいて,引用発明のMOSトランジスタM1の「バックゲートに接地電位が印加され」るように構成することは,当業者が容易に想到し得たことである。
そして,最低動作電圧(電源電圧Vddの値)を低くすることができるという効果は,バックゲートに接地電位が印加されることによって,必然的に奏される効果である。
したがって,請求人の上記主張は採用することができない。

第8 むすび
以上のとおり,本願の請求項1に係る発明は,引用文献1に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
したがって,他の請求項について検討するまでもなく,本願は拒絶すべきものである。

よって,結論のとおり審決する。
 
別掲 (行政事件訴訟法第46条に基づく教示) この審決に対する訴えは、この審決の謄本の送達があった日から30日(附加期間がある場合は、その日数を附加します。)以内に、特許庁長官を被告として、提起することができます。
 
審理終結日 2022-04-07 
結審通知日 2022-04-12 
審決日 2022-04-27 
出願番号 P2016-107094
審決分類 P 1 8・ 121- WZ (G05F)
最終処分 02   不成立
特許庁審判長 篠原 功一
特許庁審判官 山澤 宏
須田 勝巳
発明の名称 定電流回路及び半導体装置  
代理人 藤村 元彦  
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