拒絶査定不服の審決｜2021-12057 - 特許審決データベース

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審決分類	審判査定不服 5項独立特許用件特許、登録しない。 A63F 審判査定不服 2項進歩性特許、登録しない。 A63F
管理番号	1386033
総通号数	7
発行国	JP
公報種別	特許審決公報
発行日	2022-07-29
種別	拒絶査定不服の審決
審判請求日	2021-09-10
確定日	2022-06-09
事件の表示	特願２０１６－２０２３７４「遊技機」拒絶査定不服審判事件〔平成３０年４月１９日出願公開、特開２０１８－６１７３９〕について、次のとおり審決する。
結論	本件審判の請求は、成り立たない。
理由	第１手続の経緯本願は、平成２８年１０月１４日の出願であって、その手続の経緯は、概略、以下のとおりである。令和２年５月２６日付け：拒絶理由通知令和２年７月２０日：意見書、手続補正書の提出令和２年１２月１６日付け：拒絶理由通知（最後）令和３年２月１７日：意見書、手続補正書の提出令和３年７月２９日付け：補正の却下の決定、拒絶査定（以下「原査定」という。）（送達日：同年８月３日）令和３年９月１０日：審判請求書、手続補正書の提出第２令和３年９月１０日に提出された手続補正書による補正の却下の決定〔補正の却下の決定の結論〕令和３年９月１０日に提出された手続補正書による補正（以下「本件補正」という。）を却下する。［理由］１本件補正の内容本件補正は、特許請求の範囲についてする補正を含むものであって、令和２年７月２０日提出の手続補正書によって補正された本件補正前の請求項１に、「遊技の制御を行う制御装置を備え、前記制御装置は、第１レジスタの第１加算値データと第２レジスタの基本アドレスデータとを加算して第１アドレスデータを算出し、前記第１アドレスデータが示すアドレスに格納されている第２加算値データをロードし、ロードした前記第２加算値データを前記第１アドレスデータに加算して第２アドレスデータを算出するアドレス算出モジュールを備え、前記アドレス算出モジュールは、前記第１アドレスデータの算出から前記第２アドレスデータの算出までの一連の処理を１回の呼び出しで実行することを特徴とする遊技機。」とあったものを、「遊技の制御を行う制御装置を備え、前記制御装置は、第１レジスタの第１加算値データと第２レジスタの基本アドレスデータとを加算して第１アドレスデータを算出し、前記第１アドレスデータが示すアドレスに格納されている第２加算値データをロードし、ロードした前記第２加算値データを前記第１アドレスデータに加算して第２アドレスデータを算出するアドレス算出モジュールを備え、前記アドレス算出モジュールは、前記第１アドレスデータの算出から前記第２アドレスデータの算出までの一連の処理を１回の呼び出しで実行し、前記一連の処理における前記第１アドレスデータを算出する処理と前記第２アドレスデータを算出する処理とは同一のプログラムコードを用いて実行し、前記一連の処理を前記第１レジスタ及び前記第２レジスタだけを用いて実行することを特徴とする遊技機。」とする補正である（なお、下線は補正前後の箇所を明示するために合議体が付した。）。２補正の適否について（１）補正の目的についてア本件補正は、本件補正前の請求項１に記載した発明を特定するために必要な事項である「一連の処理」に関し、「前記一連の処理における前記第１アドレスデータを算出する処理と前記第２アドレスデータを算出する処理とは同一のプログラムコードを用いて実行し、前記一連の処理を前記第１レジスタ及び前記第２レジスタだけを用いて実行する」と限定するものである。イ上記アからみて、本件補正は、補正前の請求項１に記載された発明と補正後の請求項１に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるので、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものである。（２）新規事項について本件補正は、本願の願書に最初に添付した明細書又は図面における【０６３３】ないし【０６３７】、【０６７２】ないし【０６８４】、図５７、図６１等の記載に基づくものであり、新たな技術事項を導入するものではないから、特許法第17条の2第3項に規定する要件を満たす。３独立特許要件についてそこで、本件補正後の請求項１に係る発明（以下「本願補正発明」という。）が、特許出願の際独立して特許を受けることができるものであるか（特許法第17条の2第6項において準用する同法第126条第7項の規定に適合するか）についても、以下、検討する。（１）本願補正発明本願補正発明を再掲すると、次のとおりのものである（なお、ＡないしＦについては、分説するため合議体が付した。以下Ａ等を付した事項を「特定事項Ａ」等という。）。「Ａ遊技の制御を行う制御装置を備え、Ｂ前記制御装置は、第１レジスタの第１加算値データと第２レジスタの基本アドレスデータとを加算して第１アドレスデータを算出し、前記第１アドレスデータが示すアドレスに格納されている第２加算値データをロードし、ロードした前記第２加算値データを前記第１アドレスデータに加算して第２アドレスデータを算出するアドレス算出モジュールを備え、Ｃ前記アドレス算出モジュールは、前記第１アドレスデータの算出から前記第２アドレスデータの算出までの一連の処理を１回の呼び出しで実行し、Ｄ前記一連の処理における前記第１アドレスデータを算出する処理と前記第２アドレスデータを算出する処理とは同一のプログラムコードを用いて実行し、Ｅ前記一連の処理を前記第１レジスタ及び前記第２レジスタだけを用いて実行するＦことを特徴とする遊技機。」（２）引用例の記載事項、引用発明ア引用例の記載事項原査定で引用文献１として引用され、本願の出願前に電気通信回線を通じて公衆に利用可能となった特開２０１５－１０９８９２号公報（平成２７年６月１８日公開、以下「引用例」という。）には、遊技機に関し、次の事項が図とともに記載されている。なお、下線は合議体が付した。以下同じ。（ア）「【発明が解決しようとする課題】【０００４】しかしながら、新たな遊技性等を実現していく上で、遊技機の制御を行うプログラムはさらに肥大化することとなり、プログラムの使用可能領域の容量を逼迫させてしまうという問題があった。【０００５】そこで本発明は、プログラムの容量がむやみに増大することを防止し、プログラムの容量を削減することができる技術の提供を課題とするものである。」（イ）「【発明を実施するための形態】【００１７】以下、本発明の実施形態について、図面を参照しながら説明する。図１は、パチンコ遊技機（以下、「パチンコ機」と略称する。）１の正面図である。また、図２は、パチンコ機１の背面図である。パチンコ機１は、遊技球を遊技媒体として用いるものであり、遊技者は、遊技場運営者から遊技球を借り受けてパチンコ機１による遊技を行う。なお、パチンコ機１における遊技において、遊技球はその１個１個が遊技価値を有した媒体であり、遊技の成果として遊技者が享受する特典（利益）は、例えば遊技者が獲得した遊技球の数に基づいて遊技価値に換算することができる。以下、図１及び図２を参照しつつパチンコ機１の全体構成について説明する。」（ウ）「【００８９】〔制御上の構成〕次に、パチンコ機１の制御に関する構成について説明する。図９は、パチンコ機１に装備された各種の電子機器類を示すブロック図である。パチンコ機１は、制御動作の中枢となる主制御装置７０（主制御用コンピュータ）を備えており、この主制御装置７０は主に、パチンコ機１における遊技の進行を制御する機能を有している。なお、主制御装置７０は、上記の主制御基板ユニット１７０に内蔵されている。【００９０】また、主制御装置７０には、中央演算処理装置である主制御ＣＰＵ７２を実装した回路基板（主制御基板）が装備されており、主制御ＣＰＵ７２は、図示しないＣＰＵコアやレジスタとともにＲＯＭ７４、ＲＡＭ（ＲＷＭ）７６等の半導体メモリを集積したＬＳＩとして構成されている。また、主制御装置７０には、乱数発生器７５やサンプリング回路７７が装備されている。このうち乱数発生器７５は、特別図柄抽選の大当り判定用や普通図柄抽選の当り判定用にハードウェア乱数（例えば１０進数表記で０～６５５３５）を発生させるものであり、ここで発生された乱数は、サンプリング回路７７を通じて主制御ＣＰＵ７２に入力される。その他にも主制御装置７０には、入出力（Ｉ／Ｏ）ポート７９や図示しないクロック発生回路、カウンタ／タイマ回路（ＣＴＣ）等の周辺ＩＣが装備されており、これらは主制御ＣＰＵ７２とともに回路基板上に実装されている。なお、回路基板上（又は内層部分）には、信号伝送経路や電源供給経路、制御用バス等が配線パターンとして形成されている。」（エ）「【０１４７】ステップＳ２００：先ず主制御ＣＰＵ７２は、メインループの実行中に使用していたレジスタ（アキュムレータＡとフラグレジスタＦ、汎用レジスタＢ～Ｌの各ペア）の値をＲＡＭ７６の退避領域に退避させる。値を退避させた後のレジスタ（Ａ～Ｌ）には、割込管理処理の中で別の値を書き込むことができる。」（オ）「【図４４】」（カ）「【０４４０】図４４は、バイトデータ選択処理の手順例を示すフローチャートである。以下、手順例に沿って説明する。この処理は、共通サブモジュールとして、様々な処理において呼び出され実行されるものである。【０４４１】ステップＳ７０３０：主制御ＣＰＵ７２は、選択オフセットと選択アドレスの下位バイトを加算する。例えば、選択オフセットが００Ｈであり、選択アドレスが１０００Ｈである場合、００Ｈと００Ｈとを加算して、００Ｈといった加算結果が出力される。主制御ＣＰＵ７２は次にステップＳ７０３２を実行する。【０４４２】ステップＳ７０３２：主制御ＣＰＵ７２は、選択アドレスの下位バイトに演算結果値をセットする。具体的には、選択アドレスの下位バイトに先の処理（ステップＳ７０３０）で出力された結果をセットする。例えば、選択アドレスが１０００Ｈの下位バイトに加算結果００Ｈがセットされ、選択結果アドレスとして１０００Ｈが出力される。主制御ＣＰＵ７２は次にステップＳ７０３４を実行する。【０４４３】ステップＳ７０３４：主制御ＣＰＵ７２は、桁上がりではないか否かを確認する。具体的には、先の処理（ステップＳ７０３２）の加算結果が桁上がりしているか否かを確認する。例えば、ＦＦＨが１００Ｈに桁上がりしているか否かを確認する。この確認の結果、桁上がりではない場合（Ｙｅｓ）、主制御ＣＰＵ７２は次にステップＳ７０３８を実行する。一方、桁上がりである場合（Ｎｏ）、主制御ＣＰＵ７２は次にステップＳ７０３６を実行する。【０４４４】ステップＳ７０３６：主制御ＣＰＵ７２は、選択アドレスの上位バイトを１加算する。例えば、選択アドレスが１０００Ｈであった場合、１１００Ｈに加算する。主制御ＣＰＵ７２は次にステップＳ７０３８を実行する。【０４４５】ステップＳ７０３８：主制御ＣＰＵ７２は、選択結果アドレスで示す選択結果データをロードする。具体的には、先の処理（ステップＳ７０３２やステップＳ７０３６）で出力された選択結果のアドレス値に記録されているデータ値を読み出す。例えば、図４３に示すように、アドレス１０００Ｈに１００２が記録されている場合、１００２Ｈが読み出される。他にも、アドレスが１００１Ｈであれば１００５Ｈが読み出され、アドレスが１００２Ｈであれば１０が読み出され、アドレスが１００３Ｈであれば２０が読み出され、アドレスが１００４Ｈであれば３０が読み出され、アドレスが１００５Ｈであれば４０が読み出され、アドレスが１００６Ｈであれば５０が読み出され、アドレスが１００７Ｈであれば６０が読み出される。主制御ＣＰＵ７２は次にステップＳ７０４０を実行する。【０４４６】ステップＳ７０４０：主制御ＣＰＵ７２は、選択結果データを確認し選択結果フラグ値をセットする。例えば、先の処理（ステップＳ７０３８）で読み出された値に対応したフラグがセットされる。そして、そのフラグに基づいて別の処理が行われる場合もある。【０４４７】以上の手順を終えると、主制御ＣＰＵ７２は図４２のサブルーチンプログラム処理に復帰する。」（キ）「【図４５】【図４６】」（ク）「【０４４８】図４５は、比較対象とするサブルーチンプログラム（比較例２）の手順例を示すフローチャートである。以下、手順例に沿って説明する。また、図４６は、参照データの一例を示す図である。以下、手順例に沿って説明する。なお、図４５に示すサブルーチンプログラム（比較例２）は、図４２に示すサブルーチンプログラム（比較例１）の一部（ステップＳ７００４）を変更したものである。・・・【０４５１】また、図４６に示す参照データには、他にもデータ値が記録されており、具体的な内容について説明する。例えば、アドレス１０００Ｈには１００２Ｈ?＄が記録されており、＄には現在のアドレス１０００Ｈが入るため、実質的には０２Ｈ（１００２Ｈ?１０００Ｈ）が記録されていることを表している。また、アドレス１００１Ｈには１００５Ｈ?＄が記録されており、＄には現在のアドレス１００１Ｈが入るため、実質的には０４Ｈ（１００５Ｈ?１００１Ｈ）が記録されていることを表している。したがって、それぞれの値はバイトサイズのデータが記録されていることを表している。他にも、アドレス１００２Ｈには１０、アドレス１００３Ｈには２０、アドレス１００４Ｈには３０、アドレス１００５Ｈには４０、アドレス１００６Ｈには５０、アドレス１００７Ｈには６０が記録されている。【０４５２】したがって、上記図４３で示した参照データよりも、図４６で示した参照データの方が２バイト分の容量だけ少ないことを表している。具体的には、図４３で示したアドレス１０００Ｈと１００１Ｈとの値がそれぞれ２バイトずつであるのに対し、図４６で示したアドレス１０００Ｈと１００１Ｈとの値がそれぞれ１バイトずつであるため、２バイト分の容量だけ少ないことを表している。なお、このアドレス１０００Ｈと１００１Ｈの値は、それぞれ第１特別図柄に対応する変動時間の選択テーブルのアドレス値（１００２Ｈ）や第２特別図柄に対応する変動時間の選択テーブルのアドレス値（１００５Ｈ）と選択アドレスとの比較値（そのテーブルアドレスまでの距離）を表している。【０４５３】ステップＳ７０１４：主制御ＣＰＵ７２は、バイトデータ選択処理を実行する。この処理により、先の処理（ステップＳ７０１０、ステップＳ７０１２）でセットされた、選択オフセット１と選択アドレスとに基づいて、バイトデータ及び書き換えられたアドレスが出力されることとなる。なお、具体的な処理の内容については、上記バイトデータ選択処理（図４４）と同様の処理であるため説明は省略する。そして、このバイトデータ選択処理により、バイトデータ及び書き換えられたアドレスが出力される。具体的には、選択オフセット１として００Ｈが入力されると、バイトデータ０２Ｈが出力され、選択結果アドレスとして１０００Ｈに置き換えられる。また、選択オフセット１として０１Ｈが入力されると、バイトデータ０４Ｈが出力され、選択結果アドレスとして１００１Ｈに置き換えられる。主制御ＣＰＵ７２は次にステップＳ７０１６を実行する。【０４５４】ステップＳ７０１６：主制御ＣＰＵ７２は、バイトデータ選択処理を実行する。この処理により、先の処理（ステップＳ７０１４）で出力された、バイトデータと選択結果アドレスとに基づいて、書き換えられたアドレスが出力されることとなる。なお、具体的な処理の内容については、上記バイトデータ選択処理（図４４）と同様の処理であるため説明は省略する。そして、このバイトデータ選択処理により、書き換えられたアドレスが出力される。具体的には、バイトデータとして０２Ｈが入力されると、選択結果アドレスとして１００２Ｈに置き換えられる。また、バイトデータとして０４Ｈが入力されると、選択結果アドレスとして１００５Ｈに置き換えられる。主制御ＣＰＵ７２は次にステップＳ７０１８を実行する。」（ケ）「【図４７】」（コ）「【０４５７】図４７は、本実施形態におけるサブルーチンプログラムの手順例を示すフローチャートである。以下、手順例に沿って内容を説明する。【０４５８】ステップＳ７０５０：主制御ＣＰＵ７２は、選択オフセット１をセットする。具体的には、次の処理（ダブルバイト選択処理（ステップＳ７０５４））において使用する値である選択オフセット１をセットする。なお、選択オフセット１として、例えば、第１特別図柄である場合は００Ｈがセットされたり、第２特別図柄である場合は０１Ｈがセットされたりする。主制御ＣＰＵ７２は次にステップＳ７０５２を実行する。【０４５９】ステップＳ７０５２：主制御ＣＰＵ７２は、選択アドレスとしてデータ選択テーブル（Ｄ＿Ｔａｂｌｅ＿Ｓｅｌ）のアドレスをセットする。例えば、データ選択テーブル（Ｄ＿Ｔａｂｌｅ＿Ｓｅｌ）のアドレスとして１０００Ｈがセットされる。主制御ＣＰＵ７２は次にステップＳ７０５４を実行する。ここで、データ選択テーブルとは、図４６に示す参照データのアドレス１０００Ｈから開始されるデータ値を表している。【０４６０】ステップＳ７０５４：主制御ＣＰＵ７２は、ダブルバイト選択処理を実行する。ここで、ダブルバイト選択処理が共通サブモジュールであることを想定しており、この処理においては、主制御ＣＰＵ７２はダブルバイト選択処理といった共通サブモジュールを呼び出して実行していることを表している。」（サ）「【図４８】」（シ）「【０４６１】図４８は、ダブルバイト選択処理の手順例を示すフローチャートである。ステップＳ７０６０：主制御ＣＰＵ７２は、バイトデータ選択処理（図４４）を実行する。この処理により、入力されたオフセット値とアドレス値とに基づいて、バイトデータや選択結果アドレス値が出力される。主制御ＣＰＵ７２は次にステップＳ７０６２を実行する。【０４６２】ステップＳ７０６２：主制御ＣＰＵ７２は、再度バイトデータ選択処理（図４４）を実行する。この処理により、入力されたオフセット値とアドレス値とに基づいて、バイトデータや選択結果アドレス値が出力される。【０４６３】以上の手順を終えると、主制御ＣＰＵ７２は図４７のサブルーチンプログラムに復帰する。【０４６４】〔図４７の処理を参照〕なお、このステップＳ７０５４（ダブルバイト選択処理）により、選択アドレス１０００Ｈがセットされている際に、選択オフセット１として００Ｈが入力されると、第１特別図柄に対応する変動時間の選択テーブルのアドレス値（１００２Ｈ）が出力され、選択オフセット１として０１Ｈが入力されると、第２特別図柄に対応する変動時間の選択テーブルのアドレス値（１００５Ｈ）が出力される。・・・略・・・【０４６８】また、比較例２と本実施形態のサブルーチンプログラムを比較すると、比較例２ではサブモジュールを２回呼び出しているのに対し、本実施形態では１回しか呼び出していない。したがって、本実施形態ではサブモジュールを１回しか呼び出さないため、比較例２の２回呼び出す場合に比べてプログラム容量が少なくすむ。例えば、ＲＳＴ命令で呼び出すと１バイト必要であるため（コール命令で呼び出すと３バイト必要であるため）、本実施形態のサブルーチンプログラムは比較例２のサブルーチンプログラムよりも１バイト（３バイト）だけプログラム容量が少ない。なお、バイトデータ選択処理を２回呼び出すダブルバイト選択処理については、ＲＳＴ命令で呼び出すと１バイト必要であるため（コール命令で呼び出すと３バイト必要であるため）、２バイト（６バイト）さらにプログラム容量が多くなる。ここでは簡単なサブルーチンプログラムを挙げたが、実際主制御装置７０は、特別図柄の変動表示に関する変動パターンを選択する処理、内部抽選の結果大当りに該当した際に当選種類（当選図柄）を選択する処理、普通図柄の変動表示に関する変動パターンを選択する処理、作動抽選の結果当りに該当した際に当選種類（当選図柄）を選択する処理、大当り遊技や小当り遊技におけるオープニング時間、エンディング時間、インターバル時間等を選択する処理、大当り遊技終了後に設定する確変回数や時短回数、特殊変動回数を選択する処理等の様々なサブルーチンプログラムを実行している。したがって、その個々のサブルーチンプログラムにおいて連続してバイトデータ選択処理を呼び出して実行せずに、１回のダブルバイト選択処理を呼び出して実行することで、その分プログラム容量を削減することができる。具体的には、異なる２つの処理中に１回ずつダブルバイト選択処理が呼び出される場合のプログラム容量と、２回ずつバイトデータ選択処理が呼び出される場合のプログラム容量とは同一であるが、それ以上の回数にわたりダブルバイト選択処理が呼び出されると、その回数に応じて１バイト（ＲＳＴ命令の場合、コール命令の場合は３バイト）ずつプログラム容量を減らすことができる。【０４６９】このように、サブルーチンプログラム上で共通のサブモジュールを呼び出す命令（ＲＳＴ命令やコール命令）が連続している場合、その命令をまとめて１つの新たなサブモジュールとし、個々のサブルーチンプログラム上で新たなサブモジュールを呼び出すことで、プログラムの容量がむやみに増大することを防止し、プログラムの容量を削減することができる。」（ス）「本実施形態におけるサブルーチンプログラム」のダブルバイト選択処理（【０４５７】ないし【０４６９】（上記（コ）、（シ））、図４７（上記（ケ））及び図４８（上記（サ）））については、バイトデータ選択処理に関する記載（【０４４０】ないし【０４４７】（上記（カ））、図４４（上記（オ）））、及び、「比較対象とするサブルーチンプログラム（比較例２）」（【０４４８】ないし【０４５４】（上記（ク））、図４５及び図４６（上記キ））の記載を援用して、説明がなされている。まず、バイトデータ選択処理に関して、【０４４１】には「主制御ＣＰＵ７２は、選択オフセットと選択アドレスの下位バイトを加算する。例えば、選択オフセットが００Ｈであり、選択アドレスが１０００Ｈである場合、００Ｈと００Ｈとを加算して、００Ｈといった加算結果が出力される。」と、【０４４２】には「主制御ＣＰＵ７２は、選択アドレスの下位バイトに演算結果値をセットする。・・・例えば、選択アドレスが１０００Ｈの下位バイトに加算結果００Ｈがセットされ、選択結果アドレスとして１０００Ｈが出力される。」と、【０４４５】には「先の処理・・・で出力された選択結果のアドレス値に記録されているデータ値を読み出す。例えば、・・・アドレス１０００Ｈに１００２が記録されている場合、１００２Ｈが読み出される。他にも、アドレスが１００１Ｈであれば１００５Ｈが読み出され・・・」と、それぞれ記載されている。また、比較例２に関して、【０４５３】には「ステップＳ７０１４：主制御ＣＰＵ７２は、バイトデータ選択処理を実行する。・・・選択オフセット１と選択アドレスとに基づいて、バイトデータ及び書き換えられたアドレスが出力されることとなる。なお、具体的な処理の内容については、上記バイトデータ選択処理（図４４）と同様の処理であるため説明は省略する。・・・具体的には、選択オフセット１として００Ｈが入力されると、バイトデータ０２Ｈが出力され、選択結果アドレスとして１０００Ｈに置き換えられる。また、選択オフセット１として０１Ｈが入力されると、バイトデータ０４Ｈが出力され、選択結果アドレスとして１００１Ｈに置き換えられる。」と、【０４５４】には「ステップＳ７０１６：主制御ＣＰＵ７２は、バイトデータ選択処理を実行する。・・・バイトデータと選択結果アドレスとに基づいて、書き換えられたアドレスが出力されることとなる。なお、具体的な処理の内容については、上記バイトデータ選択処理（図４４）と同様の処理であるため説明は省略する。・・・・具体的には、バイトデータとして０２Ｈが入力されると、選択結果アドレスとして１００２Ｈに置き換えられる。また、バイトデータとして０４Ｈが入力されると、選択結果アドレスとして１００５Ｈに置き換えられる」と、それぞれ記載されている。また、ダブルバイト選択処理に関し、【０４６０】には「主制御ＣＰＵ７２はダブルバイト選択処理といった共通サブモジュールを呼び出して実行している・・・」と、【０４６１】には「ステップＳ７０６０：主制御ＣＰＵ７２は、バイトデータ選択処理（図４４）を実行する。この処理により、入力されたオフセット値とアドレス値とに基づいて、バイトデータや選択結果アドレス値が出力される。」と、【０４６２】には「ステップＳ７０６２：主制御ＣＰＵ７２は、再度バイトデータ選択処理（図４４）を実行する。この処理により、入力されたオフセット値とアドレス値とに基づいて、バイトデータや選択結果アドレス値が出力される。」と、それぞれ記載されている。以上の記載からみて、本実施形態のダブルバイト選択処理は、比較例２の連続した２つのバイトデータ選択処理（ステップＳ７０１４、Ｓ７０１６）をダブルバイト選択処理といった共通モジュールとして呼び出して実行し、該バイトデータ選択処理は、具体的には、選択オフセットと選択アドレスの下位バイトを加算して選択結果アドレスを出力する処理を実行する。そうすると、引用例のダブルバイト選択処理として、以下の事項が認定できる。「選択オフセット１と選択アドレスの下位バイトを加算し、例えば、選択オフセット１が００Ｈであり、選択アドレスが１０００Ｈである場合、００Ｈと００Ｈとを加算して、００Ｈといった加算結果を出力し、選択アドレスの下位バイトに加算結果をセットし、例えば、選択アドレスが１０００Ｈの下位バイトに加算結果００Ｈがセットされ、選択結果アドレスとして１０００Ｈを出力し、選択結果アドレス値に記録されているバイトデータを読み出し、例えば、アドレスが１０００Ｈであればバイトデータ０２Ｈが読み出される、バイトデータ選択処理を実行し、バイトデータと選択結果アドレスを加算し、書き換えられたアドレスが出力されることとなり、具体的には、バイトデータとして０２Ｈが入力されると、選択結果アドレス１０００Ｈに加算されて、選択結果アドレスとして１００２Ｈに置き換えられる、バイトデータ選択処理を再度実行する」という事項が認定できる。イ引用発明上記アからみて、引用例には、次の発明が記載されている。なお、ａないしｆについては本願補正発明の特定事項ＡないしＦに概ね対応させて付与し、引用箇所の段落番号等を併記した。「ａ遊技の進行を制御する機能を有し、ＣＰＵコアやレジスタ（アキュムレータＡとフラグレジスタＦ、汎用レジスタＢ～Ｌの各ペア）とともに半導体メモリを集積したＬＳＩとして構成されている主制御ＣＰＵ７２を実装した主制御基板が装備されている主制御装置７０を備え（【００８９】、【００９０】、【０１４７】）、ｂ、ｄ、ｅ主制御ＣＰＵ７２は、選択オフセット１と選択アドレスの下位バイトを加算し、例えば、選択オフセット１が００Ｈであり、選択アドレスが１０００Ｈである場合、００Ｈと００Ｈとを加算して、００Ｈといった加算結果を出力し、選択アドレスの下位バイトに加算結果をセットし、例えば、選択アドレスが１０００Ｈの下位バイトに加算結果００Ｈをセットし、選択結果アドレスとして１０００Ｈを出力し、選択結果アドレス値に記録されているバイトデータを読み出し、例えば、アドレスが１０００Ｈであればバイトデータ０２Ｈを読み出す、バイトデータ選択処理を実行し、バイトデータと選択結果アドレスを加算し、書き換えられたアドレスが出力されることとなり、具体的には、バイトデータとして０２Ｈが入力されると、選択結果アドレス１０００Ｈに加算して、選択結果アドレスとして１００２Ｈに置き換える、バイトデータ選択処理を再度実行する（【０４６１】、【０４６２】、上記ア（ス））、ダブルバイト選択処理を実行し（【０４６０】）、このようなダブルバイト選択処理により、選択アドレス１０００Ｈがセットされている際に、選択オフセット１として００Ｈが入力されると、第１特別図柄に対応する変動時間の選択テーブルのアドレス値（１００２Ｈ）が出力され、選択オフセット１として０１Ｈが入力されると、第２特別図柄に対応する変動時間の選択テーブルのアドレス値（１００５Ｈ）が出力されるものであり（【０４６４】）、ｃダブルバイト選択処理を共通サブモジュールとして呼び出して実行しており（【０４６０】）、このようにすることで、サブルーチンプログラム上で共通のサブモジュールを呼び出す命令が連続している場合、その命令をまとめて１つの新たなサブモジュールとし、個々のサブルーチンプログラム上で新たなサブモジュールを１回しか呼び出さないことで、２回呼び出す場合に比べて、プログラムの容量がむやみに増大することを防止し、プログラムの容量を削減することができるようにした（【０４６８】、【０４６９】）、ｆパチンコ遊技機１（【００１７】）。」（以下「引用発明」という。）（３）周知例の記載、周知技術ア周知例１原査定で引用文献２として引用され、本願の出願前に頒布され又は電気通信回線を通じて公衆に利用可能となった特開２０１２－２２３３３０号公報（平成２４年１１月１５日公開、以下「周知例１」という。）には、遊技台に関し、次の事項が図とともに記載されている。（ア）「【００４０】パチンコ機１００の制御部は、大別すると、主に遊技の進行（例えば、遊技者による操作の検出、遊技状態の遷移、遊技媒体の払出制御、当否判定など）を制御する主制御部３００と、主制御部３００が送信するコマンド信号（以下、単に「コマンド」と呼ぶ）に応じて主に演出の制御を行う第１副制御部４００と、第１副制御部４００より送信されたコマンドに基づいて各種機器を制御する第２副制御部５００と、主制御部３００が送信するコマンドに応じて主に遊技球の払い出しに関する制御を行う払出制御部６００と、遊技球の発射制御を行う発射制御部６３０と、パチンコ機１００に供給される電源を制御する電源制御部６６０と、によって構成している。【００４１】＜主制御部＞まず、パチンコ機１００の主制御部３００について説明する。【００４２】主制御部３００は、主制御部３００の全体を制御する基本回路３０２を備えており、この基本回路３０２には、ＣＰＵ３０４と、制御プログラムや各種データを記憶するためのＲＯＭ３０６と、一時的にデータを記憶するためのＲＡＭ３０８と、各種デバイスの入出力を制御するためのＩ／Ｏ３１０と、時間や回数等を計測するためのカウンタタイマ３１２と、プログラム処理の異常を監視するＷＤＴ３１４を搭載している。なお、ＲＯＭ３０６やＲＡＭ３０８については他の記憶装置を用いてもよく、この点は後述する第１副制御部４００についても同様である。この基本回路３０２のＣＰＵ３０４は、水晶発振器３１６ｂが出力する所定周期のクロック信号をシステムクロックとして入力して動作する。」（イ）「【００７０】＜主制御部のＣＰＵの内蔵レジスタ＞ＣＰＵ３０４は、カウンタ回路、タイマ回路、シリアル通信回路、乱数回路、演算回路、リセット／割込みコントローラ等を制御するための制御レジスタのほか、ＣＰＵ３０４が制御プログラムを実行する際に使用するレジスタなどの内蔵レジスタを備える。内蔵レジスタには、本発明の特徴点の一つであるＴレジスタ（特殊レジスタ）と、汎用レジスタと、プログラムカウンタ（ＰＣ）、命令レジスタ等が含まれる。汎用レジスタの種類は特に限定されないが、本実施形態では、Ｉレジスタ、Ａレジスタ、Ｆレジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタの８ビットレジスタを備えており、ＢレジスタとＣレジスタ、ＤレジスタとＥレジスタ、ＨレジスタとＬレジスタは、それぞれ、１６ビット長の演算が可能なＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタの１６ビットレジスタ（ペアレジスタ）としても機能するように構成されている。・・・略・・・【００７４】また、本実施形態では、Ａ、Ｆ、Ｂ、Ｃ、Ｄ、Ｅ、Ｈ、Ｌの各汎用レジスタ（主レジスタ）に対応する補助レジスタ（裏レジスタ）として、Ａ´、Ｆ´、Ｂ´、Ｃ´、Ｄ´、Ｅ´、Ｈ´、Ｌ´の各汎用レジスタを備えているが、特殊レジスタであるＴレジスタのみ補助レジスタを備えていない。よって、Ｔレジスタの使用用途は限定され、Ｔレジスタの使用頻度は汎用レジスタに比べて低くなるため、不用意にＴレジスタの値が書き換えられてしまうような事態（Ｔレジスタの内容が破壊されてしまうような事態）を未然に防止できる場合がある。なお、補助レジスタの値は各種命令によって直接読み書きすることができず、特殊な交換命令（ＥＸ命令、ＥＸＸ命令）によって主レジスタの値と補助レジスタの値を交換することのみが許されている。ここでは、説明の便宜上、レジスタの値をＰＵＳＨ命令・ＰＯＰ命令等の命令で変更し易いレジスタを汎用レジスタとしたが、これに限らず、Ａレジスタ（アキュムレータ）とＦレジスタ（フラグレジスタ）など特別な役割を持つレジスタを汎用レジスタに含めなくてもよい。」（ウ）「【図３４】【図３５】」（エ）「【０２５６】＜特別図柄変動時間抽選処理＞次に、図３４および図３５を用いて、上述の特図１関連抽選処理における特別図柄変動時間抽選処理について説明する。なお、図３４は、特別図柄変動時間抽選処理の流れを示すフローチャートであり、図３５は、特別図柄変動時間抽選処理のプログラムリストの一例である。【０２５７】ステップＳ１１０１では、演出用乱数取得処理を行う。この演出用乱数取得処理では、上述の特図１関連抽選処理で取得した特図１乱数値（０～２５５）を、上述の乱数値１記憶領域（ＲＷＭ領域のアドレス７Ｅ４１Ｈ）に記憶し、上述の特図２関連抽選処理で取得した特図２乱数値（０～２５５）を、上述の乱数値２記憶領域（ＲＷＭ領域のアドレス７Ｅ４２Ｈ）に記憶する。【０２５８】次のステップＳ１１０２では、上述のテーブル選択用テーブル（図３２（ａ））の先頭アドレス（本実施形態では、１６００Ｈ）を、ＨＬレジスタに転送する（ＬＤＨＬ，ｔａｂｌｅＳｅｌｅｃｔＴａｂｌｅ）。これにより、ＨＬレジスタに１６００Ｈが記憶される。【０２５９】次のステップＳ１１０３では、上述の保留数記憶領域（ＲＷＭ領域のアドレス７Ｅ４０Ｈ）に記憶された保留数を、Ａレジスタに転送する（ＬＤＴＡ，（４０Ｈ））。ここで、「ＬＤＴＡ、（ｎ：イミディエイト値）」命令は、図３６に示すように、Ｔレジスタを上位、イミディエイト値を下位で示すアドレスのデータをＡレジスタにロードする命令である。本実施形態では、Ｔレジスタに７ＥＨを記憶しているため、「ＬＤＴＡ，（４０Ｈ）」命令を実行した場合、Ｔレジスタ（７ＥＨ）を上位、イミディエイト値（４０Ｈ）を下位で示すアドレス（７Ｅ４０Ｈ）のデータ、すなわち保留数記憶領域に記憶された保留数がＡレジスタにロード（転送）される。例えば、保留数記憶領域に記憶された保留数が２の場合には、Ａレジスタに０２Ｈがロード（転送）される。【０２６０】次のステップＳ１１０４では、Ａレジスタの値にＡレジスタの値を加算する（ＡＤＤＡ，Ａ）。先の例では、Ａレジスタの値（０２Ｈ）にＡレジスタの値（０２Ｈ）を加算することによってＡレジスタに０４Ｈが記憶される。次のステップＳ１１０５では、ＨＬレジスタにＡレジスタの値を加算する（ＡＤＤＴＷＯＯＮＥＨＬ，Ａ）。詳細は後述するが、ＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥＨＬ，Ａ）は、ＨＬレジスタに記憶された２バイト長の値に、Ａレジスタに記憶された１バイト長の値を加算するための命令である。先の例では、ＨＬレジスタ（１６００Ｈ）にＡレジスタの値（０４Ｈ）を加算することによってＨＬレジスタに１６０４Ｈが記憶される。」（オ）「【図３６】」（カ）「【０２７５】＜特殊命令／ＡＤＤＴＷＯＯＮＥ命令＞特殊命令の一つであるＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥＯＰ１，ＯＰ２）は、第１オペランドＯＰ１で示される２つのレジスタに記憶された２バイト長の値に、第２オペランドＯＰ２で示されるレジスタに記憶された１バイト長の値（または、第２オペランドＯＰ２で示される１バイト長のイミディエイト値）を加算するための命令である。ＡＤＤＴＷＯＯＮＥ命令の命令コードの上位１バイトは固定値（この例ではＥＤＨ）とし、下位バイトは、命令データテーブルの上位ビット４Ｈ（０１００Ｂ）と下位ビット０Ｈ（００００Ｂ）～２Ｈ（００１０Ｂ）の組合せと、命令データテーブルの上位ビット４Ｈ（０１００Ｂ）と下位ビット４Ｈ（０１００Ｂ）～７Ｈ（０００１Ｂ）、９Ｈ（１００１Ｈ）の組合せに割り当てている。このように、従来は空き領域とされていた命令の領域を利用することで、限られたハードウェア資源を有効利用することができる上に、空き領域に不正な命令（隠し命令）を埋め込むような不正行為を未然に防止することができ、遊技の公平性を担保できる場合がある。なお、本実施形態では、特殊命令の命令コードを２バイト長としているが、命令コードのバイト長は特に限定されず、例えば１バイト長でもよい。また、ＡＤＤＴＷＯＯＮＥ命令のうちの特定の命令（例えば、「ＡＤＤＴＷＯＯＮＥＨＬ，Ａ」命令）のみ、他のＡＤＤＴＷＯＯＮＥ命令よりも命令コードが短く（例えば、１バイト長）てもよい。また、「ＡＤＤＴＷＯＯＮＥＯＰ１，Ａ」命令のうちの特定の命令（例えば、「ＡＤＤＴＷＯＯＮＥＨＬ，Ａ」命令）のみ、他のＡＤＤＴＷＯＯＮＥ命令よりも命令コードが短く（例えば、１バイト長）てもよい。この場合、該命令の利便性を高めることができる。」イ周知例２、３本願の出願前に頒布され又は電気通信回線を通じて公衆に利用可能となった特開２０１３－２７４４０号公報（平成２５年２月７日公開、以下「周知例２」という。）の特に【００４０】ないし【００４２】、【００７０】、【００７４】、【０２５３】ないし【０２５７】、【０２７２】、図３３ないし図３５、及び、同じく本願の出願前に頒布され又は電気通信回線を通じて公衆に利用可能となった特開２０１３－１８００７４号公報（平成２５年９月１２日公開、以下「周知例３」という。）の特に【００４０】ないし【００４２】、【００７０】、【００７４】、【０２５７】ないし【０２６１】、【０２７６】、図３４ないし図３６に、上記周知例１と同様な記載がある。ウ上記ア及びイからみて、以下の事項が本願の出願前に周知であると認められる。「遊技の進行を制御する主制御部３００によって構成している制御部を備え（周知例１の【００４０】）、主制御部３００は、ＣＰＵ３０４を搭載し（周知例１の【００４２】）、ＣＰＵ３０４が制御プログラムを実行する際に使用するレジスタなどの内蔵レジスタを備え、内蔵レジスタには、汎用レジスタが含まれ、汎用レジスタの種類はＩレジスタ、Ａレジスタ、Ｆレジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタの８ビットレジスタを備えており、ＢレジスタとＣレジスタ、ＤレジスタとＥレジスタ、ＨレジスタとＬレジスタは、それぞれ、１６ビット長の演算が可能なＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタの１６ビットレジスタ（ペアレジスタ）としても機能するように構成され（周知例１の【００７０】）、テーブル選択用テーブルの先頭アドレス１６００ＨをＨＬレジスタに転送して、ＨＬレジスタに１６００Ｈを記憶し（周知例１の【０２５８】）、ＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥＨＬ，Ａ）により、ＨＬレジスタにＡレジスタの値を加算し、具体的には、ＨＬレジスタに記憶された２バイト長の値に、Ａレジスタに記憶された１バイト長の値を加算する（周知例１の【０２６０】、【０２７５】）、パチンコ機１００（周知例１の【００４０】）。」（以下「周知技術」という。）（４）対比本願補正発明と引用発明を対比する。ア特定事項Ａについて引用発明のａの「主制御ＣＰＵ７２」は、遊技の進行を制御する機能を有するから、本願補正発明の「遊技の制御を行う制御装置」に相当する。そうすると、引用発明のａは、本願補正発明の特定事項Ａに相当する。イ特定事項Ｂについて引用発明のｂ、ｄ、ｅの「選択オフセット１」、「選択アドレス」、「選択結果アドレス」、「バイトデータ」及び「「置き換え」られた「選択結果アドレス」」は、それぞれ本願補正発明の「第１加算値データ」、「基本アドレスデータ」、「第１アドレスデータ」、「第２加算値データ」及び「第２アドレスデータ」に相当する。引用発明のｂ、ｄ、ｅにおいて、主制御ＣＰＵ７２（制御装置）は、選択オフセット１（第１加算値データ）と選択アドレス（基本アドレスデータ）の下位バイトを加算し、例えば、選択オフセット１が００Ｈであり、選択アドレスが１０００Ｈである場合、選択結果アドレス（第１アドレスデータ）として１０００Ｈを出力し、選択結果アドレス値に記録されているバイトデータ（第２加算値データ）を読み出し、例えば、アドレスが１０００Ｈであればバイトデータ０２Ｈが読み出される、バイトデータ選択処理を実行し、バイトデータ（第２加算値データ）と選択結果アドレス（第１アドレスデータ）を加算し、書き換えられたアドレス（第２アドレスデータ）が出力されることとなり、具体的には、バイトデータとして０２Ｈが入力されると、選択結果アドレス１０００Ｈに加算されて、選択結果アドレス（第２アドレスデータ）として１００２Ｈに置き換える、というダブルバイト選択処理を実行するものである。そして、このダブルバイト選択処理は、引用発明のｃのように、共通サブモジュールであるから、その共通サブモジュールが本願補正発明の「アドレス算出モジュール」に相当するものである。そうすると、引用発明のｂ、ｄ、ｅ及びｃと、本願補正発明の「Ｂ前記制御装置は、第１レジスタの第１加算値データと第２レジスタの基本アドレスデータとを加算して第１アドレスデータを算出し、前記第１アドレスデータが示すアドレスに格納されている第２加算値データをロードし、ロードした前記第２加算値データを前記第１アドレスデータに加算して第２アドレスデータを算出するアドレス算出モジュールを備え、」とは、「前記制御装置は、」「第１加算値データと」「基本アドレスデータとを加算して第１アドレスデータを算出し、前記第１アドレスデータが示すアドレスに格納されている第２加算値データをロードし、ロードした前記第２加算値データを前記第１アドレスデータに加算して第２アドレスデータを算出するアドレス算出モジュールを備え」ている点で一致する。ウ特定事項Ｃについて引用発明のｃにおいて、選択結果アドレス（第１アドレスデータ）の算出から置き換えられた選択結果アドレス（第２アドレスデータ）の算出までの一連の処理を実行するダブルバイト選択処理を共通サブモジュール（アドレス算出モジュール）として呼び出して実行、すなわち、前記共通サブモジュールである新たなサブモジュールを１回しか呼び出さないものであり、このようにすることで、２回呼び出す場合に比べて、プログラムの容量がむやみに増大することを防止し、プログラムの容量を削減することができるようにしたものである。そうすると、引用発明のｃは、本願補正発明の「Ｃ前記アドレス算出モジュールは、前記第１アドレスデータの算出から前記第２アドレスデータの算出までの一連の処理を１回の呼び出しで実行し、」との特定事項を備える。エ特定事項Ｆについて引用発明の「パチンコ遊技機１」が本願補正発明の「遊技機」に相当するから、引用発明のｆは、本願補正発明の特定事項Ｆに相当する。オ上記アないしエからみて、本願補正発明と引用発明とは、「Ａ遊技の制御を行う制御装置を備え、Ｂ’前記制御装置は、第１加算値データと基本アドレスデータとを加算して第１アドレスデータを算出し、前記第１アドレスデータが示すアドレスに格納されている第２加算値データをロードし、ロードした前記第２加算値データを前記第１アドレスデータに加算して第２アドレスデータを算出するアドレス算出モジュールを備え、Ｃ前記アドレス算出モジュールは、前記第１アドレスデータの算出から前記第２アドレスデータの算出までの一連の処理を１回の呼び出しで実行する、Ｆ遊技機。」である点で一致し、次の点で相違する。・相違点１（特定事項Ｂ）「第１加算値データ」と「基本アドレスデータ」に関し、本願補正発明では、「第１レジスタの第１加算値データと第２レジスタの基本アドレスデータとを加算して」いるのに対し、引用発明では、選択オフセット１（第１加算値データ）及び選択アドレス（基本アドレスデータ）がそれぞれ第１レジスタ及び第２レジスタのものであるか明らかでない点。・相違点２（特定事項Ｄ）本願補正発明では、「前記一連の処理における前記第１アドレスデータを算出する処理と前記第２アドレスデータを算出する処理とは同一のプログラムコードを用いて実行」するのに対し、引用発明では、選択結果アドレス（第１アドレスデータ）の算出と、置き換えられた選択結果アドレス（第２アドレスデータ）の算出とは、同一のプログラムコードを用いて実行するかどうかが明らかでない点。・相違点３（特定事項Ｅ）本願補正発明では、「前記一連の処理を前記第１レジスタ及び前記第２レジスタだけを用いて実行する」のに対し、引用発明では、ダブルバイト選択処理（アドレス算出モジュール）に係る一連の処理を前記第１レジスタ及び前記第２レジスタだけを用いて実行するのか明らかでない点。（５）判断アレジスタに関連するので、上記相違点１及び３についてまとめて検討する。（ア）上記（３）ウで示した周知技術は、パチンコ機において、ＣＰＵが制御プログラムを実行する際に使用するレジスタなどの内蔵レジスタを備え、内蔵レジスタには、汎用レジスタが含まれ、汎用レジスタの種類はＩレジスタ、Ａレジスタ、Ｆレジスタ、Ｂレジスタ、Ｃレジスタ、Ｄレジスタ、Ｅレジスタ、Ｈレジスタ、Ｌレジスタの８ビットレジスタを備えており、ＢレジスタとＣレジスタ、ＤレジスタとＥレジスタ、ＨレジスタとＬレジスタは、それぞれ、１６ビット長の演算が可能なＢＣレジスタ、ＤＥレジスタ、ＨＬレジスタの１６ビットレジスタ（ペアレジスタ）としても機能するように構成され、テーブル選択用テーブルの先頭アドレス１６００ＨをＨＬレジスタに転送して、ＨＬレジスタに１６００Ｈを記憶し、ＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥＨＬ，Ａ）により、ＨＬレジスタにＡレジスタの値を加算し、具体的には、ＨＬレジスタに記憶された２バイト長の値に、Ａレジスタに記憶された１バイト長の値を加算する、というものである。（イ）周知技術の「Ａレジスタ」、「Ａレジスタの値」、「ＨＬレジスタ」及び「テーブル選択用テーブルの先頭アドレス」は、それぞれ本願補正発明の「第１のレジスタ」、「第１加算値データ」、「第２レジスタ」及び「基本アドレスデータ」に相当する。そうすると、周知技術は、本願補正発明の特定事項Ｂのうち「第１レジスタの第１加算値データと第２レジスタの基本アドレスデータとを加算して」との特定事項を備えるといえる。また、周知技術は、ＨＬレジスタにＡレジスタの値を加算する際に、他のレジスタを用いることの特定はなく、他のレジスタを用いることが技術常識でもなく、当該加算に関する処理については、Ａレジスタ（第１のレジスタ）及びＨＬレジスタ（第２のレジスタ）だけを用いているといえるから、本願補正発明の特定事項Ｄのうち「加算する」「処理を第１レジスタ及び第２レジスタだけを用いて実行する」との特定事項を備えるといえる。（ウ）引用発明において、ダブルバイト処理（アドレス算出モジュール）を実行する主制御ＣＰＵ７２（制御装置）が、レジスタ（アキュムレータＡとフラグレジスタＦ、汎用レジスタＢ～Ｌの各ペア）を備えていることを考慮すれば、該ダブルバイト処理（アドレス算出モジュール）における各バイトデータの保持に、前記各レジスタを利用することは技術常識から自明である。そして、引用発明と周知技術とは、レジスタを備えた主制御ＣＰＵがバイトデータ同士を加算する処理を実行する遊技機である点で技術分野が共通し、プログラムの容量がむやみに増大することを防止するという課題を内在する点でも共通するから、周知技術を引用発明に適用し、選択オフセット１（第１加算値データ）をＡレジスタ（第１レジスタ）のものとし、選択アドレス（基本アドレスデータ）をＨＬレジスタ（第２レジスタ）のものとすることは当業者が適宜なし得たことである。したがって、引用発明において、上記相違点１に係る本願補正発明の特定事項となすことは当業者が周知技術に基づいて適宜なし得たことである。（エ）引用発明のダブルバイト選択処理（アドレス算出モジュール）は、選択オフセット１（第１加算値データ）と選択アドレス（基本アドレスデータ）の下位バイトを加算し、選択アドレスの下位バイトに加算結果をセットし、選択結果アドレスを出力し、選択結果アドレス値に記録されているバイトデータを読み出し、バイトデータと選択結果アドレスを加算し、書き換えられたアドレスが出力されるものであり、選択アドレスは加算毎に書き換えられているのである。そうすると、引用発明において、上記（ウ）のように、選択オフセット１（第１加算値データ）をＡレジスタ（第１レジスタ）のものとし、選択アドレス（基本アドレスデータ）をＨＬレジスタ（第２レジスタ）のものとした際に、ダブルバイト選択処理（アドレス算出モジュール）において、Ａレジスタ（第１レジスタ）に選択オフセット１が保持され、ＨＬレジスタ（第２レジスタ）のアドレス値が加算毎に書き換えられ、その他のレジスタが関与しないから、ダブルバイト選択処理（アドレス算出モジュール）の一連の処理において、Ａレジスタ（第１レジスタ）及びＨＬレジスタ（第２レジスタ）だけを用いて実行していることは明らかである。したがって、引用発明において、上記相違点３に係る本願補正発明の特定事項となすことは当業者が周知技術に基づいて適宜なし得たことである。イ上記相違点２について検討する。（ア）引用発明のダブルバイト選択処理（アドレス算出モジュール）は、サブルーチンプログラム上で共通のサブモジュール（バイトデータ選択処理）を呼び出す命令が再度実行（連続）する場合、その命令をまとめて１つの新たなサブモジュールとしたものであるから、連続しているバイトデータ選択処理が同一のプログラムコードで実行されることは当業者にとって自明である。むしろ、異なるプログラムコードで実行する方が不自然である。（イ）引用発明と周知技術とは、前述のとおり、技術分野も課題も共通するから、周知技術におけるＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥＨＬ，Ａ）によって、ＨＬレジスタにＡレジスタの値を加算していることを考慮すれば、引用発明において、周知技術を適用し、選択結果アドレス（第１アドレスデータ）の算出と、置き換えられた選択結果アドレス（第２アドレスデータ）の算出とを加算に関する同一のプログラムコード、例えばＡＤＤＴＷＯＯＮＥ命令（ＡＤＤＴＷＯＯＮＥＨＬ，Ａ）を用いて実行することは、当業者が適宜なし得たことである。（ウ）以上のとおり、引用発明において、上記相違点２に係る本願補正発明の特定事項となすことは当業者が周知技術に基づいて適宜なし得たことである。（６）本願補正発明の奏する効果は、引用発明及び周知技術の奏する効果から、予測することができた程度のものである。（７）請求人の主張についてア請求人は、審判請求書の「６．本願発明が特許されるべき理由」において、概ね以下のとおり主張する。「（４）本願請求項１に係る発明と引用文献１の発明との対比本願請求項１に係る発明のアドレス算出モジュール（構成Ｃ）は、大きく分けて以下に示す３つの処理を実行するモジュールである。（Ａ）第１レジスタの第１加算値データと第２レジスタの基本アドレスデータとを加算して第１アドレスデータを算出する処理（Ｂ）前記第１アドレスデータが示すアドレスに格納されている第２加算値データをロードする処理（Ｃ）ロードした前記第２加算値データを前記第１アドレスデータに加算して第２アドレスデータを算出する処理そして、（Ａ）（Ｂ）（Ｃ）の処理は、それぞれが、異なる内容の処理となっている。一方、引用文献１のダブルバイト選択処理（図４８）は、大きく分けて以下に示す２つの処理を実行するモジュールである。（ａ）バイトデータ選択処理（ｂ）バイトデータ選択処理そして、（ａ）（ｂ）の処理は、それぞれが、同じ内容の処理となっている。このような状況では、引用文献１の（ａ）（ｂ）の処理を同一のプログラムコードで実行することは、当業者にとっては当然である。むしろ、異なるプログラムコードで実行する方が不自然である。一方、本願請求項１に係る発明は、異なる内容の（Ａ）（Ｃ）の処理を同一のプログラムコードで実行する発明である。そして、このような本願請求項１に係る発明の構成Ｆは、異なる内容の処理を実行していない引用文献１のダブルバイト選択処理（図４８）から導き出すことはできない。また、異なる内容の（Ａ）（Ｃ）の処理を同一のプログラムコードで実行する場合、（Ａ）（Ｃ）のプログラムコードを単純に統一すればよいという訳ではなく、（Ａ）（Ｃ）の処理が正しく実行されるようにするためには、その間にある（Ｂ）の処理の内容を（Ａ）（Ｃ）の処理の内容に即した処理（前記第１アドレスデータが示すアドレスに格納されている第２加算値データをロードする処理）に調整する必要がある。そして、このような調整は、引用文献１の発明には開示も示唆もされていない。（５）引用文献２引用文献２には、「ＨＬレジスタ」に関する内容は記載されているが（〔０２５８〕）、引用文献２は、本願請求項１に係る発明の構成Ｆ、Ｇ（前記構成Ｄ、Ｅ）を開示するものでも示唆するものでもない。」イ請求人の主張について検討する。引用発明において、バイトデータ選択処理は、請求人が主張する前記（Ｂ）に相当する、選択結果アドレスで示すバイトデータを読み出す処理を含むことが特定されており、当該バイトデータと、選択結果アドレスとに基づいて、次のバイトデータ選択処理を実行することが特定されている。そうすると、引用発明のダブルバイト選択処理のそれぞれのバイトデータ選択処理において、バイトデータを算出する処理を、使用するレジスタを含め同一のプログラムコードとすることは、上記（５）イで示したように、引用発明と周知技術に基づいて当業者が適宜なし得たことである。してみると、請求人の上記主張は採用できない。（８）むすび以上のとおり、本願補正発明は、当業者が、引用発明及び周知技術に基づいて容易に発明をすることができたものである。したがって、本願補正発明は、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができないものである。４小括本願補正発明は、上記３のとおり、特許出願の際独立して特許を受けることができないものであるから、特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。第３本願発明について１本願発明本件補正は上記第２のとおり却下されたので、本願の請求項１に係る発明は、令和２年７月２０日提出の手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、上記第２［理由］１に本件補正前の請求項１として記載したとおりのものである。２原査定の拒絶の理由の概要原査定の拒絶の理由は、概ね、次のとおりである。（進歩性）この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において頒布された又は電気通信回線を通じて公衆に利用可能となった下記の引用例に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。記・請求項１・引用文献等引用例１－２＜引用文献等一覧＞１．特開２０１５－１０９８９２号公報２．特開２０１２－２２３３３０号公報（周知技術を示す文献）３引用例引用文献１（引用例）及び引用文献２（周知例１）は、上記第２［理由］３（２）及び（３）に記載したとおりである。４対比・判断本願発明（上記第２［理由］１）は、本願補正発明（上記第２［理由］３（１））から、本件補正により限定された事項を削除したものである。そして、本願発明と引用発明とを対比すると、本願発明と引用発明とは、上記相違点１で相違し、その余の点で一致するから、上記第２［理由］３（５）アで示した理由と同様な理由により、本願発明は、当業者が、引用発明及び周知技術に基づいて容易に発明をすることができたものである。５むすび以上のとおりであるから、本願発明は、特許法第29条第2号の規定により特許を受けることができない。よって、結論のとおり審決する。
別掲	（行政事件訴訟法第４６条に基づく教示）この審決に対する訴えは、この審決の謄本の送達があった日から３０日（附加期間がある場合は、その日数を附加します。）以内に、特許庁長官を被告として、提起することができます。
審理終結日	2022-03-30
結審通知日	2022-04-05
審決日	2022-04-19
出願番号	P2016-202374
審決分類	P 1 8・ 575- Z (A63F) P 1 8・ 121- Z (A63F)
最終処分	02 不成立
特許庁審判長	石井哲
特許庁審判官	鉄豊郎澤田真治
発明の名称	遊技機
代理人	山崎崇裕

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