• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G09G
審判 査定不服 5項独立特許用件 特許、登録しない。 G09G
管理番号 1387178
総通号数 8 
発行国 JP 
公報種別 特許審決公報 
発行日 2022-08-26 
種別 拒絶査定不服の審決 
審判請求日 2021-09-21 
確定日 2022-07-14 
事件の表示 特願２０１７−１１８３７８「出力回路及び表示ドライバ」拒絶査定不服審判事件〔平成３１年 １月１０日出願公開、特開２０１９− ３０８８〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第１ 手続の経緯
本願は、２０１７年（平成２９年）６月１６日の出願であって、その手続の経緯の概略は、次のとおりである。
令和 ３年 ３月２２日付け：拒絶理由通知書
同年 ５月２５日 ：手続補正書、意見書の提出
同年 ６月１４日付け：拒絶査定（以下「原査定」という。）
（同月２２日 ：原査定の謄本の送達）
同年 ９月２１日 ：審判請求書、手続補正書の提出


第２ 令和３年９月２１日にされた手続補正についての補正の却下の決定
［補正の却下の決定の結論］
令和３年９月２１日にされた手続補正を却下する。

［補正の却下の決定の理由］
１ 補正の内容
令和３年９月２１日にされた手続補正（以下「本件補正」という。）は、特許請求の範囲について補正をするものである。本件補正前（令和３年５月２５日にされた手続補正後をいう。以下同じ。）の特許請求の範囲の請求項１及び本件補正後の特許請求の範囲の請求項１の記載は、次のとおりである。下線は補正箇所を示す。

（１）本件補正前の請求項１
「 映像信号に応じた画素駆動電圧信号を表示デバイスに出力する出力回路であって、
高位電源電圧の供給を受ける高位電源端と、
前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源端と、
前記高位電源電圧と前記低位電源電圧との間の電圧の中位電源電圧の供給を受ける中位電源端と、
前記画素駆動電圧信号を出力する信号出力端と、
第１の出力端及び第２の出力端を有し、前記映像信号に応じた階調電圧信号の入力を受け、前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプと、
前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１電源ラインと、
前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される第２電源ラインと、
前記第１電源ラインと前記高位電源端及び前記中位電源端との間の接続切替、及び前記第２電源ラインと前記中位電源端及び前記低位電源端との接続切替をなす切替部と、
ソースが前記第１電源ラインに接続され、ドレインが出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第１の出力端に接続され、バックゲートが前記第１電源ラインを介して前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１導電型の第１トランジスタと、
ソースが前記第２電源ラインに接続され、ドレインが前記出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第２の出力端に接続され、バックゲートが前記第２電源ラインを介して前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、
を有し、
前記オペアンプは、前記第１電源ラインに接続された正の電源端子と前記第２電源ラインに接続された負の電源端子とを含み、前記第１電源ライン及び前記第２電源ラインから供給された電源電圧で動作することを特徴とする出力回路。」

（２）本件補正後の請求項１
「 映像信号に応じた画素駆動電圧信号を表示デバイスに出力する出力回路であって、
高位電源電圧の供給を受ける高位電源端と、
前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源端と、
前記高位電源電圧と前記低位電源電圧との間の電圧の中位電源電圧の供給を受ける中位電源端と、
前記画素駆動電圧信号を出力する信号出力端と、
第１の出力端及び第２の出力端を有し、前記映像信号に応じた階調電圧信号の入力を受け、前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプと、
前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１電源ラインと、
前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される第２電源ラインと、
前記第１電源ラインと前記高位電源端及び前記中位電源端との間の接続切替、及び前記第２電源ラインと前記中位電源端及び前記低位電源端との接続切替をなす切替部と、
ソース及びバックゲートが前記第１電源ラインに接続され、ドレインが出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第１の出力端に接続され、前記ソース及び前記バックゲートが前記第１電源ラインを介して前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１導電型の第１トランジスタと、
ソース及びバックゲートが前記第２電源ラインに接続され、ドレインが前記出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第２の出力端に接続され、前記ソース及び前記バックゲートが前記第２電源ラインを介して前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、
を有し、
前記オペアンプは、前記第１電源ラインに接続された正の電源端子と前記第２電源ラインに接続された負の電源端子とを含み、前記第１電源ライン及び前記第２電源ラインから供給された電源電圧で動作し、
前記切替部は、
第１期間において、前記第１電源ラインを前記高位電源端に接続するとともに、前記第２電源ラインを前記中位電源端に接続し、
第２期間において、前記第１電源ラインを前記中位電源端に接続するとともに、前記第２電源ラインを前記低位電源端に接続することを特徴とする出力回路。」

２ 本件補正の適否
（１） 本件補正の目的
ア 本件補正のうち、特許請求の範囲の請求項１についての補正は、以下の（ア）〜（ウ）の限定をするものである。
（ア） 「第１トランジスタ」と「第１電源ライン」の関係について、「第１トランジスタ」の「ソース及びバックゲート」が「前記第１電源ラインに接続され［る］」点を限定すること。
（イ） 「第２トランジスタ」と「第２電源ライン」の関係について、「第２トランジスタ」の「ソース及びバックゲート」が「前記第２電源ラインに接続され［る］」点を限定すること。
（ウ） 「切替部」が「第１期間において、前記第１電源ラインを前記高位電源端に接続するとともに、前記第２電源ラインを前記中位電源端に接続［する］」点及び「第２期間において、前記第１電源ラインを前記中位電源端に接続するとともに、前記第２電源ラインを前記低位電源端に接続する」点を限定すること。

イ そして、本件補正前の請求項１に記載された発明と本件補正後の請求項１に記載される発明の産業上の利用分野及び解決しようとする課題は、同一である。

ウ したがって、本件補正のうちの請求項１についての補正は、特許法17条の2第5項2号の特許請求の範囲の減縮を目的とするものに該当する。

（２） 独立特許要件について
本件補正のうち請求項１についての補正は、特許法17条の2第5項2号の特許請求の範囲の減縮を目的とするものであるから、本件補正後の請求項１に記載されている事項により特定される発明（以下「本件補正発明」という。）が同条６項において準用する同法126条7項の規定に適合するか、すなわち、特許出願の際独立して特許を受けることができるものであるかについて、以下検討を行う。

ア 本件補正発明
本件補正発明は、前記１（２）に摘記した、本件補正後の請求項１に記載された事項により特定されるとおりのものである。

イ 引用文献１及び引用発明の認定
（ア） 引用文献１の記載事項
本願の出願前に発行された特開２０１１−２４２７２１号公報（以下「引用文献１」という。）には、以下の記載がある。下線は、当審において付したものであり、後述の引用発明の認定に直接用いるところに付してある。
ａ 【特許請求の範囲】の【請求項１】
「【請求項１】
複数のゲート配線と複数のソース配線とが交差するように配置された液晶表示パネルのソース配線を列反転駆動で駆動するソースドライバを備えた液晶表示パネルの駆動装置であって、
前記ソースドライバは、前記ソース配線に対してデータ信号に応じた電圧を印加する出力バッファを含み、
前記出力バッファに対して、正極性駆動するときに高電圧電源側に第１電圧が供給されるとともに低電圧電源側に第２電圧が供給され、負極性駆動するときに高電圧電源側に前記第２電圧が供給されるとともに低電圧電源側に第３電圧が供給されるように電源電圧を切り替える切替部を備えた
ことを特徴とする液晶表示パネルの駆動装置。」
ｂ 【０００１】〜【００７１】
「【技術分野】
【０００１】
本発明は、列反転駆動で液晶表示パネルを駆動する液晶表示パネルの駆動装置に関する。
（中略）
【００１７】
以下、本発明の実施の形態を図面を参照して説明する。
【００１８】
図１は、本発明による駆動装置が適用された液晶表示装置の構成例を示すブロック図である。図１に示す液晶表示装置において、液晶表示パネル１０には、マトリクス状に多数の画素１２が形成されている。画素を形成するために、横方向（行方向）に多数のゲート配線１３が設けられ、ゲート配線１３と交差するように列方向に多数のソース配線１４が設けられている。そして、ゲート配線１３とソース配線１４との交差部には、ＴＦＴ１５が形成されている。ＴＦＴ１５のドレイン電極１６は画素電極に接続されている。
（中略）
【００２０】
ゲートドライバ３０は、例えば、線順次にゲート配線１３を駆動する。選択されたゲート配線１３すなわちゲートオン電圧ＶＧＨが印加されているゲート配線１３に接続されている画素における画素電極には、ソース配線１４を介してデータ電圧（データ信号に応じた電圧）ＶＤが印加される。
【００２１】
図１に示す構成例では、ソース配線１４を駆動するソースドライバ２０は、シフトレジスタ２１、データ信号ＤＡＴＡを順次ラッチして出力する第１ラッチ回路２２、第１ラッチ回路２２の出力を一括して取り込む第２ラッチ回路２３、第２ラッチ回路２３の出力（ディジタルデータ）の値に応じたアナログ信号（アナログ電圧）を出力するＤ−Ａコンバータ２４、およびＤ−Ａコンバータ２４の出力を電流増幅するバッファ回路２５を含む。
（中略）
【００２３】
第１ラッチ回路２２には、タイミング制御回路４０からデータ信号ＤＡＴＡが順次出力される。また、第１ラッチ回路２２には、シフトレジスタ２１からｍ／３個の信号が入力される。第１ラッチ回路２２は、ｍ／３個の信号のうちの１組目（ｌ：１〜ｍ／３）の信号がオン状態になったときに１組目のデータ（データ信号ＤＡＴＡ）をラッチして出力する。
（中略）
【００２７】
なお、本実施の形態では、説明を簡単にするために、ソースドライバ２０は、電圧Ｖ８〜Ｖ１５を用いて正極性における８個の基準電圧を入力しドライバ内のラダー抵抗にて６４階調を実現する、電圧Ｖ０〜Ｖ７を用いて負極性における８個の基準電圧で６４階調を表示する。より多くの種類の階調を実現する場合にも本発明を適用することができる。また、Ｄ−Ａコンバータ２４には入力部のラダー抵抗が配設され、多階調が実現される。
（中略）
【００２９】
Ｄ−Ａコンバータ２４は、第２ラッチ回路２３から出力されたｍ個の信号のそれぞれが示す値に応じた電圧の信号（電圧信号）をバッファ回路２５に出力する。
【００３０】
バッファ回路２５は、Ｄ−Ａコンバータ２４から出力されたｍ個の電圧信号のそれぞれをｍ本のソース配線１４に印加する。
【００３１】
バッファ回路２５には、各列対応に出力バッファが設けられているが、本実施の形態では、出力バッファにおいて、正極性で駆動するときの電源と負極性で駆動するときの電源とが切り替えられる。
（中略）
【００３３】
なお、図１に示すソースドライバ２０、ゲートドライバ３０およびタイミング制御回路４０は、液晶表示パネルの駆動装置の構成要素である。
【００３４】
図２は、ソース配線１４に印加されるデータ電圧の変化の一例を示すタイミングである。図２（Ａ）には、一般的なデータ電圧の変化が示されている。図２において、「正極性」，「負極性」は、あるフレームにおいて正極性で駆動されたソース配線１４は、次のフレームでは負極性で駆動されることを示す。
（中略）
【００３７】
図３は、本実施の形態の駆動装置のバッファ回路２５における出力バッファの構成を示す回路図である。バッファ回路２５において、図３に例示する出力バッファは、各列毎に設けられている。
【００３８】
図３に示すように、出力バッファにおけるソース配線１４に対して電圧信号を供給する出力バッファ２５１の外部には、高電圧電源部２６１の出力を選択するための第１のスイッチ（第１切替部）２６２と、低電圧電源部２６３の出力を選択するための第２のスイッチ（第２切替部）２６４とが設けられている。
【００３９】
高電圧電源部２６１は、電圧ＶＤＤＡとＶＤＤＡ／２のいずれかを選択可能である。低電圧電源部２６３は、電圧ＶＤＤＡ／２とＶＳＳのいずれかを選択可能である。
【００４０】
極性反転信号ＰＯＬは、１フレーム単位でレベルが逆になる。極性反転信号ＰＯＬがハイレベルであるときには、奇数番目のソース配線Ｓ（２ｎ−１）は正極性駆動され、偶数番目のソース配線Ｓ（２ｎ）は負極性駆動される。極性反転信号ＰＯＬがローレベルであるときには、奇数番目のソース配線Ｓ（２ｎ−１）は負極性駆動され、偶数番目のソース配線Ｓ（２ｎ）は正極性駆動される。なお、ｎは、１〜（ｍ／２）であり、ｍは偶数であるとする。
【００４１】
出力バッファにおいて、正極性駆動時には、第１のスイッチ２６２は出力バッファ２５１に高電圧側の電源として電圧ＶＤＤＡを供給する状態になり、第２のスイッチ２６４は出力バッファ２５１に低電圧側の電源として電圧ＶＤＤＡ／２を供給する状態になる。負極性駆動時には、第１のスイッチ２６２は出力バッファ２５１に高電圧側の電源として電圧ＶＤＤＡ／２を供給する状態になり、第２のスイッチ２６４は出力バッファ２５１に低電圧側の電源としてＶＳＳを供給する状態になる。
【００４２】
なお、電圧ＶＤＤＡは、ソースドライバ２０の電源電圧であり、本実施の形態では一例として１４．０Ｖである。また、電圧ＶＳＳは、例えば接地電位（０Ｖ）である。電圧ＶＤＤＡ／２は、ソースドライバ２０の内部において電圧ＶＤＤＡから生成されたり、ソースドライバ２０の外部の電源部から供給される。
（中略）
【００４７】
図６は、本実施の形態の駆動装置における出力バッファの構成の一例を示す回路図である。図４および図５は、正極性駆動のための構成および負極性駆動のための構成を説明するための回路図であるが、実際には、出力バッファ２５１は、図６に示すように、正極性駆動と負極性駆動の双方に対応可能な１つの素子として実現される。
【００４８】
図６に示す出力バッファ２５１も、ＰチャネルＦＥＴ、ＮチャネルＦＥＴ、コンデンサおよび定電流源を用いた演算増幅器で実現されるが、図６に示す構成では、バイアス（Bias）端子Ａ，Ｂ，Ｃ，Ｄのそれぞれに入力されるバイアス信号に応じて駆動能力（Ｖｏｕｔ端子を流れる最大出力電流）を変更することができる。なお、Ｖｏｕｔ端子は、ソース配線１４側の出力端子である。
（中略）
【００６７】
以上に説明したように、本実施の形態では、第１のスイッチ２６４および第２のスイッチ２６４が、出力バッファ２５１，２５２に対して、正極性駆動するときに高電圧電源側に第１電圧であるＶＤＤＡが供給されるとともに低電圧電源側に第２電圧であるＶＤＤＡ／２が供給され、負極性駆動するときに高電圧電源側に第２電圧であるＶＤＤＡ／２が供給されるとともに低電圧電源側に第３電圧であるＶＳＳが供給されるように切り替わるので、１つの出力バッファによって、極性反転時にソースドライバ２０で消費される電力を低減することができる。その結果、ソースドライバ２０の発熱を抑制することができ、液晶表示装置の発熱も抑制される。
【００６８】
なお、第２電圧の電圧値が、ゲート配線とソース配線とが形成された基板に対向して設けられている対向基板に形成されているコモン電極に印加されるコモン電圧の電圧値と略等しく、第３電圧が接地電圧と略等しく、第２電圧の電圧値が第１電圧の電圧値の［１／２］に設定されていることは好ましい一例である。略等しいとは、全く等しいことも含む概念であるが、設計では等しいが実際に実現される場合に生ずる誤差の範囲内は、略等しい範囲内である。
（中略）
【符号の説明】
【００７１】
１０ 液晶表示パネル
２０ ソースドライバ
２１ シフトレジスタ
２２ 第１ラッチ回路
２３ 第２ラッチ回路
２４ Ｄ−Ａコンバータ
２５ バッファ回路
３０ ゲートドライバ
４０ 制御部（タイミングコントロール回路）
２５１，２５２ 出力バッファ
２６１ 高電圧電源部
２６２ 第１のスイッチ
２６３ 低電圧電源部
２６４ 第２のスイッチ
２６６ 第１の出力スイッチ
２６７ 第３のスイッチ
２６８ 第２の出力スイッチ」
ｃ 【図１】、【図３】、【図６】
「

」
「

」
「

」
ｄ 図面からの認定事項
【図６】の回路において、下記の図の丸囲いした部分をそれぞれ、「第１ライン」、「第２ライン」、「出力ＰチャネルＦＥＴ」及び「出力ＮチャネルＦＥＴ」という。また、【図６】に「第１ライン」、「第２ライン」、「出力ＰチャネルＦＥＴ」及び「出力ＮチャネルＦＥＴ」の文字を加筆した図を「【図６’】」という。

明細書の段落【００４７】及び【００４８】の記載を踏まえて図６を参照すると、以下の事項（以下「図６からの認定事項」という。）が認定できる。
「出力バッファ２５１は、
【図６’】に示される回路構成であって、
第１のスイッチ２６２に接続される第１ラインと、
第２のスイッチ２６４に接続される第２ラインと、
ソースが第１ラインに接続され、ドレインが出力端子Ｖｏｕｔに接続される出力ＰチャネルＦＥＴと、
ソースが第２ラインに接続され、ドレインが出力端子Ｖｏｕｔに接続される出力ＮチャネルＦＥＴ
を備えること

」

（イ） 引用発明の認定
前記（ア）ａ〜ｃにおいて摘記した事項及び前記（ア）ｄにおいて認定した事項を総合すると、引用文献１には、次の発明（以下「引用発明」という。）が記載されていると認められる。
＜引用発明＞
「複数のゲート配線１３と複数のソース配線１４とが交差するように配置された液晶表示パネル１０のソース配線１４を列反転駆動で駆動するソースドライバ２０を備えた液晶表示パネル１０の駆動装置であって（【請求項１】、【００１８】、【００２１】）、
ゲート配線１３とソース配線１４との交差部には、ＴＦＴ１５が形成され、ＴＦＴ１５のドレイン電極１６は画素電極に接続されており【００１８】、
ソースドライバ２０は、ソース配線１４に対してデータ信号ＤＡＴＡに応じた電圧を印加する出力バッファ２５１を含み（【請求項１】、【００２１】、【００４１】）、
出力バッファ２５１に対して、正極性駆動するときに高電圧電源側に第１電圧が供給されるとともに低電圧電源側に第２電圧が供給され、負極性駆動するときに高電圧電源側に前記第２電圧が供給されるとともに低電圧電源側に第３電圧が供給されるように電源電圧を切り替える切替部を備え（【請求項１】、【００４１】）、
画素電極には、ソース配線１４を介してデータ電圧（データ信号に応じた電圧）ＶＤが印加され（【００２０】）、
ソースドライバ２０のＤ−Ａコンバータ２４には入力部のラダー抵抗が配設され、多階調が実現され（【００２１】、【００２７】）、
Ｄ−Ａコンバータ２４は、第２ラッチ回路２３から出力されたｍ個の信号のそれぞれが示す値に応じた電圧の信号（電圧信号）をバッファ回路２５に出力し（【００２９】）、
バッファ回路２５において、ソース配線１４に対して電圧信号を供給する出力バッファ２５１が各列毎に設けられ（【００３７】、【００３８】）、
出力バッファ２５１の外部には、高電圧電源部２６１の出力を選択するための第１のスイッチ（第１切替部）２６２と、低電圧電源部２６３の出力を選択するための第２のスイッチ（第２切替部）２６４とが設けられ（【００３８】）、
高電圧電源部２６１は、電圧ＶＤＤＡとＶＤＤＡ／２のいずれかを選択可能であり、低電圧電源部２６３は、電圧ＶＤＤＡ／２とＶＳＳのいずれかを選択可能であり（【００３９】）、
出力バッファ２５１において、正極性駆動時には、第１のスイッチ２６２は出力バッファ２５１に高電圧側の電源として電圧ＶＤＤＡを供給する状態になり、第２のスイッチ２６４は出力バッファ２５１に低電圧側の電源として電圧ＶＤＤＡ／２を供給する状態になり、負極性駆動時には、第１のスイッチ２６２は出力バッファ２５１に高電圧側の電源として電圧ＶＤＤＡ／２を供給する状態になり、第２のスイッチ２６４は出力バッファ２５１に低電圧側の電源としてＶＳＳを供給する状態になり（【００４１】）、
出力バッファ２５１は、ＰチャネルＦＥＴ、ＮチャネルＦＥＴ、コンデンサ及び定電流源を用いた演算増幅器で実現され、バイアス（Bias）端子Ａ，Ｂ，Ｃ，Ｄのそれぞれに入力されるバイアス信号に応じて駆動能力（Ｖｏｕｔ端子を流れる最大出力電流）を変更することができ、Ｖｏｕｔ端子は、ソース配線１４側の出力端子であり（【００４８】）、
ＶＤＤＡは第１電圧、ＶＤＤＡ／２は第２電圧、ＶＳＳは第３電圧であり（【００６７】）、
電圧ＶＤＤＡは１４．０Ｖであり、電圧ＶＳＳは接地電位（０Ｖ）であり（【００４２】）、
第２電圧の電圧値が第１電圧の電圧値の［１／２］に設定されており（【００６８】）、
出力バッファ２５１は、
【図６’】に示される回路構成であって、
第１のスイッチ２６２に接続される第１ラインと、
第２のスイッチ２６４に接続される第２ラインと、
ソースが第１ラインに接続され、ドレインが出力端子Ｖｏｕｔに接続される出力ＰチャネルＦＥＴと、
ソースが第２ラインに接続され、ドレインが出力端子Ｖｏｕｔに接続される出力ＮチャネルＦＥＴ
を備える（図６からの認定事項）、

液晶表示パネル１０の駆動装置。」

ウ 周知技術
（ア） 引用文献２
ａ 引用文献２の記載事項
本願の出願前に発行された中国特許出願公開第１０１６５６５３４号明細書（以下「引用文献２」という。）には、以下の記載がある。下線は当審において付した。
また、括弧内に、引用文献２の摘記箇所の和訳として、特開２０１０−０４５７５４号公報（以下「引用文献４」という。後記（イ）参照）の対応箇所の記載を記した。引用文献４は、引用文献２に記載された出願人と同一の者が出願した特許出願の公開特許公報であり、当該特許出願がパリ条約による優先権主張の基礎としている出願である台湾特許出願９７１３０３６０号（台湾特許出願公開第２０１００８１１５号公報を参照）には、繁体字で表記するか簡体字で表記するか、トランジスタを「電晶體」と表記するか「晶体管」と表記するかといった、言語表記上の差を除けば、引用文献２の下記（ａ）〜（ｂ）の摘記と同じ内容の記載がある。

（ａ） ６頁
「

（技術分野
本発明は演算増幅器に関し、特にハーフAVDD（1/2 AVDD）フレームを支援する演算増幅器であって、従来のツインウエルプロセスで製造されたMOSトランジスタにより実施される演算増幅器に関する。
背景技術
液晶材の特性は、直流電圧を持続して与えられると液晶材がダメージを受けるため、このような状況を防ぐために、業界では通常周期的に液晶層のデータチャネルの極性を反転させる。このような動作は交流駆動（AC driving）という。正圧システムで仕事をする従来の液晶表示器駆動ICにとって、システムは通常AVDD（13.5V若しくは16V）及びVSSの二種類の仕事電圧のみ提供する（以下、AVDDフレームという）。AVDDフレームでは、たとえばチャネル電圧をAVDDからVSSまで引き下げるときに電荷が無駄になるので、従来のパネルの電気消耗量は全消耗量との比の7割も占め、更にLCDパネルのサイズが大きくなるほど、パネルが過熱される問題を生じる。）」

（ｂ） ９頁〜１０頁
「


（ 以下で、液晶表示器のソースドライバ回路を例に挙げて説明するが、本発明の演算増幅器および出力段回路を、その他ハーフAVDDフレームを支援する必要のあるIC上に応用してもよい。
図２は、本発明の演算増幅器の実施例であるフレームの略図である。図２を参照すると、本発明の演算増幅器200は、プラス入力端、マイナス入力端及び出力端を備え、演算増幅器200は入力段回路210と出力段回路220を備える。入力段回路210は、仕事電圧AVDDで仕事を行い、プラス入力端電圧V+とマイナス入力端電圧V-をそれぞれ受ける。その後、上記プラス入力端の電圧とマイナス入力端の電圧により、四つの制御信号CS1、CS2、CS3、CS4のうち少なくとも一つをイネーブルする。
出力段回路220は二つのPMOSトランジスタ221、222と二つのNMOSトランジスタ223、224を含み、且つ四つのトランジスタ221、222、223、224のドレイン極を演算増幅器200の出力端と接続し、上記出力端outが更に上記マイナス出力端と接続する。PMOSトランジスタ221のバルク（bulk）は仕事電圧AVDDと接続して、ソース極が中間電圧Vtopと接続し、ゲート極は制御信号CS1（ローアクティブ）を受け取る。PMOSトランジスタ222のソース極とバルクは同時に仕事電圧AVDDと接続し、ゲート極は制御信号CS2を受け取る。NMOSトランジスタ223のソース極は中間電圧Vbotと接続し、バルクは仕事電圧VSSと接続し、ゲート極は制御信号CS3を受け取る。NMOSトランジスタ224のソース極とバルクは同時に仕事電圧VSSと接続し、ゲート極は制御信号CS4を受け取る。本実施例において、中間電圧Vtop、Vbotはいずれも仕事電圧ハーフAVDDと接続する。注意すべきは、中間電圧Vtop、Vbotの大小はこれに限らず、設計と必要に応じて調整できる。
このほか、四つのトランジスタ221、222、223、224の区別は、PMOSトランジスタ221及びNMOSトランジスタ223のソース極電圧VSとバルク電圧VBとは異なり（VSB＞0）、従って、基板効果（body-effect）を生じる。PMOSトランジスタ222及びNMOSトランジスタ224のソース極電圧VSとバルク電圧VBは同じ（VSB＝0）であるので、基板効果は生じない。トランジスタの臨界電圧が基板効果のために増加すると、導電電流IDSの減少を起こし、回路駆動力が弱くなる。）」
（ｃ） 図２
「

」

ｂ 引用文献２に記載された技術の認定
上記ａを踏まえると、引用文献２には次の技術が記載されていると認められる（以下「引用文献２に記載された技術事項」という。）。
＜引用文献２に記載された技術事項＞
「トランジスタの臨界電圧が基板効果のために増加すると、導電電流IDSの減少を起こし、回路駆動力が弱くなる（９〜１０頁）。液晶表示器のソースドライバ回路においては、出力段回路220のPMOSトランジスタ222及びNMOSトランジスタ224のソース極電圧VSとバルク電圧VBは同じ（VSB＝0）であるので、基板効果が生じない（６頁、９〜１０頁）。」

（イ） 引用文献４
ａ 引用文献４の記載事項
当審において新たに引用する、本願の出願前に発行された特開２０１０−４５７５４号公報（引用文献４）には、以下の記載がある。下線は当審において付した。
（ａ） 【０００１】〜【００１１】
「【技術分野】
【０００１】
本発明は演算増幅器に関し、特にハーフAVDD（1/2 AVDD）フレームを支援する演算増幅器であって、従来のツインウエルプロセスで製造されたMOSトランジスタにより実施される演算増幅器に関する。
【背景技術】
【０００２】
液晶材の特性は、直流電圧を持続して与えられると液晶材がダメージを受けるため、このような状況を防ぐために、業界では通常周期的に液晶層のデータチャネルの極性を反転させる。このような動作は交流駆動（AC driving）という。正圧システムで仕事をする従来の液晶表示器駆動ICにとって、システムは通常AVDD（13.5V若しくは16V）及びVSSの二種類の仕事電圧のみ提供する（以下、AVDDフレームという）。AVDDフレームでは、たとえばチャネル電圧をAVDDからVSSまで引き下げるときに電荷が無駄になるので、従来のパネルの電気消耗量は全消耗量との比の7割も占め、更にLCDパネルのサイズが大きくなるほど、パネルが過熱される問題を生じる。
（中略）
【０００８】
以下で、液晶表示器のソースドライバ回路を例に挙げて説明するが、本発明の演算増幅器および出力段回路を、その他ハーフAVDDフレームを支援する必要のあるIC上に応用してもよい。
【０００９】
図２は、本発明の演算増幅器の実施例であるフレームの略図である。図２を参照すると、本発明の演算増幅器200は、プラス入力端、マイナス入力端及び出力端を備え、演算増幅器200は入力段回路210と出力段回路220を備える。入力段回路210は、仕事電圧AVDDで仕事を行い、プラス入力端電圧V+とマイナス入力端電圧V-をそれぞれ受ける。その後、上記プラス入力端の電圧とマイナス入力端の電圧により、四つの制御信号CS1、CS2、CS3、CS4のうち少なくとも一つをイネーブルする。
【００１０】
出力段回路220は二つのPMOSトランジスタ221、222と二つのNMOSトランジスタ223、224を含み、且つ四つのトランジスタ221、222、223、224のドレイン極を演算増幅器200の出力端と接続し、上記出力端outが更に上記マイナス出力端と接続する。PMOSトランジスタ221のバルク（bulk）は仕事電圧AVDDと接続して、ソース極が中間電圧Vtopと接続し、ゲート極は制御信号CS1（ローアクティブ）を受け取る。PMOSトランジスタ222のソース極とバルクは同時に仕事電圧AVDDと接続し、ゲート極は制御信号CS2を受け取る。NMOSトランジスタ223のソース極は中間電圧Vbotと接続し、バルクは仕事電圧VSSと接続し、ゲート極は制御信号CS3を受け取る。NMOSトランジスタ224のソース極とバルクは同時に仕事電圧VSSと接続し、ゲート極は制御信号CS4を受け取る。本実施例において、中間電圧Vtop、Vbotはいずれも仕事電圧ハーフAVDDと接続する。注意すべきは、中間電圧Vtop、Vbotの大小はこれに限らず、設計と必要に応じて調整できる。
【００１１】
このほか、四つのトランジスタ221、222、223、224の区別は、PMOSトランジスタ221及びNMOSトランジスタ223のソース極電圧VSとバルク電圧VBとは異なり（VSB＞0）、従って、基板効果（body-effect）を生じる。PMOSトランジスタ222及びNMOSトランジスタ224のソース極電圧VSとバルク電圧VBは同じ（VSB＝0）であるので、基板効果は生じない。トランジスタの臨界電圧が基板効果のために増加すると、導電電流IDSの減少を起こし、回路駆動力が弱くなる。」
（ｂ） 【図２】
「

」

ｂ 引用文献４に記載された技術の認定
上記ａを踏まえると、引用文献４には次の技術が記載されていると認められる（以下「引用文献４に記載された技術事項」という。）。
＜引用文献４に記載された技術事項＞
「トランジスタの臨界電圧が基板効果のために増加すると、導電電流IDSの減少を起こし、回路駆動力が弱くなる（【００１１】）。液晶表示器のソースドライバ回路においては、出力段回路220のPMOSトランジスタ222及びNMOSトランジスタ224のソース極電圧VSとバルク電圧VBは同じ（VSB＝0）であるので、基板効果が生じない（【０００８】、【００１０】、【００１１】）。」

（ウ） 引用文献５
ａ 引用文献５の記載事項
当審において新たに引用する、本願の出願前に発行された特開２００７−３１０２０７号公報（以下「引用文献５」という。）には、以下の記載がある。下線は当審において付した。
（ａ） 【０００１】〜【０００７】
「【技術分野】
【０００１】
本発明は、液晶素子や有機ＥＬ（Electro Luminescence）素子などを用いた画像表示装置に係り、特に駆動回路の出力部にレベルシフト回路を有する画像表示装置に関する。
【背景技術】
【０００２】
液晶素子や有機ＥＬ素子などを用いた画像表示パネルは、透明基板上にＴＦＴ（Thin Film Transistor）を形成し、このＴＦＴ素子で構成された画素回路、データドライバ、ゲートドライバ、保護回路を備える。データドライバ、ゲートドライバを駆動するための制御信号は、外部システムからＦＰＣ（Flexible Printed Card）を介して、画像表示パネル内部に送信され、画素回路に送信されるデータ信号は、さらにドライバＩＣを介して、画像表示パネル内部に送信される。
【０００３】
ここで、外部システムの動作電圧と画像表示パネル内部で作成したＴＦＴ回路の動作電圧とが異なるという問題点が生じる。（一般に、画像表示パネル内部のＴＦＴ回路の動作電圧は、外部システムの電圧よりも高い）そのためゲートドライバ制御信号、データドライバ制御信号といった制御信号は、外部システム上に単結晶シリコンのトランジスタで構成されたレベルシフト回路、もしくは画像表示パネル内部のＴＦＴで構成されたレベルシフト回路を用いて、外部システムの動作電圧からパネル内部のＴＦＴ回路が動作する電圧にレベル変換される。また、ドライバＩＣに関しては、出力段においてレベル変換される。
【０００４】
現在生産されている画像表示モジュールにおいて、表示パネル外部に設けたレベルシフト回路の一般的な構成を図１１に示す（例えば、このような構成は、特許文献１（特開２００３−２８３３２６号公報）に開示されている）。この回路は、ＮＭＯＳトランジスタＮＭ７のゲートにインバータＩＮＶ１とＩＮＶ２を介して入力信号を印加し、ＮＭＯＳトランジスタＮＭ８のゲートにインバータＩＮＶ１を介して入力信号の反転信号を印加して動作させる。
【０００５】
初期状態として、ＮＭＯＳトランジスタＮＭ７とＰＭＯＳトランジスタＰＭ８が、非導通状態で、ＮＭＯＳトランジスタＮＭ８とＰＭＯＳトランジスタＰＭ７が、導通状態であったとする。入力信号電圧が立ち上がり、ＮＭＯＳトランジスタＮＭ７の閾値を越えると、ＮＭＯＳトランジスタＮＭ７は導通状態になる。同時に、入力電圧の反転信号電圧が立ち下がり、ＮＭＯＳトランジスタＮＭ８の閾値を下回ると、ＮＭＯＳトランジスタＮＭ８は非導通状態になる。この時、ＰＭＯＳトランジスタＰＭ７は導通状態であるため、ノードＮＤ９の電位は、ＮＭＯＳトランジスタＮＭ７とＰＭＯＳトランジスタＰＭ７との導通抵抗比で決まる。
【０００６】
この電位が、ＰＭＯＳトランジスタＰＭ８の閾値を下回り、ＰＭＯＳトランジスタＰＭ８が導通状態になると、ノードＮＤ１０の値が、Ｈ（ハイ）レベル電圧（図におけるＨレベル電圧はＶＤＤ２）に向かって上昇するので、ＰＭＯＳトランジスタＰＭ７は非導通状態となり、ノードＮＤ９の値は、Ｌ（ロー）レベル電圧（図におけるＬレベル電圧はグランド（ＧＮＤ）に向かって下降する。つまり、低電源電圧ＶＤＤ１を用いた回路から送信される低振幅信号を高振幅の信号に変換し、高電源電圧ＶＤＤ２を用いる回路に送信するレベルシフト回路として動作する。
【０００７】
この図１１に示すレベルシフト回路は、回路を構成するトランジスタ数が少ないにもかかわらず、高速動作、低消費電流に優れている。また、図１１の回路を構成するトランジスタのソースとバックゲートに掛かる電圧は、常に等しいため、図５（Ａ）のトランジスタ記号で表されるＮＭＯＳトランジスタの断面構造の図５（Ｂ）に示すような寄生ダイオードＤ１、或いは図７（Ａ）のトランジスタ記号で表されるＰＭＯＳトランジスタの断面構造の図７（Ｂ）に示されるような寄生ダイオードＤ２が、常にオフであり、基板バイアス効果が発生しない。そのため、低電圧動作にも優れており、単結晶シリコン半導体回路において、最も一般的な回路となっている。」

（ｂ） 【図１１】
「

」

ｂ 引用文献５に記載された技術の認定
上記ａを踏まえると、引用文献５には次の技術が記載されていると認められる（以下「引用文献５に記載された技術事項」という。）。
＜引用文献５に記載された技術事項＞
「駆動回路の出力部にレベルシフト回路を有する画像表示装置において（【０００１】）、レベルシフト回路を構成するトランジスタのソースとバックゲートに掛かる電圧は、常に等しいため、寄生ダイオードが常にオフであり、基板バイアス効果が発生しない。（【０００７】）」

（エ） 引用文献６
ａ 引用文献６の記載事項
当審において新たに引用する、本願の出願前に発行された特開２００４−１２８１６２号公報（以下「引用文献６」という。）には、以下の記載がある。下線は当審において付した。
（ａ） 【０００１】〜【００２３】
「【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特にＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される半導体装置に関する。より特定的には、この発明は、ＭＯＳトランジスタのゲート絶縁膜に印加される電圧が低減される半導体装置に関する。より特定的には、この発明は、ＭＯＳ型出力回路において、プロセスパラメータのばらつきの影響を受けることなくＭＯＳトランジスタのゲート絶縁膜の信頼性を保証しつつ安定に出力信号を生成するための構成に関する。より具体的には、この発明は、画像表示装置の表示素子選択信号を生成する回路の構成に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）を用いた回路は、消費電力が小さいという利点を有しており、集積回路などの用途において広く用いられている。
【０００３】
ＭＯＳトランジスタにおいては、絶縁膜により基板領域から分離された制御電極（ゲート）に電圧を印加して、このＭＯＳトランジスタの導通／非導通を制御する。このゲート直下の絶縁膜（ゲート絶縁膜）が絶縁破壊を生じると、ゲートと基板領域とが短絡して大電流が流れる。したがって、このゲート絶縁膜の耐圧特性を十分に保証する必要がある。特に、素子が微細化されると、一般に、このゲート絶縁膜の膜厚も薄くされ、そのゲートに印加される電圧の許容範囲を低くすることにより、ゲート絶縁膜の耐圧特性が一般に保証される。
【０００４】
ゲート絶縁膜に印加される電圧が許容範囲内であっても、長期にわたってゲートに電圧が印加されると、ゲート絶縁膜に電圧ストレスが印加され、このストレスが累積されて、ゲート絶縁膜の破壊が生じる。このような現象は、ゲート絶縁膜の経時的絶縁破壊（ＴＤＤＢ）として知られている。このようなゲート絶縁膜の破壊を防止するために、ゲート絶縁膜に印加される電圧を低減する構成が、特許文献１（特開平１１−１４９７７３）において示されている。
（中略）
【００２１】
図３０は、前述の特許文献１に示されるバイアス電圧発生回路の構成を示す図である。図３０において、バイアス電圧発生回路は、電源線９２０と出力ノード９２４の間に直列に接続されるそれぞれが、ゲートおよびドレインが相互接続されるＮチャネルＭＯＳトランジスタＮＱＴ１およびＮＱＴ２と、出力ノード９２４と接地線９２２の間に接続されるＮチャネルＭＯＳトランジスタＮＱ３と、ＭＯＳトランジスタＮＱ３とカレントミラー回路を構成する、ゲートおよびドレインが相互接続されたＮチャネルＭＯＳトランジスタＮＱ４と、ＭＯＳトランジスタＮＱ４のドレインに接続される抵抗素子ＲＺと、抵抗素子ＲＺと電源線９２０の間に接続されかつそのゲートおよびドレインが相互接続されるＰチャネルＭＯＳトランジスタＰＱ３を含む。
【００２２】
ＭＯＳトランジスタＮＱＴ１およびＮＱＴ２は、そのバックゲート（基板領域）がソースに接続され、基板効果のしきい値電圧に及ぼす影響を相殺している。
【００２３】
このバイアス電圧発生回路は、さらに、電源線９２０に結合され、ＭＯＳトランジスタＰＱ３とカレントミラー回路を構成するＰチャネルＭＯＳトランジスタＰＱ４と、出力ノード９２６と接地線９２２の間に直列に接続されかつそれぞれが、ゲートおよびドレインが相互接続されるＮチャネルＭＯＳトランジスタＮＱＴ３およびＮＱＴ４を含む。これらのＭＯＳトランジスタＮＱＴ３およびＮＱＴ４も、そのバックゲートがソースに接続され、基板効果がしきい値電圧に及ぼす影響を相殺している。」
（ｂ） 【図３０】
「

」

ｂ 引用文献６に記載された技術の認定
上記ａを踏まえると、引用文献６には次の技術が記載されていると認められる（以下「引用文献６に記載された技術事項」という。）。
＜引用文献６に記載された技術事項＞
「画像表示装置の表示素子選択信号を生成する回路において（【０００１】）、バイアス電圧発生回路のＭＯＳトランジスタＮＱＴ１およびＮＱＴ２は、そのバックゲート（基板領域）がソースに接続され、基板効果のしきい値電圧に及ぼす影響を相殺しており、ＭＯＳトランジスタＮＱＴ３およびＮＱＴ４も、そのバックゲートがソースに接続され、基板効果がしきい値電圧に及ぼす影響を相殺している（【００２１】〜【００２３】）。」

（オ） 周知技術の認定
トランジスタのバルクとバックゲートが同じものであることは技術常識であるから、前記（ア）〜（エ）において認定した「引用文献２に記載された技術事項」、「引用文献４に記載された技術事項」、「引用文献５に記載された技術事項」及び「引用文献６に記載された技術事項」に例示されるように、次の技術は周知技術であると認める。
＜周知技術＞
「表示装置の駆動回路において、基板効果を防止するために、トランジスタのソースとバックゲートを接続して同電位とすること」

エ 対比
（ア） 対比分析
本件補正後の請求項１の記載の順に沿って、本件補正発明と引用発明を対比する。

ａ 次の引用発明の欄に記載した引用発明の各発明特定事項は、それぞれ、対応する本件補正発明の欄に記載した本件補正発明の発明特定事項に相当する。

＜引用発明＞ ＜本件補正発明＞
データ信号ＤＡＴＡ 映像信号
データ電圧（データ信号に応じた電圧）ＶＤ 画素駆動電圧信号
液晶表示パネル１０ 表示デバイス
第１電圧であるＶＤＤＡ 高位電源電圧
第３電圧であるＶＳＳ 低位電源電圧
第２電圧であるＶＤＤＡ／２ 中位電源電圧
Ｖｏｕｔ端子 信号出力端
第１ライン 第１電源ライン
第２ライン 第２電源ライン
第１のスイッチ２６２及び第２のスイッチ２６４ 切替部
出力ＰチャネルＦＥＴ 第１トランジスタ
出力ＮチャネルＦＥＴ 第２トランジスタ
正極性駆動時 第１期間
負極性駆動時 第２期間

ｂ 引用発明における「液晶表示パネル１０の駆動装置」において、「ソースドライバ２０」の「出力バッファ２５１」は、「ソース配線１４に対してデータ信号ＤＡＴＡに応じた電圧を印加する」ものであり、「液晶表示パネル１０」の「画素電極」に、「ソース配線１４を介してデータ電圧（データ信号に応じた電圧）ＶＤが印加され［る］」ことは、映像信号に応じた画素駆動電圧信号を表示デバイスに出力することに相当する。そして、引用発明の「駆動装置」は、【図６’】の回路を有するから、出力回路を含むものであるということができる。
したがって、本件補正発明と引用発明は、「映像信号に応じた画素駆動電圧信号を表示デバイスに出力する出力回路」の発明の点で一致する。

ｃ（ａ） 引用発明において「出力バッファ２５１の外部には、高電圧電源部２６１の出力を選択するための第１のスイッチ（第１切替部）２６２」が設けられ、「高電圧電源部２６１」は、「電圧ＶＤＤＡ」（１４．０Ｖ）を「選択可能」であるから、引用発明が「高位電源電圧の供給を受ける高位電源端」を有していることは明らかである。したがって、本件補正発明と引用発明は、「高位電源電圧の供給を受ける高位電源端」を有する点で一致する。
（ｂ） 引用発明において、「出力バッファ２５１の外部」には、「低電圧電源部２６３の出力を選択するための第２のスイッチ（第２切替部）２６４」が設けられ、「低電圧電源部２６３」は、「ＶＳＳ」（０Ｖ）を「選択可能」であるから、引用発明が「前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源端」を有することは明らかである。したがって、本件補正発明と引用発明は、「前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源端」を有する点で一致する。
（ｃ） 引用発明において、「出力バッファ２５１の外部には、高電圧電源部２６１の出力を選択するための第１のスイッチ（第１切替部）２６２と、低電圧電源部２６３の出力を選択するための第２のスイッチ（第２切替部）２６４とが設けられ」、「高電圧電源部２６１」は、「ＶＤＤＡ／２」を「選択可能」であり、「低電圧電源部２６３」は、「電圧ＶＤＤＡ／２」を「選択可能」であるところ、電圧ＶＤＤＡ／２の電圧値は電圧ＶＤＤＡの電圧値の１／２に設定されているから、引用発明が「前記高位電源電圧と前記低位電源電圧との間の電圧の中位電源電圧の供給を受ける中位電源端」を有していることは明らかである。したがって、本件補正発明と引用発明は、「前記高位電源電圧と前記低位電源電圧との間の電圧の中位電源電圧の供給を受ける中位電源端」を有している点で一致する。

ｄ 引用発明において、「Ｖｏｕｔ端子は、ソース配線１４側の出力端子であり」、「画素電極には、ソース配線１４を介してデータ電圧（データ信号に応じた電圧）ＶＤが印加され［る］」から、引用発明における「Ｖｏｕｔ端子」は、「前記画素駆動電圧信号を出力する信号出力端」であるということができる。したがって、本件補正発明と引用発明は、「前記画素駆動電圧信号を出力する信号出力端」を有する点で一致する。

ｅ（ａ） 本件補正後の請求項１には「第１の出力端及び第２の出力端を有し、前記映像信号に応じた階調電圧信号の入力を受け、前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプ」と記載されているが、標準的なオペアンプは、正側電源端子、負側電源端子、非反転入力端子、反転入力端子、及び、単一の出力端子を有するものであるから、本件補正後の請求項１における「オペアンプ」という用語は、少なくとも出力端が複数ある点で、標準的な「オペアンプ」の意味とは異なる用語であると解される。
（ｂ） そこで、「オペアンプ」の機能や構成についての本願明細書の記載を参酌すると、本願明細書の【００２８】には、「オペアンプＯＰは、第１の電源ラインＬ１及び第２の電源ラインＬ２に接続されており、各々の電源ラインから供給された電源電圧（第１電源電圧、第２電源電圧）に基づいて増幅動作を行う演算増幅器である。オペアンプＯＰの第１出力端Ｔ１はトランジスタＭ１１のゲート（制御端）に接続され、オペアンプＯＰの第２出力端Ｔ２はトランジスタＭ１２のゲート（制御端）に接続されている。オペアンプＯＰは、階調電圧Ａkを増幅した電圧をトランジスタＭ１１及びＭ１２の各々のゲートに供給する。」と記載されているから、本件補正後の請求項１における「オペアンプ」は、「第１電源電圧及び第２電源電圧に基づいて、階調電圧Ａkを増幅した電圧を第１出力端Ｔ１及び第２出力端Ｔ２に供給する演算増幅器」を意味するものであると解される。
（ｃ） ここで、【図６’】の出力バッファ２５１において、「出力ＰチャネルＦＥＴ」及び「出力ＮチャネルＦＥＴ」を除いた部分を「前段部分」ということとする。引用発明における「前段部分」の「出力ＰチャネルＦＥＴ」のゲートに出力を行う端部及び「出力ＮチャネルＦＥＴ」のゲートに出力を行う端部は、それぞれ本件補正発明における「第１の出力端」及び「第２の出力端」に相当する。この点を踏まえると、引用発明における「前段部分」と本件補正発明における「オペアンプ」は、「第１の出力端及び第２の出力端を有［する］」点で一致する。
（ｄ） 引用発明において「Ｄ−Ａコンバータ２４」が「バッファ回路２５に出力」する「電圧の信号（電圧信号）」により「多階調が実現され」るものであるから、当該「電圧の信号（電圧信号）」は、本件補正発明における「映像信号に応じた階調電圧信号」に相当する。そうすると、引用発明における「前段部分」と本件補正発明における「オペアンプ」は、「前記映像信号に応じた階調電圧信号の入力を受け［る］」点で一致する。
（ｅ） 引用発明における「出力バッファ２５１は、ＰチャネルＦＥＴ、ＮチャネルＦＥＴ、コンデンサ及び定電流源を用いた演算増幅器」であるところ、「出力バッファ２５１」の「前段部分」は、「Ｄ−Ａコンバータ２４」が「バッファ回路２５に出力」する「電圧の信号（電圧信号）」を受けて「出力ＰチャネルＦＥＴ」及び「出力ＮチャネルＦＥＴ」のゲートに電圧を出力するから、「前段部分」が「Ｄ−Ａコンバータ２４」からの「電圧の信号（電圧信号）」を「出力ＰチャネルＦＥＴ」及び「出力ＮチャネルＦＥＴ」のゲート電圧として適切な電圧に演算増幅して出力していることは明らかである。したがって、引用発明における「前段部分」と本件補正発明における「オペアンプ」は、「前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力する」点で一致する。
（ｆ） 前記（ａ）〜（ｅ）の検討結果をまとめると、引用発明における「前段部分」は、本件補正発明における「第１の出力端及び第２の出力端を有し、前記映像信号に応じた階調電圧信号の入力を受け、前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプ」に相当するということができる。
したがって、本件補正発明と引用発明は、「第１の出力端及び第２の出力端を有し、前記映像信号に応じた階調電圧信号の入力を受け、前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプ」を有する点で一致する。

ｆ（ａ） 引用発明において、「第１のスイッチ２６２」は、「電圧ＶＤＤＡとＶＤＤＡ／２のいずれかを選択可能であ［る］」「高電圧電源部２６１の出力を選択する」ものであるから、前記ｃ（ａ）及び（ｃ）において検討した点も踏まえると、引用発明において、「第１のスイッチ２６２に接続される第１ライン」は、「前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される」ものであるということができる。
したがって、本件補正発明と引用発明は、「前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１電源ライン」を有している点において一致する。
（ｂ） また、引用発明において、「第２のスイッチ２６４」は、「電圧ＶＤＤＡ／２とＶＳＳのいずれかを選択可能であ［る］」「低電圧電源部２６３の出力を選択する」ものであるから、前記ｃ（ｂ）及び（ｃ）において検討した点も踏まえると、引用発明において、「第２のスイッチ２６４に接続される第２ライン」は、「前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される」ものであるということができる。
したがって、本件補正発明と引用発明は、「前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される第２電源ライン」を有している点において一致する。
（ｃ） 前記（ａ）及び（ｂ）において検討した点も踏まえると、本件補正発明と引用発明は、「前記第１電源ラインと前記高位電源端及び前記中位電源端との間の接続切替、及び前記第２電源ラインと前記中位電源端及び前記低位電源端との接続切替をなす切替部」を有する点で一致する。

ｇ（ａ） 引用発明において「出力ＰチャネルＦＥＴ」のドレインと「出力ＮチャネルＦＥＴ」のドレインは、出力端子Ｖｏｕｔに接続されるにあたって、共通部分を経ているところ、当該共通部分は本件補正発明における「出力ノード」に相当する。
（ｂ） よって、前記ｆ（ａ）及び（ｂ）において検討した点も踏まえると、引用発明における「出力ＰチャネルＦＥＴ」は、「ソースが前記第１電源ラインに接続され、ドレインが出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第１の出力端に接続され、前記ソースが前記第１電源ラインを介して前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１導電型のトランジスタ」であるということができる。
したがって、本件補正発明と引用発明は、「ソースが前記第１電源ラインに接続され、ドレインが出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第１の出力端に接続され、前記ソースが前記第１電源ラインを介して前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１導電型の第１トランジスタ」を有する点で一致する。
（ｃ） また、前記ｆ（ｂ）及び（ｃ）において検討した点も踏まえると、引用発明における「出力ＮチャネルＦＥＴ」は、「ソースが前記第２電源ラインに接続され、ドレインが出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第２の出力端に接続され、前記ソースが前記第２電源ラインを介して前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される前記第１導電型とは反対導電型の第２導電型のトランジスタ」であるということができる。
したがって、本件補正発明と引用発明は、「ソースが前記第２電源ラインに接続され、ドレインが前記出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第２の出力端に接続され、前記ソースが前記第２電源ラインを介して前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される前記第１導電型とは反対導電型の第２導電型の第２トランジスタ」を有する点で一致する。

ｈ 引用発明において、「高電圧電源部２６１」が「第１のスイッチ２６２」を介して「前段部分」の「第１ライン」に接続されるところ、及び、「低電圧電源部２６３」が「第２のスイッチ２６４」を介して「前段部分」の「第２ライン」に接続されるところは、それぞれ、本件補正発明における「正の電源端子」及び「負の電源端子」に相当するところ、引用発明における「出力ＰチャネルＦＥＴ」のゲートへの出力及び「出力ＮチャネルＦＥＴ」のゲートへの出力は、いずれも「第１ライン」及び「第２ライン」の電圧に依存することは明らかである。したがって、引用発明における「前段部分」は、「前記第１電源ラインに接続された正の電源端子と前記第２電源ラインに接続された負の電源端子とを含み、前記第１電源ライン及び前記第２電源ラインから供給された電源電圧で動作」するものであるということができる。
したがって、前記ｅの検討結果も踏まえると、本件補正発明と引用発明は、「前記オペアンプは、前記第１電源ラインに接続された正の電源端子と前記第２電源ラインに接続された負の電源端子とを含み、前記第１電源ライン及び前記第２電源ラインから供給された電源電圧で動作」する点で一致する。

ｉ（ａ） 引用発明において、「正極性駆動時には、第１のスイッチ２６２は出力バッファ２５１に高電圧側の電源として電圧ＶＤＤＡを供給する状態になり、第２のスイッチ２６４は出力バッファ２５１に低電圧側の電源として電圧ＶＤＤＡ／２を供給する状態にな［る］」ところ、前記ｆの検討結果も踏まえると、本件補正発明と引用発明は、「第１期間において、前記第１電源ラインを前記高位電源端に接続するとともに、前記第２電源ラインを前記中位電源端に接続」する点で一致する。
（ｂ） 引用発明において、「負極性駆動時には、第１のスイッチ２６２は出力バッファ２５１に高電圧側の電源として電圧ＶＤＤＡ／２を供給する状態になり、第２のスイッチ２６４は出力バッファ２５１に低電圧側の電源としてＶＳＳを供給する状態にな［る］」ところ、前記ｆの検討結果も踏まえると、本件補正発明と引用発明は、「第２期間において、前記第１電源ラインを前記中位電源端に接続するとともに、前記第２電源ラインを前記低位電源端に接続する」点で一致する。

（イ） 一致点及び相違点
前記（ア）の対比分析の結果をまとめると、本件補正発明と引用発明の一致点及び相違点は、次のとおりである。
ａ 一致点
「 映像信号に応じた画素駆動電圧信号を表示デバイスに出力する出力回路であって、
高位電源電圧の供給を受ける高位電源端と、
前記高位電源電圧よりも低電圧の低位電源電圧の供給を受ける低位電源端と、
前記高位電源電圧と前記低位電源電圧との間の電圧の中位電源電圧の供給を受ける中位電源端と、
前記画素駆動電圧信号を出力する信号出力端と、
第１の出力端及び第２の出力端を有し、前記映像信号に応じた階調電圧信号の入力を受け、前記階調電圧信号を増幅した増幅信号を前記第１の出力端及び前記第２の出力端から出力するオペアンプと、
前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１電源ラインと、
前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される第２電源ラインと、
前記第１電源ラインと前記高位電源端及び前記中位電源端との間の接続切替、及び前記第２電源ラインと前記中位電源端及び前記低位電源端との接続切替をなす切替部と、
ソースが前記第１電源ラインに接続され、ドレインが出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第１の出力端に接続され、前記ソースが前記第１電源ラインを介して前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される第１導電型の第１トランジスタと、
ソースが前記第２電源ラインに接続され、ドレインが前記出力ノードを介して前記信号出力端に接続され、ゲートが前記オペアンプの前記第２の出力端に接続され、前記ソースが前記第２電源ラインを介して前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される前記第１導電型とは反対導電型の第２導電型の第２トランジスタと、
を有し、
前記オペアンプは、前記第１電源ラインに接続された正の電源端子と前記第２電源ラインに接続された負の電源端子とを含み、前記第１電源ライン及び前記第２電源ラインから供給された電源電圧で動作し、
前記切替部は、
第１期間において、前記第１電源ラインを前記高位電源端に接続するとともに、前記第２電源ラインを前記中位電源端に接続し、
第２期間において、前記第１電源ラインを前記中位電源端に接続するとともに、前記第２電源ラインを前記低位電源端に接続する出力回路。」

ｂ 相違点
本件補正発明は、
第１トランジスタにおいて「ソース及びバックゲートが前記第１電源ラインに接続され」、またそれゆえに「前記ソース及び前記バックゲートが前記第１電源ラインを介して前記高位電源端及び前記中位電源端のいずれか一方に選択的に接続される」とともに、第２トランジスタにおいて「ソース及びバックゲートが前記第２電源ラインに接続され」、またそれゆえに「前記ソース及び前記バックゲートが前記第２電源ラインを介して前記中位電源端及び前記低位電源端のいずれか一方に選択的に接続される」
のに対し、
引用発明においては、
出力ＰチャネルＦＥＴ及び出力ＮチャネルＦＥＴにおいてバックゲートがそれぞれ第１ライン及び第２ラインには接続されていない点。

オ 判断
（ア） 相違点の想到容易性について
前記ウ（オ）において認定したように、「表示装置の駆動回路において、基板効果を防止するために、トランジスタのソースとバックゲートを接続して同電位とすること」は、周知技術である。
引用発明と周知技術は、表示装置の駆動回路として技術分野を共通とするものであり、駆動回路のトランジスタにおいて閾値電圧の変動を抑制することは一般的な技術的課題であるから、トランジスタの閾値電圧を左右する基板効果を防止するために、引用発明において周知技術を適用することは、当業者にとっては容易に想到し得たことである
したがって、引用発明における「ソースが第１ラインに接続され、ドレインが出力端子に接続される出力ＰチャネルＦＥＴ」及び「ソースが第２ラインに接続され、ドレインが出力端子に接続される出力ＮチャネルＦＥＴ」に対して、前記周知技術を適用して、ソースとバックゲートが接続されるようにして、相違点に係る構成を備えるようにすることは、当業者が容易に想到し得ることである。

（イ） 本件補正発明の奏する作用効果について
本件補正発明の奏する作用効果は、引用発明及び周知技術から予測される程度のものにすぎず、格別顕著な効果を認めることはできない。

（ウ） 小括
したがって、前記相違点は、格別のものではなく、本件補正発明は引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。

（エ） 請求人の主張について
請求人は審判請求書において「本願発明によれば、バックバイアスによるトランジスタの閾値シフトに基づいた正極側出力回路及び負極側出力回路の出力特性の差異を抑制することが可能となります。」と主張しているが、バックバイアスによるトランジスタの閾値シフトは、基板効果の一態様にすぎないから、周知技術により基板効果を防止すれば、バックバイアスによるトランジスタの閾値シフトも防止されることは明らかである。
してみれば、請求人の主張する「バックバイアスによるトランジスタの閾値シフトに基づいた正極側出力回路及び負極側出力回路の出力特性の差異を抑制する」という効果は、当業者が予測し得る程度のものである。
また、請求人は審判請求書においてそのほかの主張もしているが、本件補正発明と各引用文献に記載されたものの相違を主張するだけのものであり、前記（ウ）の結論を左右するものではない。

カ 独立特許要件についての判断のまとめ
前記オにおいて検討したとおり、本件補正発明は、引用発明及び周知技術に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により、特許出願の際独立して特許を受けることができない。

３ 補正の却下の決定の理由のむすび
以上検討のとおり、本件補正は、特許法17条の2第6項において準用する同法126条7項の規定に違反するから、同法159条1項において読み替えて準用する同法53条1項の規定により却下すべきものである。
よって、補正の却下の決定の結論のとおり決定する。


第３ 本件発明について
１ 本件発明の認定
本件補正は、上記第２において示したとおり却下したから、本願の請求項１に係る発明（以下「本件発明」という。）は、前記第２の１（１）の本件補正前の請求項１に記載された事項により特定されるとおりのものである。

２ 原査定における拒絶の理由の概要
原査定における請求項１についての拒絶の理由のうち、理由１（進歩性）の概要は、次のとおりである。

（進歩性）この出願の請求項１に係る発明は、その出願前に日本国内又は外国において、頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明（下記引用文献１〜２参照）に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

記

引用文献１．特開２０１１−２４２７２１号公報
引用文献２．中国特許出願公開第１０１６５６５３４号明細書

３ 引用文献に記載された発明等
引用文献１に記載された技術事項及び引用発明の認定、並びに、引用文献２に記載された技術事項及び周知技術の認定は、前記第２の２（２）イ及びウにおいて示したとおりである。

４ 対比・判断
本件発明は、本件補正発明のうち、前記第２の２（１）アに示した（ア）から（ウ）の限定を省いたものである。
そして、本件発明の構成を全て含み、さらに前記（ア）から（ウ）の限定を付加した本件補正発明は、前記第２の２（２）において示したとおり、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、この限定を省いた本件発明も、同様に、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。


第４ むすび
以上検討のとおり、本件発明は、特許法29条2項の規定により、特許を
受けることができないから、他の請求項に係る発明について検討するまでも
なく、本願は拒絶されるべきものである。
よって、結論のとおり審決する。
 
別掲 （行政事件訴訟法第４６条に基づく教示） この審決に対する訴えは、この審決の謄本の送達があった日から３０日（附加期間がある場合は、その日数を附加します。）以内に、特許庁長官を被告として、提起することができます。
 
審理終結日 2022-05-12 
結審通知日 2022-05-17 
審決日 2022-05-30 
出願番号 P2017-118378
審決分類 P 1 8・ 575- Z (G09G)
P 1 8・ 121- Z (G09G)
最終処分 02   不成立
特許庁審判長 岡田 吉美
特許庁審判官 濱野 隆
佐藤 久則
発明の名称 出力回路及び表示ドライバ  
代理人 藤村 元彦  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ