• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H03K
管理番号 1387283
総通号数
発行国 JP 
公報種別 特許審決公報 
発行日 2022-08-26 
種別 拒絶査定不服の審決 
審判請求日 2021-11-08 
確定日 2022-08-02 
事件の表示 特願2019−228156「調整可能なバッファ回路」拒絶査定不服審判事件〔令和 2年 4月23日出願公開、特開2020− 65267、請求項の数(12)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、2015年(平成27年)12月1日(パリ条約による優先権主張外国庁受理 2015年4月8日 アメリカ合衆国)を国際出願日とする特願2017−552830号の一部を2019年12月18日に新たな特許出願としたものであって、その手続の経緯の概要は以下のとおりである。

令和 2年 1月10日 手続補正書
10月20日付け 拒絶理由通知書
令和 3年 1月27日 意見書・手続補正書
3月17日付け 拒絶理由通知書
5月31日 意見書・手続補正書
6月30日付け 拒絶査定
11月 8日 審判請求書

第2 本願発明
本願の請求項1〜12に係る発明(以下、それぞれ「本願発明1」〜「本願発明12」という。)は、令和3年5月31日付け手続補正書によって補正された特許請求の範囲の請求項1〜12に記載された事項により特定される以下のとおりのものであると認める。

「【請求項1】
コモンモードロジック(CML)バッファ装置であって、
第1の入力および第2の入力を含む差動入力信号対(116,118)と、
第1の出力(122)および第2の出力(120)を含む差動出力信号対(120,122)と、
電流源(112)と、
基準電圧(102)と、
第1の金属酸化物半導体(MOS)トランジスタ対(110)であって、
前記第1の入力に接続されたゲートを有し、前記電流源と前記第1の出力との間に直列に接続された第1のMOSトランジスタ(222)と、
前記第2の入力に接続されたゲートを有し、前記電流源と前記第2の出力との間に直列に接続された第2のMOSトランジスタ(224)と
を含む第1のMOSトランジスタ対(110)と、
第2のMOSトランジスタ対(106)であって、
前記基準電圧と前記第1の出力との間に直列に接続された第3のMOSトランジスタ(206)と、
前記基準電圧と前記第2の出力との間に直列に接続された第4のMOSトランジスタ(208)と
を含む第2のMOSトランジスタ対(106)と、
第1の調整回路(104)であって、
前記第1の出力と前記第3のMOSトランジスタのゲートとの間に、第2の抵抗(210)に直列に接続された第1の抵抗(212)と、前記第2の抵抗に並列に接続された第1のバイパススイッチ(218)とを、少なくとも含み、前記第1の出力と前記第3のMOSトランジスタのゲートとの間の第1の抵抗値を調整するために、制御信号に応答して、前記第1のバイパススイッチをイネーブルまたはディスエーブルするように構成されていて、
前記基準電圧と第3のスイッチ(232)との間に直列に接続された第1のコンデンサ(228)と、前記第3のMOSトランジスタのゲートに接続された第3のスイッチとを含む、第1の調整回路(104)と、
第2の調整回路(108)であって、
前記第2の出力と前記第4のMOSトランジスタのゲートとの間に、第4の抵抗(216)に直列に接続された第3の抵抗(214)と、前記第4の抵抗に並列に接続された第2のバイパススイッチ(220)とを、少なくとも含み、前記第2の出力と前記第4のMOSトランジスタのゲートとの間の第2の抵抗値を調整するために、前記制御信号に応答して、前記第2のバイパススイッチをイネーブルまたはディスエーブルするように構成されていて、
前記基準電圧と第4のスイッチ(234)との間に直列に接続された第2のコンデンサ(230)と、前記第4のMOSトランジスタのゲートに接続された第4のスイッチとを含む、第2の調整回路(108)と
を備え、
前記第1の調整回路が、前記第3のMOSトランジスタの前記ゲートと前記基準電圧との間の第1の容量値を調整するように更に構成され、
前記第2の調整回路が、前記第4のMOSトランジスタの前記ゲートと前記基準電圧との間の第2の容量値を調整するように更に構成されており、
前記制御信号が異なる動作周波数に対して異なる伝達関数を提供する、
装置。
【請求項2】
前記コモンモードロジックバッファ装置が、前記第1の抵抗値および前記第2の抵抗値に従って変化する入出力伝達関数を有する、請求項1に記載の装置。
【請求項3】
前記入出力伝達関数の変化が、前記入出力伝達関数の極の変化に対応する、請求項2に記載の装置。
【請求項4】
前記第2のMOSトランジスタ対の前記トランジスタ(206,208)が、それぞれアクティブインダクタとして機能するように構成される、請求項1から3のいずれか一項に記載の装置。
【請求項5】
前記装置が、誘導性ピーキングを有するCMLバッファ回路として動作するように構成される、請求項4に記載の装置。
【請求項6】
コモンモードロジック(CML)バッファ回路を使用する方法であって、
第1の金属酸化物半導体(MOS)トランジスタ対(110)のゲート間に差動入力電圧(116,118)を印加すること(702)であって、前記第1のMOSトランジスタ対は、第1のMOSトランジスタ(222)と第2のMOSトランジスタ(224)とを含む、印加すること(702)と、
前記第1のMOSトランジスタ対を用いて、2つの出力パスの間に差動電流を生成すること(704)と、
調整回路(104,108)に接続され、第1の周波数に極を有する第1の伝達関数を使用して前記差動入力電圧から第1の出力(122)及び第2の出力(120)において差動出力信号を供給するように構成され、第3のMOSトランジスタ(206)及び第4のMOSトランジスタ(208)を含む第2のMOSトランジスタ対(106)に前記差動電流を印加すること(706)と、
前記第1の出力と前記第3のMOSトランジスタのゲートとの間の第1の抵抗値を調整することであって、第1の抵抗(212)が、前記第1の出力と前記第3のMOSトランジスタの前記ゲートとの間に、第2の抵抗(210)に直列に接続され、第1のバイパススイッチ(218)を制御することにより、前記第1のバイパススイッチが前記第2の抵抗に並列に接続される、第1の抵抗値を調整することと、
前記第2の出力と前記第4のMOSトランジスタのゲートとの間の第2の抵抗値を調整することであって、第3の抵抗(214)が、前記第2の出力と前記第4のMOSトランジスタの前記ゲートとの間に、第4の抵抗(216)に直列に接続され、第2のバイパススイッチ(220)を制御することにより、前記第2のバイパススイッチが前記第4の抵抗に並列に接続される、第2の抵抗値を調整することと、
前記第2のMOSトランジスタ対のゲートと前記第2のMOSトランジスタ対に接続された基準電圧との間の容量値を調整する前記調整回路によって受信された制御信号に応答して、前記極を前記第1の周波数とは異なる第2の周波数に変更すること(714)とを含み、第1のコンデンサ(228)が、前記基準電圧と、前記第3のMOSトランジスタのゲートに接続された第3のスイッチ(232)との間に直列に接続されており、第2のコンデンサ(230)が、前記容量値を調整するために、前記基準電圧と、前記第4のMOSトランジスタのゲートに接続された第4のスイッチ(234)との間に直列に接続されている、
方法。
【請求項7】
前記CMLバッファ回路への入力として印加される信号の動作周波数を決定すること(710)を更に含む、請求項6に記載の方法。
【請求項8】
前記極を変更すること(714)が、前記動作周波数を決定することに応答する、請求項7に記載の方法。
【請求項9】
前記調整回路によって受信された前記制御信号に応答して、前記極を前記第2の周波数に変更すること(714)が、前記CMLバッファ回路の抵抗値を調整することを含む、
請求項6から8のいずれか一項に記載の方法。
【請求項10】
前記調整回路によって受信された前記制御信号に応答して、前記極を前記第2の周波数に変更すること(714)が、コンデンサを前記CMLバッファ回路に対して接続または切断することを含む、請求項6から9のいずれか一項に記載の方法。
【請求項11】
前記第1のMOSトランジスタ対を用いて、2つの出力パスの間に前記差動電流を生成すること(704)が、前記第1のMOSトランジスタ対のトランジスタ間に電流源からの電流を配分することを含む、請求項6から10のいずれか一項に記載の方法。
【請求項12】
前記電流源によって供給される電流の量を調整することを更に含む、請求項11に記載の方法。」

第3 原査定の概要
原査定の概要は、以下のとおりである。

本願の請求項1−12に係る発明は、引用文献1に記載された発明及び引用文献2−4に示された周知技術に基づいて、当業者が容易になし得たものであるから、特許法第29条第2項の規定により、特許を受けることができない。

<引用文献等一覧>

1.米国特許第7202706号明細書
2.米国特許出願公開第2005/0057315号明細書(周知技術を示す文献)
3.米国特許出願公開第2008/0204171号明細書(周知技術を示す文献)
4.特開平01−259623号公報(周知技術を示す文献)

第4 文献の記載事項
1 文献1の記載事項
(1)原査定で引用された米国特許第7202706号明細書(以下、「文献1」という。)には、以下の事項が記載されている。なお、下線は強調のため当審にて付した。以下同様。

ア 12欄28〜32行
「FIG. 9 illustrates one embodiment of the NMOS active load structure. FIG. 9 illustrates an individual active load element, termed active load structure 900, of the actively-peaked current mode logic buffer 800 described earlier in connection with FIG. 8.」
(当審訳:図9は、NMOS能動負荷構造の一実施形態を示す。図9は、図8と共に前述した能動ピーク化カレントモード論理バッファ800の能動負荷構造900と呼ばれる特有の能動負荷要素を示す。)

イ 12欄33〜42行
「The active load structure 900 includes a resistance RL 902, an NMOS device 904, and a capacitance CGS 906. An input voltage (VBP) 908 biases the active load structure 900. In one embodiment, this input voltage (VBP) 908 is generated using the process compensation structure described in greater detail later in connection with FIGS. 16-18. A parasitic capacitance CP 910 on the output corresponds to a composite of device and wiring loads on the specific buffer. These components combine to create a loading structure that is used in the actively-peaked CML logic family.」
(当審訳:能動負荷構造900は、抵抗RL 902、NMOSデバイス904及び容量CGS 906を包含する。入力電圧(VBP) 908は、能動負荷構造900をバイアスする。一実施形態では、この入力電圧(VBP)908は、図16〜18と共に後により詳しく説明されるプロセス補償構造を用いて生成される。出力における寄生容量CP 910は個別のバッファにおけるデバイス及び配線負荷の合成に相当する。これらの構成は、能動ピーク化CML論理ファミリで用いられる負荷構造を作るために結合する。)

ウ 12欄43〜55行
「In one embodiment, the resistance RL 902 corresponds to a polysilicon resistor; however, other resistive elements could be used to provide similar benefits. In one embodiment, the capacitance CGS 906 corresponds simply to the parasitic capacitance that is associated with the NMOS device 904. However, in many applications it may be preferred that an explicit capacitance be added from the gate to the source of the NMOS device 904 in order to further enhance performance. The cell can be approximately modeled or analyzed using ideal components. In order to understand the benefits of the active load structure 900, one may analyze the small-signal equivalent model of the active load structure 900.」
(当審訳:一実施形態では、抵抗RL 902はポリシリコン抵抗に相当するが、他の抵抗要素も同様の利点を提供するために用い得る。一実施形態では、容量CGS 906は、単に、NMOSデバイス904に関連した寄生容量に相当する。しかしながら、多くのアプリケーションでは、より性能を向上させるために、明示的な容量がNMOSデバイス904のゲートからソースへ付加されるのが好ましいかもしれない。該セルは理想的な構成要素を用いて近似的にモデル化又は分析され得る。能動負荷構造900の利点を理解するために、能動負荷構造900の小信号等価モデルを分析してもよい。)

エ 13欄34〜40行
「FIG. 8 illustrates one embodiment of a structure for the actively-peaked current mode logic buffer 800. The logic buffer 800 includes a current source 802 with current value Itail, a differential pair of transistors, MP 804 and MN 806, and the active load structure 808, 810, 812, 814 described earlier in connection with FIG. 9. In one embodiment, the tail current source 802 is an NMOS transistor.」
(当審訳:図8は、能動ピーク化カレントモード論理バッファ800のための構造の一実施形態を示す。論理バッファ800は、電流値Itailの電流源802、トランジスタの差動対MP 804及びMN 806、並びに、図9と共に前述した能動負荷構造808、810、812、814を含む。一実施形態では、テール電流源802はNMOSトランジスタである。)

オ 19欄60〜64行
「FIG. 25 illustrates one embodiment of a PMOS active load structure 2500. The PMOS active load structure 2500 uses a PMOS device instead of an NMOS device for the load. Advantageously, the PMOS active load structure can be configured to use relatively simple biasing.」
(当審訳:図25は、PMOS能動負荷構造2500の一実施形態を示す。PMOS能動負荷構造2500は、負荷として、NMOSデバイスに代えてPMOSデバイスを用いる。有利なことに、PMOS能動負荷構造は、比較的単純なバイアスを用いて設定できる。)

カ 19欄65行〜20欄13行
「The illustrated PMOS active load structure 2500 includes similar elements to the NMOS active load structure 900 described earlier in connection with FIG. 9. The illustrated PMOS active load structure 2500 includes a PMOS transistor ML 2502, a peaking resistor RL 2504, a capacitance CGS 2506, and a DC current source IDC 2508. The DC current source IDC 2508 supplies a bias to the gate of the PMOS transistor to reduce the output levels and increase output common mode. In one embodiment, the DC current source IDC 2508 is the only additional biasing used for the PMOS active load structure 2500. In one embodiment, the capacitance CGS 2506 corresponds to the parasitic capacitance of the PMOS transistor ML 2502 from gate to source. In another embodiment, the capacitance CGS 2506 further includes an explicit capacitance.」
(当審訳:図示のPMOS能動負荷構造2500は、図9と共に前述したNMOS能動負荷構造900と似た要素を含む。図示のPMOS能動負荷構造2500は、PMOSトランジスタML 2502、ピーキング抵抗RL 2504、容量CGS 2506、及びDC電流源IDC 2508を含む。DC電流源IDC 2508は、バイアスをPMOSトランジスタのゲートに供給し、出力レベルを減じ、出力コモンモードを増やす。一実施形態では、DC電流源IDC 2508は、PMOS能動負荷構造2500のために用いられる唯一の付加的バイアスである。一実施形態では、容量CGS 2506は、PMOSトランジスタML 2502のゲート・ソース間の寄生容量に相当する。他の実施形態では、容量CGS 2506は、さらに、明示的な容量を含む。)

キ 20欄21〜39行
「FIG. 26 illustrates a small-signal AC model 2600 of the PMOS active load structure 2500. The behavior of the small-signal AC model 2600 can be modeled to represent an approximation of the small signal output impedance. The output impedance Zin 2602 can be represented in the Laplace frequency domain by Equation 8. See Ronald E. Thomas and Albert J. Rosa, The Analysis and Design of Linear Circuits, Chapter 10. Englewood Cliffs, N.J.: Prentice Hall, 1994.

The output impedance Zin 2602 approximately expressed by Equation 8 for the PMOS active load structure 2500 is the same expression as the output impedance that characterizes the NMOS type of load as described earlier in connection with Equation 4. It will be apparent to one of ordinary skill in the art that the PMOS active load structure 2500 represents just one embodiment out of many possible variations. Advantageously, the illustrated PMOS active load structure 2500 does not require any external biasing voltages since it is a self-biased circuit.」
(当審訳:図26は、PMOS能動負荷構造2500の小信号ACモデル2600を示す。小信号ACモデル2600の挙動は、小信号出力インピーダンスの近似を示すことでモデル化できる。出力インピーダンスZin 2602は、ラプラス周波数領域において式8により表され得る。Ronald E. Thomas and Albert J. Rosa, The Analysis and Design of Linear Circuits, 10章. Englewood Cliffs, N.J.: Prentice Hall, 1994を参照。

式8によって近似的に表されるPMOS能動負荷構造2500の出力インピーダンスZin 2602は、式4と共に前述したように、NMOSタイプの負荷を特徴付ける出力インピーダンスと同じ式である。当業者にとって明らかであろうが、PMOS能動負荷構造2500は、多数の可能なバリエーションのうちの1つの実施形態を表すに過ぎない。有利なことに、図示のPMOS能動負荷構造2500は、自己バイアス回路であるから、外部バイアス電位を何ら必要としない。)

ク 20欄40〜46行
「The PMOS active load structure 2500 can replace the NMOS active load structure 900 described earlier in connection with FIG. 9 in the logic cells described earlier in connection with FIGS. 12-15 and the logic buffer described earlier in connection with FIG. 8. For example, FIG. 27 illustrates an embodiment of a logic buffer 2700 using the PMOS active load structure 2500.」
(当審訳:PMOS能動負荷構造2500は、図12〜15と共に前述した論理セル及び図8と共に前述した論理バッファの中の、図9と共に前述したNMOS能動負荷構造900と置き換えられる。例えば、図27は、PMOS能動負荷構造2500を用いた論理バッファ2700の実施形態を示す。)

ケ 22欄2〜15行
「FIG. 29 illustrates one embodiment of a tunable active load 2900. It is also possible to tune the amount of peaking on the loads by varying the peaking resistor value. This method of control is advantageous in designs where specific control over the amount of peaking is desired. This methodology can be applied to either type of load, that is, to either the PMOS active load structure 2500 described earlier in connection with FIG. 25 or to the NMOS active load structure 900 described earlier in connection with FIG. 9. For example, FIG. 29 illustrates an embodiment applying the tunable load concepts to an NMOS active load. The PMOS load embodiment is similar. In the illustrated embodiment, the resistance RL 902 of FIG. 9 is replaced with a variable resistance RLV 2902.」
(当審訳:図29は、調整可能能動負荷2900の一実施形態を示す。ピーキング抵抗値を変えることにより、該負荷のピーキング量を変えることも可能である。この制御方法は、ピーキング量に対する特定の制御が必要な場合の設計において有利である。この方法論は、どちらのタイプの負荷にも、すなわち、図25と共に前述したPMOS能動負荷構造2500にも、図9と共に前述したNMOS能動負荷構造900にも適用可能である。例えば、図29は、NMOSの能動負荷に対して調整可能負荷の概念を適用した実施形態を示す。PMOS負荷の実施形態も同様である。図示の実施形態では、図9の抵抗RL 902が可変抵抗RLV 2902に置き換えられている。)

コ 22欄16〜22行
「In the illustrated tunable active load 2900, the tunable portion of the tunable active load 2900 is implemented with the variable resistance RLV 2902. In one embodiment, the variable resistance RLV 2902 corresponds to an NMOS device, although it will be appreciated by one of ordinary skill in the art that virtually any element that has a controllable resistance can be used.」
(当審訳:図示の調整可能能動負荷2900において、調整可能能動負荷2900の調整可能部位は、可変抵抗RLV 2902により実装されている。一実施形態では、可変抵抗RLV 2902はNMOSデバイスに対応しているが、当業者は、制御可能な抵抗を持つ実質的にどんな要素であっても使用できることを、正しく認識するであろう。)

サ 22欄23〜32行
「The tunable active load 2900 changes the amount of loading through the adjustment in the amount of resistance of the variable resistance RLV 2902. If the amount of resistance is increased, the amount of peaking also increases. If the amount of resistance is decreased, the amount of peaking is reduced. This can be useful in applications where the peaking needs to be compensated by methods other than the bias method described herein. The tuned peaking can also be advantageously used in applications where various speed and drive issues are present.」
(当審訳:調整可能能動負荷2900は、可変抵抗RLV 2902の抵抗量を調整することで負荷量を変える。抵抗量が増えると、ピーキング量も増える。抵抗量が減ると、ピーキング量が減る。これは、ここで述べたバイアス法以外の方法によってピーク化を補正する必要があるアプリケーションにおいて便利であり得る。調整されたピーク化は、また、様々な速度及び駆動問題が存在するアプリケーションにおいて、有利に便利である。)

シ 22欄33〜36行
「Advantageously, the principles of the tunable load can be applied to various types of the CML logic cell described earlier in connection with FIGS. 12-15 and to the buffer described earlier in connection with FIG. 8.」
(当審訳:有利なことに、調整可能負荷の原理は、図12〜15について前述した様々なタイプのCML論理セルと、図8について前述したバッファとに適用可能である。)

ス 図8


セ 図9


ソ 図25


タ 図27


チ 図29


(2)ア 文献1の「図8は、能動ピーク化カレントモード論理バッファ800のための構造の一実施形態を示す。論理バッファ800は、電流値Itailの電流源802、トランジスタの差動対MP 804及びMN 806、並びに、図9と共に前述した能動負荷構造808、810、812、814を含む。」(前記(1)エ)との記載によれば、「能動ピーク化カレントモード論理バッファ800」のトランジスタ808及び810並びに抵抗812及び814は、図9に示される「能動負荷構造」を構成すると理解できる。

イ 文献1の「図9は、NMOS能動負荷構造の一実施形態を示す。」(前記(1)ア)との記載によれば、図8及び図9の「能動負荷構造」は、正確には「NMOS能動負荷構造」である。
そして、前記(1)イの記載並びに図8及び図9を参照すると、図8のトランジスタ808(及び810)は図9のNMOSデバイス904に対応し、図8の抵抗812(及び814)は図9の抵抗RL 902に対応し、図8のLOAD BIASは図9のVBP BIASに対応することが明らかである。
なお、図8において、図9の寄生容量CP 910及び容量CGS 906に対応する回路要素がないのは、両容量が寄生容量として扱われている(容量CGS 906については「一実施形態では、容量CGS 906は、単に、NMOSデバイス904に関連した寄生容量に相当する。」(前記(1)ウ)との記載を参照。)ため、省略されていると理解できる。
よって、図8の「能動ピーク化カレントモード論理バッファ800」は、2組の「NMOS能動負荷構造」、すなわち、トランジスタ808、抵抗812及びLOAD BIASからなるNMOS能動負荷構造と、トランジスタ810、抵抗814及びLOAD BIASからなるNMOS能動負荷構造とを備えると理解できる。

ウ 文献1の「PMOS能動負荷構造2500は、図12〜15と共に前述した論理セル及び図8と共に前述した論理バッファの中の、図9と共に前述したNMOS能動負荷構造900と置き換えられる。」(前記(1)ク)との記載によれば、文献1には、図8の2組の「NMOS能動負荷構造」を、それぞれ「PMOS能動負荷構造2500」に置換した能動ピーク化カレントモード論理バッファが記載されていると認められる。
現に、文献1には「例えば、図27は、PMOS能動負荷構造2500を用いた論理バッファ2700の実施形態を示す。」として、「能動ピーク化カレントモード論理バッファ800」の2組の「NMOS能動負荷構造」を、それぞれ図25の「PMOS能動負荷構造2500」(前記(1)カ)で置換した論理バッファ2700が示されている。

エ 文献1の「図29は、調整可能能動負荷2900の一実施形態を示す。ピーキング抵抗値を変えることにより、該負荷のピーキング量を変えることも可能である。この制御方法は、ピーキング量に対する特定の制御が必要な場合の設計において有利である。この方法論は、どちらのタイプの負荷にも、すなわち、図25と共に前述したPMOS能動負荷構造2500にも、図9と共に前述したNMOS能動負荷構造900にも適用可能である。」(前記(1)ケ)との記載及び「有利なことに、調整可能負荷の原理は、図12〜15について前述した様々なタイプのCML論理セルと、図8について前述したバッファとに適用可能である。」(前記(1)シ)との記載によれば、文献1には、前記ウの論理バッファ2700の2組のPMOS能動負荷構造に、調整可能能動負荷の原理を適用することが記載されているに等しい。
ここで、調整可能能動負荷におけるピーキング抵抗は、図25及び図27における抵抗RLに対応することが明らかである。

オ 前記ア〜エによれば、文献1には、下図の回路(下図は図27から合議体が作成した。)が記載されているに等しい。

すなわち、文献1には、以下の能動ピーク化カレントモード論理バッファが記載されているに等しい。

「能動ピーク化カレントモード論理バッファであって、
入力IN及び入力IPと、
出力OP及び出力ONと、
電流源ITAILと、
電圧VDDと、
差動対(MP及びMN)であって、
前記入力INに接続されたゲートを有し、前記電流源ITAILと前記出力OPとの間に直列に接続されたNMOSトランジスタMPと、
前記入力IPに接続されたゲートを有し、前記電流源ITAILと前記出力ONとの間に直列に接続されたNMOSトランジスタMNと
を含む差動対(MP及びMN)と、
PMOSトランジスタ対(MLP及びMLN)であって、
前記電圧VDDと前記出力OPとの間に直列に接続されたPMOSトランジスタMLPと、
前記電圧VDDと前記出力ONとの間に直列に接続されたPMOSトランジスタMLNと
を含むPMOSトランジスタ対(MLP及びMLN)とを備え、
前記出力OPと前記PMOSトランジスタMLPのゲートとの間に可変抵抗RLPを含み、
前記電圧VDDと前記PMOSトランジスタMLPのゲートとの間に容量CGSPを含み、
前記出力ONと前記PMOSトランジスタMLNのゲートとの間に可変抵抗RLNを含み、
前記電圧VDDと前記PMOSトランジスタMLNのゲートとの間に容量CGSNを含み、
前記PMOSトランジスタMLP、可変抵抗RLP及び容量CGSPは第1のPMOS能動負荷構造を構成し、
前記PMOSトランジスタMLN、可変抵抗RLN及び容量CGSNは第2のPMOS能動負荷構造を構成する、
能動ピーク化カレントモード論理バッファ。」

(3)前記(1)及び(2)によれば、文献1には、以下の発明(以下、「引用発明」という。)が記載されている。

「能動ピーク化カレントモード論理バッファであって、
入力IN及び入力IPと、
出力OP及び出力ONと、
電流源ITAILと、
電圧VDDと、
差動対(MP及びMN)であって、
前記入力INに接続されたゲートを有し、前記電流源ITAILと前記出力OPとの間に直列に接続されたNMOSトランジスタMPと、
前記入力IPに接続されたゲートを有し、前記電流源ITAILと前記出力ONとの間に直列に接続されたNMOSトランジスタMNと
を含む差動対(MP及びMN)と、
PMOSトランジスタ対(MLP及びMLN)であって、
前記電圧VDDと前記出力OPとの間に直列に接続されたPMOSトランジスタMLPと、
前記電圧VDDと前記出力ONとの間に直列に接続されたPMOSトランジスタMLNと
を含むPMOSトランジスタ対(MLP及びMLN)とを備え、
前記出力OPと前記PMOSトランジスタMLPのゲートとの間に可変抵抗RLPを含み、
前記電圧VDDと前記PMOSトランジスタMLPのゲートとの間に容量CGSPを含み、
前記出力ONと前記PMOSトランジスタMLNのゲートとの間に可変抵抗RLNを含み、
前記電圧VDDと前記PMOSトランジスタMLNのゲートとの間に容量CGSNを含み、
前記PMOSトランジスタMLP、可変抵抗RLP及び容量CGSPは第1のPMOS能動負荷構造を構成し、
前記PMOSトランジスタMLN、可変抵抗RLN及び容量CGSNは第2のPMOS能動負荷構造を構成し(以上、前記(2)オ)、
前記PMOS能動負荷構造の出力インピーダンスZinは、式8によって近似的に表される(前記(1)キ)、

能動ピーク化カレントモード論理バッファ。」

2 文献2の記載事項
(1)原査定で周知技術を示すために引用された米国特許出願公開第2005/0057315号明細書(以下、「文献2」という。)には、以下の事項が記載されている。

ア 「[0039] FIG. 3 illustrates an alternate schematic block diagram of a representative one of the PMGTs 14-28. In this embodiment, the PMGTs 14-28 include a transmit section 70, a receive section 72, the control module 35 and the programmable interface 36. The transmit section 70 includes the programmable transmit PMA module 38 and the programmable transmit PCS module 42. The receive section 72 includes the programmable receive PMA module 40 and the programmable receive PCS module 44.」
(当審訳:[0039] 図3は、代替の略ブロック図を示し、PMGT 14〜28の代表的な1つを示す。この実施形態において、PMGT 14〜28は、送信セクション70、受信セクション72、制御モジュール35及びプログラマブルインターフェース36を包含する。送信セクション70は、プログラマブル送信PMAモジュール38及びプログラマブル送信PCSモジュール42を包含する。受信セクション72は、プログラマブル受信PMAモジュール40及びプログラマブル受信PCSモジュール44を包含する。)

イ 「[0040] In this embodiment, the control module 35 separately programs the transmit section and the receive section via transmit setting 74 and receive setting 76, respectively. The control module 35 also programs the programmable interface 36 via the logic interface setting 58. Accordingly, the control module 35 may program the receive section 72 to function in accordance with one standard while programming the transmit section 70 in accordance with the same or another standard. Further, the logic interface setting 58 may indicate that the transmit data words 46 are received from the programmable logic fabric 12 at a different rate than the receive data words 56 are provided to the programmable logic fabric 12. As one of average skill in the art will appreciate, the programmable interface 36 may include a transmit buffer and a receive buffer, and/or an elastic store buffer to facilitate the providing and receiving of transmit data words 46 and receive data words 56 to and from the programmable logic fabric 12.」
(当審訳:[0040] この実施形態では、制御モジュール35は、送信設定74及び受信設定76で送信セクション及び受信セクションを個別にプログラムする。制御モジュール35は、論理インターフェース設定58でプログラマブルインターフェース36もプログラムする。よって、制御モジュール35は、受信セクション72をある規格に従って機能するようにプログラムすると同時に、送信セクション70を同一の又は他の規格に従ってプログラムしてもよい。さらに、論理インターフェース設定58は、受信データワード56がプログラマブル論理構造12へ提供されるのとは異なるレートでプログラマブル論理構造12から送信データワード46が受信されることを示してもよい。平均的な当業者は理解するだろうが、プログラマブルインターフェース36は、プログラマブル論理構造12との送信データワード46及び受信データワード56の提供及び受信を円滑にするために、送信バッファ及び受信バッファ、又はエラスティックストアバッファを包含してもよい。)

ウ 「[0046] The serial-to-parallel module 104, which may include an elastic store buffer, receives the recovered data 136 at a serial rate in accordance with the recovered clock 138. Based on a serial-to-parallel setting 135 and the parallel receive clock 94, the serial-to-parallel module 104 outputs the receive parallel data 54. The serial-to-parallel setting 135, which may be part of the programmed deserialization setting 66, indicates the data rate and data width of the receive parallel data 54.」
(当審訳:[0046] シリアル−パラレルモジュール104は、エラスティックストアバッファを包含してもよいが、回復クロック138に従ってシリアルレートで回復データ136を受信する。シリアル−パラレル設定135及びパラレル受信クロック94に基づいて、シリアル−パラレルモジュール104は、受信パラレルデータ54を出力する。シリアル−パラレル設定135は、プログラムデシリアライゼーション設定66の一部であってもよいが、受信パラレルデータ54のデータレート及びデータ幅を示す。)

エ 「[0050] The parallel-to-serial module 140 receives the transmit parallel data 48 and produces therefrom a serial data stream 156. To facilitate the parallel-to-serial conversion, the parallel-to-serial module 140, which may include an elastic store buffer, receives a parallel-to-serial setting to indicate the width of the transmit parallel data 48 and the rate of the transmit parallel data, which corresponds to the parallel transmit clock 88. Based on the parallel-to-serial setting, the serial transmit clock 92 and the parallel transmit clock 88, the parallel-to-serial module 140 produces the serial data stream 156 from the transmit parallel data 48.」
(当審訳:[0050] パラレル−シリアルモジュール140は、送信パラレルデータ48を受信し、それからシリアルデータストリーム156を生成する。パラレル−シリアル変換を円滑にするために、パラレル−シリアルモジュール140は、エラスティックストアバッファを包含してもよいが、送信パラレルデータ48の幅及び送信パラレルデータのレートを示すパラレル−シリアル設定を受信し、それはパラレル送信クロック88に関連する。パラレル−シリアル設定、シリアル伝送クロック92及びパラレル伝送クロック88に基づいて、パラレル−シリアルモジュール140は、送信パラレルデータ48からシリアルデータストリーム156を生成する。)

オ 「[0052] FIG. 5 is a schematic block diagram of a ring oscillator according to an embodiment of the present invention. A ring oscillator, as is known to one of average skill in the art, utilizes a plurality of delay stages to provide a loop gain equal to or greater than one and a 180 degree phase shift between an input and an output, thereby sustaining oscillation. As can be seen in FIG. 5, a ring oscillator 170 includes a plurality of delay stage circuits, namely, delay stage circuits 174, 178 and 182, to provide the necessary phase shift and delay to sustain oscillation. Frequency control logic 192 operably couples a frequency control signal to each delay stage circuit. As will be described in the following figures, frequency control logic 192 selectively adjusts a resistive load in each delay stage circuit to set a ring oscillator delay value and, therefore, a selected oscillation frequency. Each delay stage circuit also produces a peak amplitude at the selected oscillation frequency thereby providing the gain necessary to sustain oscillation. As can also be seen in FIG. 5, a feedback loop is created by coupling an output oscillation signal from delay stage circuit 182 to an input of delay stage circuit 174. The output of delay stage circuit 174 is coupled, in turn, to an input of delay stage circuit 178. An output of delay stage circuit 178 is coupled to an input of delay stage circuit 182 to complete the feedback loop. The output oscillation signal is further coupled to a buffer 190, which presents a high impedance to the ring oscillator and also amplifies the output oscillation signal. An external bias circuit 186 produces bias signals to the delay stage circuits to bias them in an active operating region and to provide a fine control on the delay of each delay stage circuit.」
(当審訳:[0052] 図5は、本発明の実施形態によるリング発振器の略ブロック図である。リング発振器は、平均的な当業者に知られているように、複数の遅延ステージを用いて、1以上のループ利得及び入出力間での180度の位相シフトを提供し、それによって発振を持続する。図5に見られるように、リング発振器170は、複数の遅延ステージ回路、すなわち、遅延ステージ回路174、178及び182を包含し、発振の持続に必要な位相シフト及び遅延を提供する。周波数制御論理192は、周波数制御信号を各遅延ステージ回路に動作可能に接続する。以下の図面で説明されるように、周波数制御論理192は、各遅延ステージ回路の抵抗負荷を選択的に調整し、リング発振器の遅延値と、その結果として、選択された発振周波数とを設定する。各遅延ステージ回路は、選択された発振周波数でピーク振幅をも生成し、それによって発振維持に必要な利得を提供する。また、図5に見られるように、フィードバックループは、遅延ステージ回路182から遅延ステージ回路174の入力へ連結される出力発振信号によって、生成される。遅延ステージ回路174の出力は、次に、遅延ステージ回路178の入力へ接続される。遅延ステージ回路178の出力は、遅延ステージ回路182の入力へ接続され、フィードバックループが完成する。発振信号の出力は、さらに、バッファ190に接続され、バッファ190はリング発振器に対して高インピーダンスを示し、また、出力発振信号を増幅する。外部バイアス回路186は、複数の遅延ステージ回路にバイアス信号を生成し、能動動作領域でそれらをバイアスし、各遅延ステージ回路の遅延の精密制御を提供する。)

カ 「[0053] Ring oscillators can be used as a voltage controlled oscillator (VCO) in a phase-locked loop (PLL), such as PLL 112 of FIG. 4A (OR PLL 144 OF FIG. 4B). When used in a PLL, external bias circuit 186 receives a control voltage from a loop filter of the PLL. The control voltage is proportional to the phase difference between a reference clock and the output of the ring oscillator to the control voltage in one embodiment of the invention. Generally, the control voltage magnitude corresponds to a specified frequency of oscillation. Accordingly, changes in the control voltage result in corresponding changes in the bias signals produced to the delay stage circuits therefore resulting in a corresponding change in the delay provided by the delay stage circuits. The change in delay time results in a change of oscillation frequency of the ring oscillator. The control voltage coupled to external bias circuit 186, therefore, adjusts the delay of the delay stage circuits to phase lock the output oscillation signal to the reference signal.」
(当審訳:[0053] リング発振器は、図4AのPLL 112(図4BのPLL 144)のような位相ロックループ(PLL)内の電圧制御発振器(VCO)として用いることができる。本発明の一実施形態における制御電圧によれば、PLL内で用いられたとき、外部バイアス回路186、は該PLLのループフィルタから制御電圧を受け取る。該制御電圧は、参照クロックと該リング発振器の出力との位相差に比例する。一般に、制御電圧の大きさは、発振の規定周波数に対応する。その結果、制御信号の変化は、遅延ステージ回路へ供給されるバイアス信号の変化をもたらし、それゆえ、遅延ステージ回路によって提供される遅延の同様の変化をもたらす。遅延時間の変化は、リング発振器の発振周波数の変化をもたらす。外部バイアス回路186に接続される制御信号は、それゆえ、遅延ステージ回路の遅延を調整し、出力発振信号は参照信号に位相ロックする。)

キ 「[0068] FIG. 11 is a schematic block diagram of a PMOS delay stage circuit according an alternate embodiment of the present invention. FIG. 11 illustrates the adjustable resistive device and adjustable capacitive device of FIG. 10 as comprising capacitive devices C1 through C4 (and C1' through C4') and resistive devices R5 through R8 (and R5' through R8'). As can be seen in FIG. 11, resistive devices R5 and R5' and capacitive devices C' and C1' are permanently coupled across each of the pair of MOSFET devices M7 and M8, respectively. Additional, the source-to-gate capacitance (not shown) of MOSFETs M7 and M8 is coupled in parallel with capacitive devices C1 through C4 and C1' through C4', respectively.」
(当審注:「capacitive devices C' and C1'」は「capacitive devices C1 and C1'」の誤記と認める。)
(当審訳:[0068] 図11は、本発明の代替の実施形態によるPMOS遅延ステージ回路の略ブロック図である。図11は、図10の調整可能抵抗性デバイス及び調整可能容量性デバイスを、容量性デバイスC1からC4(及びC1'からC4')及び抵抗性デバイスR5からR8(及びR5'からR8')を包含するものとして示す。図11に見られるように、抵抗性デバイスR5及びR5'並びに容量性デバイスC1及びC1'はそれぞれ、MOSFETデバイス対M7及びM8の各々に永久的に接続する。加えて、MOSFET M7及びM8のソース−ゲート間容量(図示せず)はそれぞれ、容量性デバイスC1からC4及びC1'からC4'と並列に接続される。)

ク 「[0069] The scaled parallel coupled resistive devices R5 through R8 and R5' through R8', and scaled parallel coupled capacitive devices C1 through C4 and C1' through C4' are selectively coupled into the PMOS delay stage by switch logic 220. In operation, switch logic 220 selects one or more resistive and capacitive devices to select a delay of the delay stage and consequently the operating frequency of the ring oscillator. Switch logic 220 selects a capacitive device each time it selects a resistive device for each of the pair of MOSFET devices M7 and M8 and vice-versa. For example, when switch logic 220 closes, switches S4/S4', capacitive elements C4/C4' and resistive elements R8/R8' are selectively coupled to the gate terminals of MOSFET devices M7 and M8. Similarly, switch logic 220 can selectively close switches S5/S5' and S6/S6' as necessary to produce a desired delay which further characterizes the oscillation frequency of the ring oscillator. In an alternate embodiment, the capacitors may be selected independently from the resistors and vice-versa. As is known to one of average skill in the art, switches S4 through S6 (and S4' through S6') are typically formed as MOSFET switches characterized by a very low on resistance and a very high off resistance. At least one resistive device may be formed as a resistor configured MOSFET or a traditional resistive device. Similarly, at least one capacitive device may be formed as a capacitor configured MOSFET or a traditional capacitive device.」
(当審注:「when switch logic 220 closes, switches S4/S4'」は「when switch logic 220 closes switches S4/S4'」の誤記と認める。)
(当審訳:[0069] 一定割合に調整された並列接続抵抗性デバイスR5からR8及びR5'からR8'と、一定割合に調整された並列接続容量性デバイスC1からC4及びC1'からC4'とは、スイッチ論理220によってPMOS遅延ステージに選択的に接続される。動作中、スイッチ論理220は、1以上の抵抗性及び容量性デバイスを選択することで該遅延ステージの遅延、及び、結果的にリング発振器の動作周波数を選択する。スイッチ論理220は、MOSFETデバイス対M7及びM8の各々に対する抵抗性デバイスを選択する度に、容量性デバイスを選択し、逆もまた同様である。例えば、スイッチ論理220がスイッチS4/S4'を閉じたとき、容量性要素C4/C4'及び抵抗性要素R8/R8'は、MOSFFETデバイスM7及びM8のゲート端子に選択的に接続される。同様に、スイッチ論理220は、該リング発振器の発振周波数をさらに特徴付ける望ましい遅延を生成するために必要なスイッチS5/S5'及びS6/S6'を選択的に閉じ得る。代替の実施形態では、容量は抵抗とは独立して選択されてもよく、逆もまた同様である。平均的な当業者に知られるように、スイッチS4からS6(及びS4'からS6')は、典型的にはMOSFETスイッチとして形成され、MOSFETスイッチは非常に低いオン抵抗及び非常に高いオフ抵抗で特徴付けられる。少なくとも1つの抵抗性デバイスは、MOSFET又は伝統的な抵抗性デバイスによって構成された抵抗器として形成されてもよい。同様に、少なくとも1つの容量性デバイスは、MOSFET又は伝統的な容量性デバイスによって容量として形成されてもよい。)

ケ 図5

(当審訳:



コ 図11

(当審訳:


図11並びに[0068]及び[0069]の記載によれば、PMOS遅延ステージ回路は、NMOSトランジスタM5及びM6からなる差動トランジスタ対208と、PMOSトランジスタM7と、PMOSトランジスタM8と、外部バイアス回路214と、容量性デバイスC1〜C4、抵抗性デバイスR5〜R8及びスイッチS4〜S6からなる選択可能負荷212と、容量性デバイスC1'〜C4'、抵抗性デバイスR5'〜R8'及びスイッチS4'〜S6'からなる選択可能負荷212'と、スイッチ論理220とを備えることが理解できる。

(2)前記(1)によれば、文献2には、以下の技術(以下、「文献2技術」という。)が記載されている。

「位相ロックループ(PLL)内の電圧制御発振器(VCO)として用いられるリング発振器([0053])が包含するPMOS遅延ステージ回路([0052]、[0068])であって、
NMOSトランジスタM5及びM6からなる差動トランジスタ対208と、PMOSトランジスタM7と、PMOSトランジスタM8と、外部バイアス回路214と、容量性デバイスC1〜C4、抵抗性デバイスR5〜R8及びスイッチS4〜S6からなる選択可能負荷212と、容量性デバイスC1'〜C4'、抵抗性デバイスR5'〜R8'及びスイッチS4'〜S6'からなる選択可能負荷212'と、スイッチ論理220とを備え(図11)、
スイッチ論理220は、1以上の抵抗性及び容量性デバイスを選択することで該遅延ステージの遅延、及び、結果的にリング発振器の動作周波数を選択する([0069])、
PMOS遅延ステージ回路。」

3 文献3の記載事項
(1)原査定で周知技術を示すために引用された米国特許出願公開第2008/0204171号明細書(以下、「文献3」という。)には、以下の事項が記載されている。

ア 「[0035] FIG. 3 illustrates an amplifier (i.e., a differential gain circuit) 300 incorporating an active inductor 320 in accordance with the present invention. As shown in FIG. 3, the amplifier 300 includes a differential pair 310, in a similar manner to the conventional implementation shown in FIG. 2, and the active inductor 320. The differential pair includes transistors M5 and M6, in a well known manner.」
(当審訳:[0035] 図3は、増幅器(すなわち、差動利得回路)300を示し、該増幅器300は、本発明に従う能動インダクタ320を包含する。図3に示されるように、増幅器300は、図2に示される従来の実装と同様の差動対310と、能動インダクタ320とを包含する。差動対は、よく知られたように、トランジスタM5及びM6を包含する。)

イ 「[0036] The exemplary active inductor 320 includes NMOS transistors M31 and M32, as well as variable resistors RG1 and RG2. According to one aspect of the present invention, the resistance of the variable resistors RG1 and RG2 is programmable, under digital control. Exemplary embodiments of the tunable resistors RG1 and RG2 are discussed further below in conjunction with FIGS. 6 and 7. Generally, as the resistance values of RG1 and RG2 are increased, the equivalent inductance of the active inductor 320 is also increased to thereby increase the gain/peaking of the amplifier 300 at higher frequencies.」
(当審訳:[0036] 典型的な能動インダクタ320は、NMOSトランジスタM31及びM32、並びに、可変抵抗RG1及びRG2を包含する。本発明の一側面によれば、可変抵抗RG1及びRG2の抵抗は、デジタル制御の下でプログラマブルである。調整可能抵抗RG1及びRG2の典型的な実施形態は、図6及び7と共に以下でより詳細に議論される。一般的に、RG1及びRG2の抵抗値が増加すると、能動インダクタ320の等価インダクタンスも増加し、これによって増幅器300の利得/ピーキングがより高周波へと増加する。)

ウ 「[0043] FIG. 6 illustrates an exemplary implementation of a tunable resistance, RG, 600 of FIG. 3 As shown in FIG. 6, the tunable resistance, RG, 600 is comprised of a number of resistors, such as R1 through R4 in the exemplary embodiment. Each resistor R1 through R4 is connected in parallel with a corresponding PMOS transistor 610-1 through 610-4. It is noted that other well-known forms of switches may be used as an alternative to the PMOS transistors 610.」
(当審訳:[0043] 図6は、図3の調整可能抵抗RG 600の典型的な実装を示す。図6に示されるように、調整可能抵抗RG 600は、典型的な実施形態において、R1からR4のようないくつかの抵抗から成っている。各抵抗R1からR4は、対応するPMOSトランジスタ610-1から610-4と並列に接続される。他のよく知られたスイッチの形態がPMOSトランジスタ610の代替として使用されてもよいことは、知られている。)

エ 「[0044] Each transistor 610 is under control of a corresponding control word B0 through B3 that selectively enables the corresponding transistor. When the control voltage is applied to the gate of the transistor (transistor enabled), the transistor operates as a short circuit to bypass the corresponding resistor so the resistor does not contribute to the overall resistance of the tunable resistance, RG, 600. When the control voltage is not applied to the gate of the transistor (transistor disabled), the transistor operates as an open circuit to include the corresponding resistor in the path. Thus, generally, if all transistors are operating as an open circuit, the total resistance is the sum of R1 through R4. In addition, as each transistor is shorted, the total resistance value is reduced.」
(当審訳:[0044] 各トランジスタ610は、対応する制御ワードB0からB3により制御されており、制御ワードは対応するトランジスタを選択的に有効化する。制御電圧がトランジスタのゲートに適用された(トランジスタが有効化された)とき、該トランジスタは対応する抵抗をバイパスする短絡回路として動作し、該抵抗は、調整可能抵抗RG 600の前抵抗に寄与しなくなる。制御電圧がトランジスタのゲートに適用されない(トランジスタが無効化された)とき、該トランジスタは開回路として動作し、対応する抵抗はパスに含まれる。ゆえに、一般的には、全てのトランジスタが開回路として動作したならば、全抵抗はR1からR4の和となる。加えて、各トランジスタが短絡するにつれ、全抵抗値は減少する。)

オ 図3


カ 図4


(2)前記(1)の記載によれば、文献3には、以下の技術(以下、「文献3技術」という。)が記載されている。

「差動利得回路である増幅器300であって([0035])、
差動対310と、能動インダクタ320とを包含し([0035])、
差動対はトランジスタM5及びM6を包含し([0035])、
能動インダクタ320は、NMOSトランジスタM31及びM32、並びに、可変抵抗RG1及びRG2を包含し([0036])、
調整可能抵抗RG 600は、抵抗R1からR4から成り、各抵抗R1からR4は、対応するPMOSトランジスタ610-1から610-4と並列に接続され([0043])、
各トランジスタ610は、対応する制御ワードB0からB3により制御されており、制御ワードは対応するトランジスタを選択的に有効化し([0044])、
RG1及びRG2の抵抗値が増加すると、能動インダクタ320の等価インダクタンスも増加し、これによって増幅器300の利得/ピーキングがより高周波へと増加する([0036])、
増幅器300。」

4 文献4の記載事項
(1)原査定で周知技術を示すために引用された特開平1−259623号公報(以下、「文献4」という。)には、以下の事項が記載されている。

「ECL(エミッタ結合論理)やCML(カレントモード論理もしくはコモンモード論理)等の非飽和型論理回路は、TTL(トランジスタ−トランジスタ論理)等の飽和型論理回路に比べて高速動作が実現できるという利点を持っている。」(1頁右下欄4〜8行)

(2)前記(1)の記載によれば、「CML」、「カレントモード論理」及び「コモンモード論理」という用語は、いずれも同じ意味として周知であると認められる。

第5 対比・判断
1 本願発明1について
(1)対比
ア 引用発明の「能動ピーク化カレントモード論理バッファ」の「論理」は、英語のlogicの訳語であって「ロジック」と表記できることに加え、前記第4、4(2)によれば、「CML」、「カレントモード論理」及び「コモンモード論理」の語義は同じであるから、引用発明の「能動ピーク化カレントモード論理バッファ」は、「能動ピーク化コモンモードロジック(CML)バッファ」と同義である。
そして、論理バッファが装置であることは明らかである。
そうすると、本願発明1と引用発明とは、「コモンモードロジック(CML)バッファ装置」である点で一致する。

イ 引用発明の「入力IN」及び「入力IP」を、それぞれ「第1の入力」及び「第2の入力」と称することは任意である。
また、引用発明の「入力IN」及び「入力IP」が差動入力信号対をなしていることは明らかであり、これを「差動入力信号対(116,118)」と称することは任意である。
よって、本願発明1と引用発明とは、「第1の入力および第2の入力を含む差動入力信号対(116,118)」を備える点で一致する。

ウ 引用発明の「出力OP」及び「出力ON」を、それぞれ「第1の出力(122)」及び「第2の出力(120)」と称することは任意である。
また、引用発明の「出力OP」及び「出力ON」差動出力信号対をなしていることは明らかであり、これを「差動出力信号対(120,122)」と称することは任意である。
よって、本願発明1と引用発明とは、「第1の出力(122)および第2の出力(120)を含む差動出力信号対(120,122)」を備える点で一致する。

エ 引用発明の「電流源ITAIL」は、本願発明1の「電流源(112)」に相当する。

オ 引用発明の「電圧VDD」が電源電圧であることは明らかであり、これを「基準電圧(120)」と称することは任意である。

カ 引用発明の「NMOSトランジスタMP」及び「NMOSトランジスタMN」は、いずれもMOSトランジスタであるから、それぞれを「第1のMOSトランジスタ(222)」及び「第2のMOSトランジスタ(224)」と称するのは任意である。
引用発明の「NMOSトランジスタMP」及び「NMOSトランジスタMN」は、「差動対(MP及びMN)」であるから、これらをまとめて「第1の金属酸化物半導体(MOS)トランジスタ対(110)」と称することは任意である。
引用発明の「NMOSトランジスタMP」のゲートは「入力IN」に接続されており、「NMOSトランジスタMP」は「電流源ITAIL」と「出力OP」との間に直列に接続されているから、本願発明1の「第1の金属酸化物半導体(MOS)トランジスタ対(110)」と引用発明の「差動対(MP及びMN)」とは「前記第1の入力に接続されたゲートを有し、前記電流源と前記第1の出力との間に直列に接続された第1のMOSトランジスタ(222)」を含む点で一致する。
引用発明の「NMOSトランジスタMN」のゲートは「入力IP」に接続されており、「NMOSトランジスタMN」は「電流源ITAIL」と「出力ON」との間に直列に接続されているから、本願発明1の「第1の金属酸化物半導体(MOS)トランジスタ対(110)」と引用発明の「差動対(MP及びMN)」とは「前記第2の入力に接続されたゲートを有し、前記電流源と前記第2の出力との間に直列に接続された第2のMOSトランジスタ(224)」を含む点で一致する。
以上によれば、本願発明1と引用発明とは、
「第1の金属酸化物半導体(MOS)トランジスタ対(110)であって、
前記第1の入力に接続されたゲートを有し、前記電流源と前記第1の出力との間に直列に接続された第1のMOSトランジスタ(222)と、
前記第2の入力に接続されたゲートを有し、前記電流源と前記第2の出力との間に直列に接続された第2のMOSトランジスタ(224)と
を含む第1のMOSトランジスタ対(110)」
を備える点で一致する。

キ 引用発明の「PMOSトランジスタMLP」及び「PMOSトランジスタMLN」は、いずれもMOSトランジスタであるから、それぞれを「第3のMOSトランジスタ(206)」及び「第4のMOSトランジスタ(208)」と称するのは任意である。
引用発明の「PMOSトランジスタMLP」及び「PMOSトランジスタMLN」は、「PMOSトランジスタ対(MLP及びMLN)」であるから、これらをまとめて「第2のMOSトランジスタ対(106)」と称することは任意である。
引用発明の「PMOSトランジスタMLP」は「電圧VDD」と「出力OP」との間に直列に接続されているから、本願発明1の「第2のMOSトランジスタ対(106)」と引用発明の「PMOSトランジスタ対(MLP及びMLN)」とは「前記基準電圧と前記第1の出力との間に直列に接続された第3のMOSトランジスタ(206)」を含む点で一致する。
引用発明の「PMOSトランジスタMLN」は「電圧VDD」と「出力OP」との間に直列に接続されているから、本願発明1の「第2のMOSトランジスタ対(106)」と引用発明の「PMOSトランジスタ対(MLP及びMLN)」とは「前記基準電圧と前記第2の出力との間に直列に接続された第4のMOSトランジスタ(208)」を含む点で一致する。
以上によれば、本願発明1と引用発明とは、
「第2のMOSトランジスタ対(106)であって、
前記基準電圧と前記第1の出力との間に直列に接続された第3のMOSトランジスタ(206)と、
前記基準電圧と前記第2の出力との間に直列に接続された第4のMOSトランジスタ(208)と
を含む第2のMOSトランジスタ対(106)」
を備える点で一致する。

ク(ア)本願明細書【0044】の記載によれば、本願発明1の「第1の抵抗(212)」、「第2の抵抗(210)」及び「第1のバイパススイッチ(218)」は、「第1のバイパススイッチ(218)」をイネーブル又はディスエーブルすることにより、「第1の出力」と「第3のMOSトランジスタのゲート」との間の抵抗値を変化させるものである。
よって、本願発明1の「第1の抵抗(212)」、「第2の抵抗(210)」及び「第1のバイパススイッチ(218)」は、可変抵抗(以下、「第1の可変抵抗」という。)を構成している。

(イ)本願明細書【0044】の記載によれば、本願発明1の「第1のコンデンサ(228)」及び「第3のスイッチ」は、「基準電圧」と「第3のMOSトランジスタのゲート」との間の容量値を変化させるものである。
よって、本願発明1の「前記基準電圧と第3のスイッチ(232)との間に直列に接続された第1のコンデンサ(228)と、前記第3のMOSトランジスタのゲートに接続された第3のスイッチと」は、「基準電圧」と「第3のMOSトランジスタのゲート」との間に接続された可変容量(以下、「第1の可変容量」という。)を構成している。

(ウ)引用発明の「可変抵抗RLP」は、「出力OP」と「PMOSトランジスタMLPのゲート」との間に接続されているから、前記(ア)によれば、本願発明1の「第1の可変抵抗」に対応する。

(エ)引用発明の「容量CGSP」は、「電圧VDD」と「PMOSトランジスタMLPのゲート」との間に接続されているから、前記(イ)によれば、容量が可変であることを除き、本願発明1の「第1の可変容量」に対応する。

(オ)引用発明の式8によれば、「可変抵抗RLP」と「容量CGSP」とによって「PMOS能動負荷構造の出力インピーダンスZin」が決定するものであるから、これらは出力インピーダンスZinを調整する調整回路であるといえ、これらを「第1の調整回路(104)」と称することは任意である。

(カ)前記(ア)〜(オ)によれば、本願発明1と引用発明とは、
「第1の調整回路(104)であって、
前記第1の出力と前記第3のMOSトランジスタのゲートとの間に、第1の可変抵抗を、少なくとも含み、
前記基準電圧と前記第3のMOSトランジスタのゲートとの間に、第1の容量を含む、第1の調整回路(104)」
を備える点で共通する。

ケ 前記クと同様に、本願発明1の「第3の抵抗(214)」、「第4の抵抗(216)」及び「第2のバイパススイッチ(220)」は「第2の可変抵抗」であり、「第2のコンデンサ(230)」及び「第4のスイッチ(234)」は「第2の可変容量」である。
そして、本願発明1と引用発明とは、
「第2の調整回路(108)であって、
前記第2の出力と前記第4のMOSトランジスタのゲートとの間に、第2の可変抵抗を、少なくとも含み、
前記基準電圧と前記第4のMOSトランジスタのゲートとの間に、第2の容量を含む、第2の調整回路(108)」
を備える点で共通する。

コ 前記ア〜ケによれば、本願発明1と引用発明との一致点及び相違点は、以下のとおりである。

〈一致点〉
「コモンモードロジック(CML)バッファ装置であって、
第1の入力および第2の入力を含む差動入力信号対(116,118)と、
第1の出力(122)および第2の出力(120)を含む差動出力信号対(120,122)と、
電流源(112)と、
基準電圧(120)と、
第1の金属酸化物半導体(MOS)トランジスタ対(110)であって、
前記第1の入力に接続されたゲートを有し、前記電流源と前記第1の出力との間に直列に接続された第1のMOSトランジスタ(222)と、
前記第2の入力に接続されたゲートを有し、前記電流源と前記第2の出力との間に直列に接続された第2のMOSトランジスタ(224)と
を含む第1のMOSトランジスタ対(110)と、
第2のMOSトランジスタ対(106)であって、
前記基準電圧と前記第1の出力との間に直列に接続された第3のMOSトランジスタ(206)と、
前記基準電圧と前記第2の出力との間に直列に接続された第4のMOSトランジスタ(208)と
を含む第2のMOSトランジスタ対(106)と、
第1の調整回路(104)であって、
前記第1の出力と前記第3のMOSトランジスタのゲートとの間に、第1の可変抵抗を、少なくとも含み、
前記基準電圧と前記第3のMOSトランジスタのゲートとの間に、第1の容量を含む、第1の調整回路(104)と、
第2の調整回路(108)であって、
前記第2の出力と前記第4のMOSトランジスタのゲートとの間に、第2の可変抵抗を、少なくとも含み、
前記基準電圧と前記第4のMOSトランジスタのゲートとの間に、第2の容量を含む、第2の調整回路(108)と、
を備える、
装置。」である点。

〈相違点1〉
「第1の可変抵抗」の構成が、
本願発明1では、「第2の抵抗(210)に直列に接続された第1の抵抗(212)と、前記第2の抵抗に並列に接続された第1のバイパススイッチ(218)とを、少なくとも含」むものであるのに対し、
引用発明では、その構成が明らかではない点。

〈相違点2〉
本願発明1は「制御信号」を有し、「前記第1の出力と前記第3のMOSトランジスタのゲートとの間の第1の抵抗値を調整するために、制御信号に応答して、前記第1のバイパススイッチをイネーブルまたはディスエーブルするように構成されて」いると共に、「前記第2の出力と前記第4のMOSトランジスタのゲートとの間の第2の抵抗値を調整するために、前記制御信号に応答して、前記第2のバイパススイッチをイネーブルまたはディスエーブルするように構成されて」おり、「前記制御信号が異なる動作周波数に対して異なる伝達関数を提供する」のに対し、
引用発明は制御信号を有さない点。

〈相違点3〉
「第1の容量」の構成が、
本願発明1では、「前記基準電圧と第3のスイッチ(232)との間に直列に接続された第1のコンデンサ(228)と、前記第3のMOSトランジスタのゲートに接続された第3のスイッチとを含む」ものであるのに対し、
引用発明では、固定の容量「容量CGSP」である点。
これに付随して、本願発明1の「第1の調整回路」は、「前記第3のMOSトランジスタの前記ゲートと前記基準電圧との間の第1の容量値を調整するように更に構成されて」いるのに対し、引用発明では「容量CGSP」が調整できるものではない点。

〈相違点4〉
「第2の可変抵抗」の構成が、
本願発明1では、「第4の抵抗(216)に直列に接続された第3の抵抗(214)と、前記第4の抵抗に並列に接続された第2のバイパススイッチ(220)とを、少なくとも含」むものであるのに対し、
引用発明では、その構成が明らかではない点。

〈相違点5〉
「第2の容量」の構成が、
本願発明1では、「前記基準電圧と第4のスイッチ(234)との間に直列に接続された第2のコンデンサ(230)と、前記第4のMOSトランジスタのゲートに接続された第4のスイッチとを含む」ものであるのに対し、
引用発明では、固定の容量「容量CGSN」である点。
これに付随して、本願発明1の「第2の調整回路」は、「前記第4のMOSトランジスタの前記ゲートと前記基準電圧との間の第2の容量値を調整するように更に構成されて」いるのに対し、引用発明では「容量CGSN」が調整できるものではない点。

(2)相違点についての判断
事案に鑑み、前記相違点3及び5について検討する。

ア 文献2技術は、「リング発振器」を構成する「PMOS遅延ステージ回路」に関するものであり、その回路構成は引用発明のものと多くが共通する。(文献2技術の「差動トランジスタ対208」、「PMOSトランジスタM7」及び「PMOSトランジスタM8」は、それぞれ、引用発明の「差動対(MP及びMN)」、「PMOSトランジスタMLP」及び「PMOSトランジスタMLN」に対応する。文献2技術の「抵抗性デバイスR5〜R8」及び「スイッチS4〜S6」は、引用発明の「可変抵抗RLP」に対応し、文献2技術の「抵抗性デバイスR5'〜R8'」及び「スイッチS4'〜S6'」は、引用発明の「可変抵抗RLN」に対応する。文献2技術の「容量性デバイスC1〜C4」及び「スイッチS4〜S6」は、引用発明の「容量CGSP」に対応し、文献2技術の「容量性デバイスC1'〜C4'」及び「スイッチS4'〜S6'」は、引用発明の「容量CGSN」に対応する。)
そして、文献2技術は、「スイッチ論理220」が「抵抗性及び容量性デバイスを選択すること」により、「PMOS遅延ステージ回路」の「遅延」を選択し、「結果的にリング発振器の動作周波数を選択する」技術である(前記第4、2(2))。

イ しかしながら、文献2技術は「PMOS遅延ステージ回路」に関するものであって、引用発明のような「バッファ」に関するものではない。
文献2においては、「遅延ステージ回路」と「バッファ」とは明確に区別されている。現に、図5及び[0052]において、「バッファ190」は「遅延ステージ回路174」〜「遅延ステージ回路182」と完全に区別されている。文献2の「バッファ190」は発振を生じさせるためのものではなく、出力発振信号を増幅して出力しているに過ぎない。
上記の他、文献2において「バッファ」という語が使用されているのは、[0040](3箇所)、[0046]及び[0050]であるが、これらの記載中の「バッファ」は、バッファ増幅器(緩衝増幅器)のことではなく、バッファメモリのことであると解される。
そして、文献2の全体を参照しても、「遅延ステージ回路」を「バッファ」に転用できるとの記載もなければ、(緩衝増幅器の意味での)「バッファ」が動作周波数に応じて抵抗値及び容量値を変化させる必要性についての記載もない。

ウ 前記ア及びイによれば、引用発明に文献2技術を適用する動機付けは存在しない。

エ 文献2技術が周知であったとしても、リング増幅器で発振にあずかる「遅延ステージ回路」の抵抗値及び容量値を変化させて発振周波数を変化させることが周知であるにとどまり、「バッファ」の容量値を変化させることは周知技術とは認められない。

オ 文献3及び文献4には、本願発明1の相違点3及び5に係る構成のように、「バッファ装置」において容量を調整することは開示されていないし、相違点3及び5に係る構成は周知であるとも認められない。

カ 前記ウ〜オによれば、本願発明1の「バッファ装置」における相違点3及び5に係る構成は、引用発明から容易に想到し得るものではない。
よって、その他の相違点について検討するまでもなく、本願発明1は、当業者が引用発明及び文献2〜4に示された周知技術に基いて容易に発明をすることができたものではない。

2 本願発明2〜5について
本願発明2〜5は、いずれも、請求項1を引用して記載された発明であるから、前記相違点3及び5を含む。
したがって、前記1(2)のとおりであるから、本願発明2〜5は、いずれも、当業者が引用発明及び文献2〜4に示された周知技術に基いて容易に発明をすることができたものではない。

3 本願発明6〜12について
ア 本願発明6は、「第1の周波数に極を有する第1の伝達関数を使用して」差動入力電圧から差動出力信号を供給するように構成された「第2のMOSトランジスタ対(106)」、及び、「容量値を調整する前記調整回路によって受信された制御信号に応答して、前記極を前記第1の周波数とは異なる第2の周波数に変更すること(714)」を発明特定事項として含む。
すなわち、本願発明6は、制御信号に応答して容量値を調整することにより、極を第1の周波数から第2の周波数に変更することを発明特定事項として含む。

イ 本願明細書の「極が、より低い周波数に位置する場合、CMLバッファ回路は、低周波信号成分を出力へ通過させることができる。これにより、CMLバッファ回路は、低い信号周波数を通過させることによって、低い動作周波数で動作することが可能になる。極が、より高い周波数に位置する場合、CMLバッファ回路は、低周波信号成分を減衰させ、高周波信号成分を出力に通過させる。これにより、CMLバッファ回路は、(例えば、直流(DC)バイアスまたはノイズを導入することによって)CMLバッファ回路の動作を劣化させる可能性のある不要な低信号周波数を減衰させることにより、高い動作周波数で動作することが可能になる。」(【0040】)との記載、及び、「極(wp)は、gm/Cgsである。」(【0055】)との記載によれば、前記アの発明特定事項は、要するに、第2のMOSトランジスタ対(106)に接続される容量Cgsを制御信号に応答して調整することにより、異なる動作周波数に対して異なる伝達関数を提供するものであると理解される。
そうすると、前記アの発明特定事項は、前記1(1)コに示した相違点3及び5に係る構成と容量値を調整する点で同じである。

ウ 前記イのとおりであるから、本願発明6と引用発明との間には、前記アに係る相違点が存在し、該相違点は前記1(1)コに示した相違点3及び5と容量値を調整する点で同じであるから、前記1(2)と同様の理由で、本願発明6は当業者が引用発明及び文献2〜4に示された周知技術に基いて容易に発明をすることができたものではない。

エ 本願発明7〜12は、いずれも、請求項6を引用して記載された発明であるから、前記相違点を含む。
したがって、前記ウのとおり、本願発明7〜12は、いずれも、当業者が引用発明及び文献2〜4に示された周知技術に基いて容易に発明をすることができたものではない。

第6 むすび
以上のとおり、本願発明1〜12は、当業者が引用発明及び文献2〜4に示された周知技術に基づいて容易に発明をすることができたものではない。したがって、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。
 
審決日 2022-07-20 
出願番号 P2019-228156
審決分類 P 1 8・ 121- WY (H03K)
最終処分 01   成立
特許庁審判長 角田 慎治
特許庁審判官 衣鳩 文彦
丸山 高政
発明の名称 調整可能なバッファ回路  
代理人 園田・小林特許業務法人  
  • この表をプリントする

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ