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審決分類 審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) H01G
管理番号 1387839
総通号数
発行国 JP 
公報種別 特許審決公報 
発行日 2022-09-30 
種別 拒絶査定不服の審決 
審判請求日 2021-02-10 
確定日 2022-08-17 
事件の表示 特願2017− 1459「積層セラミック電子部品及びその製造方法」拒絶査定不服審判事件〔平成29年10月12日出願公開、特開2017−188654〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1 手続の経緯
本願は、2017年(平成29年)1月6日(パリ条約による優先権主張、2016年4月5日、韓国)の出願であって、その手続の概要は以下のとおりである。
令和 2年 7月 3日付け:拒絶理由通知
令和 2年 8月28日 :意見書、手続補正書の提出
令和 2年11月 6日付け:拒絶査定
令和 3年 2月10日 :審判請求書、手続補正書の提出
令和 3年10月 8日付け:拒絶理由通知(当審)
令和 3年12月23日 :意見書、手続補正書の提出

第2 本願発明
本願の特許請求の範囲の請求項1ないし16に係る発明は、令和3年12月23日の手続補正によって補正された特許請求の範囲の請求項1ないし16に記載されたものであるところ、請求項1に係る発明(以下、「本願発明」という。)は以下のとおりである。
「誘電体層、及び前記誘電体層を間に挟んで積層され、長さ方向において互いに対向する一端面と他端面に交互に露出するように形成された内部電極を含むセラミック本体と、
前記セラミック本体の外側に配置された外部電極と、を含み、
前記外部電極は、前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に配置されたシード層と、前記一端面と前記他端面にのみ配置され、前記内部電極及びシード層と電気的に接続された第1電極層と、前記シード層及び前記第1電極層上に配置されたメッキ層と、を含み、
前記セラミック本体の厚さ方向の中央部領域における前記第1電極層の厚さをT1、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第1電極層の厚さをT2としたときに、0.8≦T2/T1≦1.2を満たし、
前記第1電極層が前記シード層の上部面に接することなく、前記第1電極層と前記シード層とが、前記セラミック本体の角部において界面を形成するように互いに側面でのみ当接しており、前記当接する領域において、前記第1電極層と前記シード層とが共に前記メッキ層に接している、積層セラミック電子部品。」

第3 令和3年10月8日付け拒絶理由の概要
令和3年10月8日付け拒絶理由のうち、引用文献2を主引用文献とした場合の理由1の概要は、以下の通りである。
1)この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。



請求項 ;1−13
引用文献;2、1

請求項 ;14
引用文献;2、1、3

請求項 ;15
引用文献;2、4−6

請求項 ;16−19
引用文献;2、1、4−6

<引 用 文 献 等 一 覧>
1.特開2013−149939号公報
2.韓国公開特許第10−2015−0091677号公報
3.特開平4−328814号公報
4.特開2012−119616号公報
5.特開2000−182881号公報
6.実願昭59−36564号(実開昭60−149125号)のマイクロフィルム

第4 引用文献の記載事項、引用発明等
1 引用文献2
ア 令和3年10月8日付け拒絶理由(以下、「当審の拒絶理由」という。)で引用した引用文献2(韓国公開特許第10−2015−0091677号公報)には、次の記載がある。



(当審訳:[0009]本発明による実施形態の目的は外部の配線をビアホールを通じて連結させるための一定長さ以上の外部電極バンド面を形成しながらも外部電極の厚さを低めてチップ全体におけるセラミックス本体の厚さを向上させた基板内蔵用積層セラミックス電子部品、その製造方法及び積層セラミックス電子部品内蔵型印刷回路基板を提供することである。)




(当審訳:[0045]図1ないし図3を参照すると、本発明の一実施形態による基板内蔵用積層セラミックス電子部品(100)は、セラミックス本体(10)、第1及び第2内部電極(21、22)、導体パターン層(31、32)及び第1及び第2外部電極(41、42)を含む。
[0046]セラミックス本体(10)は長さ方向(L)の両端面、幅方向(W)の両端面及び厚さ方向(T)の両端面を有する六面体に形成されうる。このようなセラミックス本体(10)は複数の誘電体層(11)を厚さ方向(T)に積層した後焼成して形成されて、このようなセラミックス本体(10)の形状、寸法及び誘電体層(11)の積層数が本発明による実施形態に図示されたことに限定されることではない。)





(当審訳:[0050]第1及び第2内部電極(21、22)はお互いに違う極性を有する一対の電極として、厚さ方向(T)に積層される複数の誘電体層(11)上に所定の厚さで導電性金属を含む導電性ペーストを印刷して誘電体層(11)の積層方向に沿ってセラミックス本体(10)の長さ方向(L)の両端面を通じて交互に露出するように形成されることができるし、中間に配置された誘電体層(11)によってお互いに電気的に絶縁されうる。
[0051]すなわち、第1及び第2内部電極(21、22)はセラミックス本体(10)の両端面を通じて交互に露出する部分を通じてセラミックス本体(10)の長さ方向(L)の両端面に形成された第1及び第2外部電極(41、42)とそれぞれ電気的に連結されることができる。)




(当審訳:[0055]導体パターン層(31、32)はセラミックス本体(10)の厚さ方向(T)の少なくとも1の端面に導電性金属を含む導電性ペーストを印刷して所定の厚さに形成されることができるし、厚さ方向(T)の少なくとも1つの端面の両端部に分割されてそれぞれ形成されうる。導体パターン層(31、32)を形成する導電性ペーストに含まれる導電性金属は第1及び第2内部電極(21、22)と等しい導電性金属に形成されうるが、これに制限されないし、例えば、銅(Cu)、ニッケル(Ni)、パラジウム(Pd)、白金(Pt)、金(Au)、銀(Ag)または鉛(Pb)などの単独またはこれらの合金であることができる。
[0056]従来の外部電極形成方法はセラミックス本体(10)を金属成分が含まれたペーストにディップ(dipping)する方法が主に使われた。この時、基板内蔵用積層セラミックスキャパシタは外部電極と外部の配線をビアホールを通じて連結させるために一定長さ以上の外部電極バンド面を形成する必要性があるが、従来のディップ(dipping)方法はペーストの界面張力によって左右両側のバンド面が厚く塗布される。
[0057]ここに本発明の一実施形態はセラミックス本体(10)の厚さ方向(T)の端面上に導体パターン層(31、32)を形成することによって前記導体パターン層(31、32)上に一定長さ以上の外部電極(41、42)バンド面をめっきで平坦ながらもより薄い厚さで形成することができる。)




(当審訳:[0065]図4は本発明の一実施形態による基板内蔵用積層セラミックスキャパシタの断面図である。
[0066]図4を参照すると、前記第1及び第2内部電極(21、22)と電気的に連結されるセラミックス本体(10)長さ方向(L)の両端面に形成された第1及び第2外部電極(41、42)は第1及び第2土台電極(41a、42a)及び前記第1及び第2土台電極(41a、42a)上に形成されるめっき層(41b、42b)を含むことができ、セラミックス本体(10)厚さ方向(T)の端面に形成された導体パターン層(31、32)上に前記めっき層(41b、42b)が延長されて形成されうる。
[0067]前記第1及び第2土台電極(41a、42a)形成方法は特別に制限されないし、例えば、導電性金属を含む導電性ペーストを塗布した後焼成することで形成されうる。第1及び第2土台電極(41a、42a)及び導体パターン層(31、32)をシード(seed)層にして第1及び第2外部電極のヘッド面及びバンド面をめっきで形成することができる。)

「図3

図4



イ 引用文献2に記載された技術事項
(ア)段落[0009]によれば、引用文献2は「外部電極の厚さを低めてチップ全体におけるセラミックス本体の厚さを向上させた基板内蔵用積層セラミックス電子部品」に係るものである。

(イ)[0046]によれば、「セラミックス本体(10)」は「複数の誘電体層(11)を厚さ方向(T)に積層した後焼成して形成され」るものであり、「長さ方向(L)の両端面、幅方向(W)の両端面及び厚さ方向(T)の両端面を有する六面体に形成され」る。また、段落[0050]によれば、「第1及び第2内部電極(21、22)は」「複数の誘電体層(11)上に」「セラミックス本体(10)の長さ方向(L)の両端面を通じて交互に露出するように形成される」。
してみると、「セラミックス本体(10)」は、複数の誘電体層(11)を厚さ方向(T)に積層した後焼成して形成されるものであり、長さ方向(L)の両端面、幅方向(W)の両端面及び厚さ方向(T)の両端面を有する六面体に形成され、「第1及び第2内部電極(21、22)」は複数の誘電体層(11)上にセラミックス本体(10)の長さ方向(L)の両端面を通じて交互に露出するように形成される。

(ウ)段落[0051]によれば、「第1及び第2内部電極(21、22)は」「交互に露出する部分を通じてセラミックス本体(10)の長さ方向(L)の両端面に形成された第1及び第2外部電極(41、42)とそれぞれ電気的に連結される」。
してみると、「第1及び第2外部電極(41、42)」は、セラミックス本体(10)の長さ方向(L)の両端面に形成され、第1及び第2内部電極(21、22)とそれぞれ電気的に連結されるものである。

(エ)段落[0055]によれば、「導体パターン層(31、32)はセラミックス本体(10)の厚さ方向(T)の少なくとも1の端面に」「形成され」る。ここで、図4を参照すると、「導体パターン層(31、32)」がセラミックス本体(10)の厚さ方向(T)の両端面に形成されることが見てとれる。
段落[0066]によれば、「第1及び第2外部電極(41、42)は第1及び第2土台電極(41a、42a)及び前記第1及び第2土台電極(41a、42a)上に形成されるめっき層(41b、42b)を含」み、「導体パターン層(31、32)上に前記めっき層(41b、42b)が延長されて形成」される。そして、図4から、第1及び第2土台電極(41a、42a)はセラミックス本体(10)の長さ方向(L)の両端面から厚さ方向(T)の両端面に形成されることが見てとれる。
してみると、「第1及び第2外部電極(41、42)」は、セラミックス本体(10)の長さ方向(L)の両端面から厚さ方向(T)の両端面に形成される第1及び第2土台電極(41a、42a)と、セラミックス本体(10)の厚さ方向(T)の両端面に形成される導体パターン層(31、32)と、第1及び第2土台電極(41a、42a)及び導体パターン層(31、32)上に形成されるめっき層(41b、42b)とから成る。

(オ)図4から、「第1及び第2土台電極(41a、42a)」が「導体パターン層(31、32)」の上部面に当接することなく、「第1及び第2土台電極(41a、42a)」と「導体パターン層(31、32)」とが当接しており、該当接する領域において「第1及び第2土台電極(41a、42a)」と「導体パターン層(31、32)」との上面部が共に「めっき層(41b、42b)」に当接していること、及び、「第1及び第2土台電極(41a、42a)」が「第1及び第2内部電極(21、22)」と当接していることが見てとれる。

(カ)段落[0045]によれば、「セラミックス本体(10)、第1及び第2内部電極(21、22)、導体パターン層(31、32)及び第1及び第2外部電極(41、42)を含む」ものが「基板内蔵用積層セラミックス電子部品(100)」である。

ウ 引用発明
上記(ア)ないし(カ)の技術事項及び図面を総合勘案すると、引用文献2には、「基板内蔵用積層セラミックス電子部品」として次の発明(以下、「引用発明」という。)が記載されている。

「複数の誘電体層(11)を厚さ方向(T)に積層した後焼成して形成されるものであり、長さ方向(L)の両端面、幅方向(W)の両端面及び厚さ方向(T)の両端面を有する六面体に形成されるセラミックス本体(10)と、
複数の誘電体層(11)上にセラミックス本体(10)の長さ方向(L)の両端面を通じて交互に露出するように形成される第1及び第2内部電極(21、22)と、
セラミックス本体(10)の長さ方向(L)の両端面に形成され、第1及び第2内部電極(21、22)とそれぞれ電気的に連結される第1及び第2外部電極(41、42)とを有し、
第1及び第2外部電極(41、42)は、セラミックス本体(10)の長さ方向(L)の両端面から厚さ方向(T)の両端面に形成される第1及び第2土台電極(41a、42a)と、セラミックス本体(10)の厚さ方向(T)の両端面に形成される導体パターン層(31、32)と、第1及び第2土台電極(41a、42a)及び導体パターン層(31、32)上に形成されるめっき層(41b、42b)とから成り、
第1及び第2土台電極(41a、42a)が導体パターン層(31、32)の上部面に当接することなく、第1及び第2土台電極(41a、42a)と導体パターン層(31、32)とが当接しており、該当接する領域において第1及び第2土台電極(41a、42a)と導体パターン層(31、32)との上面部が共にめっき層(41b、42b)に当接し、
第1及び第2土台電極(41a、42a)は第1及び第2内部電極(21、22)と当接している
外部電極の厚さを低めてチップ全体におけるセラミックス本体の厚さを向上させた基板内蔵用積層セラミックス電子部品。」

2 引用文献1
ア 当審の拒絶理由で引用した引用文献1(特開2013−149939号公報)には、次の記載がある。
「【0007】
本発明の目的は、外部電極の厚さの偏差を減らすことにより、外部電極の薄層化の場合にも信頼性に優れた高容量積層セラミック電子部品を提供することである。」

「【0029】
図1は、本発明の第1から第3の実施例による積層セラミックキャパシタを概略的に示す斜視図であり、図2は、図1のB−B’線に沿う断面図であり、図3は、本発明の第1の実施例による図2のA部分の拡大図である。」

「【0074】
本発明の第2の実施例によると、上記容量形成部Sにおいて上記内部電極21、22が形成された最外側地点の上記外部電極31、32の厚さをT2とするとき、0.5≦|T2/Tc|≦1.0を満足させることができる。
【0075】
上記容量形成部Sにおいて上記内部電極21、22が形成された最外側地点の上記外部電極31、32の厚さT2とは、上記内部電極21、22が形成された最外側地点から上記セラミック本体10の長さ方向に仮想線を引いたときに接する外部電極の厚さを意味することができる。
【0076】
上記|T2/Tc|の比が0.5≦|T2/Tc|≦1.0を満足することにより、上記セラミック本体10の厚さ方向の中央部領域における上記外部電極31、32の厚さTcと、上記内部電極21、22が形成された最外側地点の上記外部電極31、32の厚さT2との偏差を減らして、信頼性低下を防止することができる。
【0077】
上記|T2/Tc|の比が0.5未満の場合は、外部電極の厚さの偏差が大きくなるため、厚さが薄い部分にメッキ液が浸透する可能性があり、信頼性が低下する問題がある。
【0078】
図5は、本発明の第3の実施例による図2のA部分の拡大図である。
【0079】
図5を参照すると、本発明の第3の実施例による積層セラミック電子部品は、セラミック本体10と、上記セラミック本体10の内部に積層された複数の内部電極21、22と、上記セラミック本体10の外側に形成され上記内部電極21、22と電気的に連結された外部電極31、32と、を含み、上記外部電極31、32の平均厚さは10μm以下であり、上記セラミック本体10の厚さ方向の中央部領域における上記外部電極の厚さをTcとし、上記内部電極21、22が積層されて容量形成に寄与する容量形成部の中央部領域から上記セラミック本体の厚さ方向の長さSの25%離れた地点の上記外部電極31、32の厚さをT1とし、上記容量形成部Sにおいて上記内部電極21、22が形成された最外側地点の上記外部電極31、32の厚さをT2とするとき、0.8≦|T1/Tc|≦1.0及び0.5≦|T2/Tc|≦1.0を満足させることができる。」






イ 引用文献1に記載された技術事項
(ア)段落【0007】によれば、引用文献1は「外部電極の厚さの偏差を減らすことにより、外部電極の薄層化の場合にも信頼性に優れた高容量積層セラミック電子部品を提供する」ものである。

(イ)段落【0079】及び図5によれば、「セラミック本体10の厚さ方向の中央部領域における上記外部電極の厚さをTc」、「内部電極21、22が形成された最外側地点の上記外部電極31、32の厚さをT2とするとき、」「0.5≦|T2/Tc|≦1.0」とする。

(ウ)段落【0076】、【0077】によれば、「0.5≦|T2/Tc|≦1.0を満足することにより」、「外部電極の厚さの偏差が大きくなるため、厚さが薄い部分にメッキ液が浸透する可能性があり、信頼性が低下する問題」を防止する。

上記(ア)及び(ウ)より引用文献1には、次の技術が記載されているといえる。

「外部電極の厚さの偏差を減らすことにより、外部電極の薄層化の場合にも信頼性に優れた高容量積層セラミック電子部品を提供するために、
セラミック本体の厚さ方向の中央部領域における外部電極の厚さをTc、内部電極が形成された最外側地点の外部電極の厚さをT2とするとき、0.5≦|T2/Tc|≦1.0とすることにより、外部電極の厚さの偏差が大きくなるため厚さが薄い部分にメッキ液が浸透する可能性があり信頼性が低下する問題を防止する」技術。

3 引用文献4
ア 当審の拒絶理由で引用した引用文献4(特開2012−119616号公報)には、次の記載がある。
「【0023】 図1及び図2に示すように、電子部品1は、例えば、セラミックコンデンサなどの電子部品であり、複数の板状のセラミックグリーンシートを積層して一体化することによって略直方体形状に構成された素体2と、素体2の両端面側に形成された外部電極3,4とを備えて構成される。素体2は、素体2の長手方向に向かい合って互いに平行をなす一対の端面2a,2bと、一対の端面2a,2b間を連結するように伸び且つ互いに対向する一対の主面2c,2dと、一対の主面2c,2dを連結するように伸び且つ互いに対向する一対の側面2e,2fと、を有する。外部電極3は、一方の端面2a及び端面2aと直交する二つの主面2c,2dの各縁部の一部を覆うように形成されている。この二つの主面2c,2dを覆う部分の大きさ、すなわち、外部電極3の端面2aを覆う部分における厚みが最大となる位置と主面2cを覆う部分における端部との間の寸法(図2においてBで示される)を以下B寸法と呼ぶ。このB寸法は、例えば、0.5mm〜0.6mm程度に設定される。また、外部電極4は、他方の端面2b及び端面2bと直交する二つの主面2c,2dの各縁部の一部を覆うように形成されている。電子部品1は、例えば、縦が1.9mm〜2.2mm程度に設定され、横が1.1mm〜1.3mm程度に設定され、厚みが1.1mm〜1.3mm程度に設定されている。」
「図1



イ 引用文献4に記載された技術事項
段落【0023】及び図1より、引用文献4には、次の技術(以下、「引用文献4記載の技術」という。)が記載されているといえる。
「外部電極3を一方の端面2a及び端面2aと直交する二つの主面2c,2dの各縁部の一部を覆うように形成し、外部電極4を他方の端面2b及び端面2bと直交する二つの主面2c,2dの各縁部の一部を覆うように形成」する技術。

4 引用文献5
ア 当審の拒絶理由で引用した引用文献5(特開2000−182881号公報)には、次の記載がある。
「【0035】図1には本発明の誘電体磁器材料を適用した積層型コンデンサの一例を示す。この積層型コンデンサ1は、略直方体状の積層体2の側壁面に断面視略コ字状の外部電極3a、3bが取り付けられてなるものである。積層体2は、6枚の内部電極4a…、4b…と7枚の誘電体層5…とが交互に積層されてなるものであって、3つの内部電極4aは積層体2の側壁面にて外部電極3aにそれぞれ接合され、別の3つの内部電極4bは外部電極3bにそれぞれ接合されている。内部電極4a…、4b…は例えばAg(銀)からなり、誘電体層5…は本発明に係る誘電体磁器材料からなるものである。」




イ 引用文献5に記載された技術事項
段落【0035】及び図1より、引用文献5には、次の技術(以下、「引用文献5記載の技術」という。)が記載されているといえる。
「断面視略コ字状の外部電極3a、3b」とする技術。


5 引用文献6
ア 当審の拒絶理由で引用した引用文献5(実願昭59−36564号(実開昭60−149125号)のマイクロフィルム)には、次の記載がある。
「従来例の積層コンデンサは、第1図(a)(b)に示すように誘電体のセラミックグリーンシート1に、貴金属ペーストを印刷して、内部電極2,3を形成し、このような誘電体グリーンシート1を交互に積み重ねて圧着して一体化し、1300℃〜1400℃で焼結して第2図に示したように磁器化した積層体4を得ていた。そして、この積層体4の相対向両端面に銀ペースト等を塗布し、これを焼き付けすることにより静電容量取出用の外部電極5,6を形成していた。」(明細書第1頁第16行から第2頁第5行)




イ 引用文献6に記載された技術事項
第2図から、外部電極5,6は断面コの字形であることが見てとれる。

上記記載及び図2より、引用文献6には、次の技術(以下、「引用文献6記載の技術」という。)が記載されているといえる。
「積層体4の相対向両端面に断面コの字形の外部電極5,6を形成」する技術。

第5 対比
1 本願発明と引用発明との対比を行う。
(1)引用発明の「セラミックス本体(10)」は、複数の誘電体層(11)を厚さ方向(T)に積層して形成され、第1及び第2内部電極(21、22)は複数の誘電体層(11)上にセラミックス本体(10)の長さ方向(L)の両端面を通じて交互に露出するように形成される。
してみると、引用発明の「セラミックス本体(10)」は、本願発明の「誘電体層、及び前記誘電体層を間に挟んで積層され、長さ方向において互いに対向する一端面と他端面に交互に露出するように形成された内部電極を含むセラミック本体」に相当する。

(2)引用発明の「導体パターン層(31、32)」は、「セラミックス本体(10)の厚さ方向(T)の両端面に形成」され、その「上面部が」「めっき層(41b、42b)に当接」するから、めっき層(41b、42b)の下地になる層である。してみると、引用発明の「導体パターン層(31、32)」は、本願発明の「前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に配置されたシード層」に相当する。

(3)引用発明の「第1及び第2土台電極(41a、42a)」は、「セラミックス本体(10)の長さ方向(L)の両端面に形成」される。そして、「第1及び第2土台電極(41a、42a)と導体パターン層(31、32)とが当接」しており、「第1及び第2土台電極(41a、42a)は第1及び第2内部電極(21、22)と当接」している。
ここで、「第1及び第2内部電極(21、22)」及び「導体パターン層(31、32)」が、「第1及び第2土台電極(41a、42a)」と電気的に接続されることは明らかである。
してみると、引用発明の「第1及び第2土台電極(41a、42a)」は、本願発明の「前記一端面と前記他端面に」「配置され、前記内部電極及びシード層と電気的に接続された第1電極層」に相当する。
ただし、第1電極層が、本願発明は「前記一端面と前記他端面にのみ配置」されるのに対して、引用発明はその旨特定されていない点で相違する。

(4)引用発明の「めっき層(41b、42b)」は、第1及び第2土台電極(41a、42a)及び導体パターン層(31、32)上に形成されるものであるから、本願発明の「前記シード層及び前記第1電極層上に配置されたメッキ層」に相当する。

(5)上記(2)ないし(4)の対比を考慮すれば、引用発明の「第1及び第2外部電極(41、42)」が「第1及び第2土台電極(41a、42a)と、」「導体パターン層(31、32)と、第1及び第2土台電極(41a、42a)及び導体パターン層(31、32)上に形成されるめっき層(41b、42b)とから成」ることは、本願発明の「前記外部電極は、前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に配置されたシード層と、前記一端面と前記他端面に」「配置され、前記内部電極及びシード層と電気的に接続された第1電極層と、前記シード層及び前記第1電極層上に配置されたメッキ層と、を含」むことに相当する。
ただし、第1電極層が、本願発明は「前記一端面と前記他端面にのみ配置」されるのに対して、引用発明はその旨特定されていない点で相違する。

(6)また、引用発明の「第1及び第2外部電極(41、42)」は、「セラミックス本体(10)の長さ方向(L)の両端面に形成され」るから、本願発明の「前記セラミック本体の外側に配置された外部電極」に相当する。

(7)本願発明は「前記セラミック本体の厚さ方向の中央部領域における前記第1電極層の厚さをT1、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第1電極層の厚さをT2としたときに、0.8≦T2/T1≦1.2を満た」すのに対し、引用発明は第1電極層の厚さについて特定されていない点で相違する。

(8)引用発明の「第1及び第2土台電極(41a、42a)が導体パターン層(31、32)の上部面に当接することなく、第1及び第2土台電極(41a、42a)と導体パターン層(31、32)とが当接しており、該当接する領域において第1及び第2土台電極(41a、42a)と導体パターン層(31、32)とが共にめっき層(41b、42b)に当接」することは、本願発明の「前記第1電極層が前記シード層の上部面に接することなく、前記第1電極層と前記シード層とが、」「界面を形成するように互いに側面でのみ当接しており、前記当接する領域において、前記第1電極層と前記シード層とが共に前記メッキ層に接している」ことに相当する。
ただし、第1電極層と前記シード層とが当接する位置が、本願発明は「前記セラミック本体の角部」であるのに対して、引用発明はその旨特定されていない点で相違する。

(9)引用発明の「基板内蔵用積層セラミックス電子部品」は、上記(1)ないし(8)のとおり、本願発明の「セラミック本体」、「内部電極」、「外部電極」、「シード層」、「第1電極層」、「メッキ層」に相当する構成を備えているから、本願発明の「積層セラミック電子部品」に相当する。

2 そうすると、本願発明と引用発明とは、次の点で一致ないし相違する。
〈一致点〉
「誘電体層、及び前記誘電体層を間に挟んで積層され、長さ方向において互いに対向する一端面と他端面に交互に露出するように形成された内部電極を含むセラミック本体と、
前記セラミック本体の外側に配置された外部電極と、を含み、
前記外部電極は、前記セラミック本体の厚さ方向において対向する上端面と下端面の少なくとも一方の面に配置されたシード層と、前記一端面と前記他端面に配置され、前記内部電極及びシード層と電気的に接続された第1電極層と、前記シード層及び前記第1電極層上に配置されたメッキ層と、を含み、
前記第1電極層が前記シード層の上部面に接することなく、前記第1電極層と前記シード層とが、界面を形成するように互いに側面でのみ当接しており、前記当接する領域において、前記第1電極層と前記シード層とが共に前記メッキ層に接している、積層セラミック電子部品。」

〈相違点1〉
第1電極層が、本願発明は「前記一端面と前記他端面にのみ配置」されるのに対して、引用発明はその旨特定されていない点

〈相違点2〉
本願発明は「前記セラミック本体の厚さ方向の中央部領域における前記第1電極層の厚さをT1、前記内部電極のうち最上部に積層された内部電極が位置する高さ位置における前記第1電極層の厚さをT2としたときに、0.8≦T2/T1≦1.2を満た」すのに対し、引用発明は第1電極層の厚さについて特定されていない点

〈相違点3〉
第1電極層と前記シード層とが当接する位置が、本願発明は「前記セラミック本体の角部」であるのに対して、引用発明はその旨特定されていない点

第6 判断
1 相違点1及び3について
引用発明の「第1及び第2土台電極(41a、42a)」はセラミックス本体(10)の長さ方向(L)の両端面に、「導体パターン層(31、32)」はセラミックス本体(10)の厚さ方向(T)の両端面にそれぞれ形成され、互いに当接するものであり、「第1及び第2土台電極(41a、42a)」と「導体パターン層(31、32)」とは、セラミックス本体(10)の角部もしくはその近傍において当接するように形成し得るものである。
そして、引用発明において「導体パターン層(31、32)」をセラミックス本体(10)の角部まで形成し、「第1及び第2土台電極(41a、42a)」と「導体パターン層(31、32)」とが当接する位置を「セラミックス本体(10)」の角部とすることに技術的困難性は認められず、また、当接する位置を「セラミックス本体(10)の角部」とすることを妨げる格別な事情があるものとは認められない。
したがって、引用発明において、「第1及び第2土台電極(41a、42a)」と「導体パターン層(31、32)」とが当接する位置を「セラミックス本体(10)」の角部とすることは、当業者が容易になし得たことである。
そして、引用発明の「第1及び第2土台電極(41a、42a)」はセラミックス本体(10)の長さ方向(L)の両端面から厚さ方向(T)の両端面に形成されるものであるから、上記当接する位置を「セラミックス本体(10)」の角部とした場合、「第1及び第2土台電極(41a、42a)」はセラミックス本体(10)の長さ方向(L)の両端面のみに形成されたものとなる。
したがって、引用発明において本願発明の相違点1及び3に係る構成とすることは、当業者が容易になし得たことである。
なお、引用発明の「第1及び第2土台電極(41a、42a)」は、セラミックス本体(10)の長さ方向(W)の両端面にも形成されるものであるか否かは特定されていないが、仮に「第1及び第2土台電極(41a、42a)」がセラミックス本体(10)の長さ方向(W)の両端面にも形成されるものであったとしても、引用文献4ないし6記載の技術(上記「第4 3」ないし「第4 5」参照)のように、外部電極をセラミック本体の幅方向の両端面には形成せず長さ方向の両端面及び厚さ方向の面にのみ(コの字形に)形成することは本願の優先日前周知の技術事項であり、引用発明の「第1及び第2土台電極(41a、42a)」をセラミックス本体(10)の幅方向の両端面に形成されないものとすることは、当業者が適宜なし得る設計事項である。

相違点3について、審判請求人は令和3年12月23日提出の意見書(第14頁第16ないし17行)において、「第1電極層がセラミック本体の角部においてシード層と電気的に接続されるようにすることで、外部電極の厚さをさらに減少させることができる」旨主張しているが、外部電極を構成する第1電極層とシード層とが側面でのみ当接する電子部品において、当該当接の位置に応じて外部電極の厚さが変化するものとは認められず、請求人の主張は採用できない。

2 相違点2について
上記「第4 2 イ」で検討したように、引用文献1には「外部電極の厚さの偏差を減らすことにより、外部電極の薄層化の場合にも信頼性に優れた高容量積層セラミック電子部品を提供するために、セラミック本体の厚さ方向の中央部領域における外部電極の厚さをTc、内部電極が形成された最外側地点の外部電極の厚さをT2とするとき、0.5≦|T2/Tc|≦1.0とすることにより、外部電極の厚さの偏差が大きくなるため厚さが薄い部分にメッキ液が浸透する可能性があり信頼性が低下する問題を防止する」技術が記載されている。ここで、外部電極の厚さの偏差を減らすとは、外部電極の各部の厚さを可能な限り均一にすることであるから、外部電極の2カ所の厚さの比である上記|T2/Tc|の値は1.0が望ましいことは明らかである。
そして、引用発明は「外部電極の厚さを低めてチップ全体におけるセラミックス本体の厚さを向上させた基板内蔵用積層セラミックス電子部品」であるから、引用発明においても、外部電極を薄くした場合に信頼性に優れた積層セラミック電子部品とすることは当然に望まれることであり、引用発明において、「第1及び第2外部電極(41、42)」を構成する「第1及び第2土台電極(41a、42a)」の上記「T2」及び「Tc」に対応する位置の厚さの比(本願発明の「T2/T1」に相当)を1.0近傍とすることは、当業者が容易になし得たことである。
したがって、引用発明において本願発明の相違点2に係る構成とすることは、当業者が容易になし得たことである。

そして、本願発明の奏する効果は、引用発明に周知技術を適用したことにより得られる効果に対して、当業者が想起し得ないものとも認められない。

第7 むすび
以上のとおり、本願の請求項1に係る発明は、引用文献2に記載された発明、引用文献1に記載された技術及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規程により特許を受けることができない。
したがって、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。
よって、結論のとおり審決する。
 
別掲 (行政事件訴訟法第46条に基づく教示) この審決に対する訴えは、この審決の謄本の送達があった日から30日(附加期間がある場合は、その日数を附加します。)以内に、特許庁長官を被告として、提起することができます。

審判長 酒井 朋広
出訴期間として在外者に対し90日を附加する。
 
審理終結日 2022-03-10 
結審通知日 2022-03-15 
審決日 2022-03-29 
出願番号 P2017-001459
審決分類 P 1 8・ 121- WZ (H01G)
最終処分 02   不成立
特許庁審判長 酒井 朋広
特許庁審判官 山本 章裕
山田 正文
発明の名称 積層セラミック電子部品及びその製造方法  
代理人 龍華国際特許業務法人  
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