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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特174条1項 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L
管理番号 1404594
総通号数 24 
発行国 JP 
公報種別 特許審決公報 
発行日 2023-12-28 
種別 拒絶査定不服の審決 
審判請求日 2023-02-13 
確定日 2023-12-18 
事件の表示 特願2019−556209「ゲルマニウム‐シリコン光感知装置II」拒絶査定不服審判事件〔平成30年10月18日国際公開、WO2018/191539、令和 2年 6月11日国内公表、特表2020−517114、請求項の数(5)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、2018年(平成30年)4月12日(パリ条約による優先権主張外国庁受理 2017年4月13日 (US)アメリカ合衆国、2017年5月2日 (US)アメリカ合衆国、2017年5月10日 (US)アメリカ合衆国、2017年8月8日 (US)アメリカ合衆国、2017年9月21日 (US)アメリカ合衆国、2017年11月9日 (US)アメリカ合衆国、2018年1月3日 (US)アメリカ合衆国、2018年3月15日 (US)アメリカ合衆国、2018年3月31日 (US)アメリカ合衆国)を国際出願日とする出願であって、その手続の経緯は以下のとおりである。

令和3年 4月 9日 :手続補正書の提出
令和3年 7月 7日付け:拒絶理由通知書
令和3年10月12日 :意見書、手続補正書の提出
令和3年12月28日付け:拒絶理由通知書(最後)
令和4年 7月 8日 :意見書、手続補正書の提出
令和4年10月 3日付け:補正却下の決定、拒絶査定
令和5年 2月13日 :審判請求書の提出、同時に手続補正書の提出
令和5年 3月 8日 :手続補正書(方式)の提出
令和5年 6月15日 :上申書の提出
令和5年 9月12日 :上申書の提出

第2 原査定の概要
原査定(令和4年10月3日付け拒絶査定)の概要は次のとおりである。
1 請求項1、5〜6、10〜12に係る発明は、以下の引用文献4に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。

2 請求項1、5〜7、10〜12に係る発明は、以下の引用文献4に基いて、請求項2〜4に係る発明は、以下の引用文献2〜4に基いて、請求項8〜9に係る発明は、以下の引用文献1〜2、4に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者(以下「当業者」という。)が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献1 米国特許出願公開第2013/0119234号明細書
引用文献2 国際公開第2017/024121号
引用文献3 国際公開第2017/015580号
引用文献4 米国特許出願公開第2015/0281618号明細書

第3 本願発明
本願の請求項1〜5に係る発明(以下、「本願発明1」〜「本願発明5」という。)は、令和5年2月13日提出の手続補正書により補正された特許請求の範囲の請求項1〜5に記載された事項により特定されるものであり、本願発明1は、以下のとおりのものである。
「 【請求項1】
光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオード(2480)と、
第1の読み出し電圧を出力するように構成されている第1の読み出し回路(2410)であって、
前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第1のキャパシタ(2422)と、
前記第1のキャパシタを第1の電圧まで充電するように構成されている第1のリセットMOSFETトランジスタ(2420)とを備える、第1の読み出し回路と、
第2の読み出し電圧を出力するように構成されている第2の読み出し回路(2430)であって、
前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第2のキャパシタ(2442)と、
前記第2のキャパシタを第2の電圧まで充電するように構成されている第2のリセットMOSFETトランジスタ(2440)とを備える、第2の読み出し回路と、
第1のシャッターMOSFETトランジスタ(2412)であって、
第1のチャネル端子と、
前記第1の読み出し回路の前記第1のキャパシタに結合されている第2のチャネル端子と、
第1の制御電圧源に結合されている第1のゲート端子とを備える、第1のシャッターMOSFETトランジスタと、
第2のシャッターMOSFETトランジスタ(2432)であって、
第3のチャネル端子と、
前記第2の読み出し回路の前記第2のキャパシタに結合されている第4のチャネル端子と、
第2の制御電圧源に結合されている第2のゲート端子とを備える、第2のシャッターMOSFETトランジスタと、
前記フォトダイオードによって生成された前記光キャリアをステアリングして前記第1の読み出し回路および前記第2の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路(2450)であって、
第3の制御電圧源(2456)に結合されている第3のゲート端子、前記フォトダイオードの第1の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第5のチャネル端子、および前記第1のチャネル端子に結合されている第6のチャネル端子を備える第1の電流ステアリングMOSFETトランジスタ(2452)と、
第4の制御電圧源(2458)に結合されている第4のゲート端子、前記フォトダイオードの前記第1の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第7のチャネル端子、および前記第3のチャネル端子に結合されている第8のチャネル端子を備える第2の電流ステアリングMOSFETトランジスタ(2454)と、を備える電流ステアリング回路と、を備える回路(2400)であって、
該回路の動作時に、前記第1のシャッターMOSFETトランジスタは、前記第1の制御電圧源から、第1の制御電圧(2404)を受け、前記第1の電圧と前記第1のシャッターMOSFETトランジスタの前記第1のチャネル端子の電圧との間の第1の電圧差を制御するように構成されており、
該回路の動作時に、前記第2のシャッターMOSFETトランジスタは、前記第2の制御電圧源から、第2の制御電圧を受け、前記第2の電圧と前記第2のシャッターMOSFETトランジスタの前記第3のチャネル端子の電圧との間の第2の電圧差を制御するように構成されており、
前記第1の制御電圧は、前記第1のキャパシタと前記第1の電流ステアリングMOSFETトランジスタの前記第6のチャネル端子との間の電圧差を、前記第1のリセットMOSFETトランジスタに供給される第1の電源電圧の10%以上となるように制御するように構成されており、
前記第2の制御電圧は、前記第2のキャパシタと前記第2の電流ステアリングMOSFETトランジスタの前記第8のチャネル端子との間の電圧差を、前記第2のリセットMOSFETトランジスタに供給される第2の電源電圧の10%以上となるように制御するように構成されており、
前記回路の動作時に、前記第1のシャッターMOSFETトランジスタまたは前記第2のシャッターMOSFETトランジスタは閾値下領域または飽和領域内で動作され、
前記フォトダイオードが、ゲルマニウムを含む光吸収領域をさらに備える、回路。」
なお、本願発明2〜5は、本願発明1を減縮した発明である。

第4 本願発明1について
1 引用文献4の記載と引用発明
(1)引用文献4の記載
引用文献4には次の記載がある。(下線は引用箇所を示すために当審が付加した。以下同じ。)

ア 「[0109] In an arrangement according to this embodiment, the area of the PD per unit pixel decreases as a result of the increased numbers of elements and wiring lines needed for a pixel area, and the sensitivity of the solid-state image sensor decreases, as compared with the arrangement according to the first embodiment. On the other hand, the arrangement according to this embodiment can shorten a time for reading out a signal because it includes the parallel read paths of signals after the PD and can perform a readout operation at a higher frame rate than in the first embodiment. The arrangement of the unit pixel of the solid-state image sensor and a method of driving the solid-state image sensor according to the second embodiment of the present invention will be described below with reference to the accompanying drawings.
(当審訳;[0109] 本実施形態における構成は、第1の実施形態における構成と比較して、画素領域に必要な素子数や配線数が増加するため、単位画素あたりのPD面積が小さくなり、固体撮像素子の感度が低下する。一方で、PD以降の信号の読出し経路を並列で備えていることで、信号読み出しにかかる時間を短縮することができ、第1の実施形態と比較して、高フレームレートでの読出しを行うことが可能となる。以下、図面を参照して、本発明の第2の実施形態における、固体撮像素子の単位画素の構成と固体撮像素子の駆動方法について説明する。)
・・・
[0110]
[0111] FIG. 7A is an equivalent circuit drawing showing the arrangement of a unit pixel 200 of the solid-state image sensor according to the second embodiment of the present invention.The photoelectric conversion element PD receives incident light, and generates and accumulates signal charges corresponding to a receiving amount of that light. The intra-pixel memory Mem11 (first charge holding portion) and the intra-pixel memory Mem21 (second charge holding portion) provided in parallel to the PD hold charge signals generated in the photoelectric conversion element PD. The transfer switch MTx11 (first charge transfer portion) controls transfer of the signal charges generated in the photoelectric conversion element PD to the first intra-pixel memory Mem1. Furthermore, the transfer switch MTx21 (second charge transfer portion) controls transfer of the signal charges generated in the photoelectric conversion element PD to the second intra-pixel memory Mem21.
(当審訳;[0110] <単位画素の構成>
[0111] 図7(A)は、本発明の第2の実施形態における固体撮像素子の単位画素200の構成を示す等価回路図である。光電変換素子PDは、入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積する。また、PDに対して並列に設けられた画素内メモリMem11(第1の電荷保持手段)と画素内メモリMem21(第2の電荷保持手段)は、光電変換素子PDにおいて発生した電荷信号を保持する。また、転送スイッチMTx11(第1の電荷転送手段)は、光電変換素子PDにおいて生成された信号電荷の第1の画素内メモリMem11への転送を制御する。さらに、転送スイッチMTx21(第2の電荷転送手段)は、光電変換素子PDにおいて生成された信号電荷の第2の画素内メモリMem21への転送を制御する。)
・・・
[0113] A floating diffusion (FD) portion 1 (third charge holding portion) holds charges transferred via the first intra-pixel memory Mem11. Furthermore, a floating diffusion (FD) portion 2 (fourth charge holding portion) holds charges transferred via the second intra-pixel memory Mem21.A transfer switch MTx12 (third charge transfer portion) controls charge transfer from the first intra-pixel memory Mem11 to the FD portion 1. Furthermore, a transfer switch MTx22 (fourth charge transfer portion) controls charge transfer from the second intra-pixel memory Mem21 to the FD2.A reset switch MRes1 (first reset portion) is connected to the FD1, and resets signal charges held in the FD1, the first intra-pixel memory Mem11, and the PD. Furthermore, a reset switch MRes2 (second reset portion) is connected to the FD2, and resets signal charges held in the FD2, the second intra-pixel memory Mem21, and the PD. An amplifier MOS MSF1 (first conversion/amplification portion) is connected to a current source provided for each vertical output line VL1, forms a source follower circuit, and outputs a voltage signal as a pixel signal in accordance with the charges held in the FD1. Furthermore, an amplifier MOS MSF2 (second conversion/amplification portion) is connected to a current source provided for each vertical output line VL2, forms a source follower circuit, and outputs a voltage signal as a pixel signal in accordance with the charges held in the FD2. A selection switch MSel1 (first selection portion) controls a connection between the signal output node of the amplifier MOS MSF1 and the vertical output line VL1 provided for each pixel column, and selects a pixel group i which transmits, via the vertical output line VL1, the voltage signal output from the amplifier MOS MSF1 to a column circuit 203 at the subsequent stage. Furthermore, a selection switch MSel2 (second selection portion) controls a connection between the signal output node of the amplifier MOS MSF2 and the vertical output line VL2 provided for each pixel column, and selects the pixel group i which transmits, via the vertical output line VL2, the voltage signal output from the amplifier MOS MSF2 to a column circuit 203 at the subsequent stage.」
(当審訳;[0113] フローティングディフュージョン(FD)1(第3の電荷保持手段)は、第1の画素内メモリMem11を介して転送された電荷を保持する。また、フローティングディフュージョン(FD)2(第4の電荷保持手段)は、第2の画素内メモリMem21を介して転送された電荷を保持する。また、転送スイッチMTx12(第3の電荷転送手段)は、第1の画素内メモリMem11からFD1への電荷転送を制御する。また、転送スイッチMTx22(第4の電荷転送手段)は、第2の画素内メモリMem21からFD2への電荷転送を制御する。また、リセットスイッチMRes1(第1のリセット手段)は、FD1に接続され、FD1、第1の画素内メモリMem11、PDに保持された信号電荷をリセットする。また、リセットスイッチMRes2(第2のリセット手段)は、FD2に接続され、FD2、第2の画素内メモリMem21、PDに保持された信号電荷をリセットする。また、増幅MOS MSF1(第1の変換増幅手段)は、垂直出力線VL1ごとに設けられた電流源に接続されることでソースフォロア回路を形成し、FD1に保持した電荷に応じて電圧信号を画素信号として出力する。また、増幅MOS MSF2(第2の変換増幅手段)は、垂直出力線VL2ごとに設けられた電流源に接続されることでソースフォロア回路を形成し、FD2に保持した電荷に応じて電圧信号を画素信号として出力する。また、選択スイッチMSel1(第1の選択手段)は、増幅MOS MSF1の信号出力ノードと画素列毎に設けられた垂直出力線VL1間の接続を制御し、増幅MOS MSF1から出力される電圧信号を垂直出力線VL1を介して後段の列回路203へと伝達する画素群iを選択する。また、選択スイッチMSel2(第2の選択手段)は、増幅MOS MSF2の信号出力ノードと画素列毎に設けられた垂直出力線VL2間の接続を制御し、増幅MOS MSF2から出力される電圧信号を垂直出力線VL2を介して後段の列回路203へと伝達する画素群iを選択する。)
・・・
[0114] Each above-described switch provided in the unit pixel 200 is controlled by each driving pulse supplied from a vertical scanning circuit 202. For example, the transfer switch MTx11 is controlled by a first transfer pulse PTx11i.The transfer switch MTx21 is controlled by a second transfer pulse PTx21i.The transfer switch MTx12 is controlled by a third transfer pulse PTx12i.The transfer switch MTx22 is controlled by a fourth transfer pulse PTx22i. Also, the reset switch MRes1 is controlled by a reset pulse PRes1i and the reset switch MRes2 is controlled by a reset pulse PRes2i. The selection switch MSel1 is controlled by a selection pulse PSel1i and the selection switch MSel2 is controlled by a selection pulse PSel2i.
(当審訳;[0114] 以上述べた、単位画素200内に設けられた各スイッチは、垂直走査回路202から供給される各駆動パルスによって制御される。例えば、転送スイッチMTx11は第1の転送パルスPTx11iによって制御される。転送スイッチMTx21は第2の転送パルスPTx21iによって制御される。転送スイッチMTx12は第3の転送パルスPTx12iによって制御される。転送スイッチMTx22は第4の転送パルスPTx22iによって制御される。また、リセットスイッチMRes1はリセットパルスPRes1i、リセットスイッチMRes2はリセットパルスPRes2iによってそれぞれ制御される。また、選択スイッチMSel1は選択パルスPSel1i、選択スイッチMSel2は選択パルスPSel2iによってそれぞれ制御される。)
・・・
[0118] As in FIG. 7A, assume that the subscript i after each pulse name shown in FIGS. 7B and 7C indicates the driving pulse supplied to the unit pixel 200i on the ith row in the solid-state image sensor including the unit pixels arranged in a matrix. A description will be made assuming that each switch is set in an ON state when each driving pulse is set at H level, while each switch is set in an OFF state when each driving pulse is set at L level.」
(当審訳;[0118] 図7(B)、(C)に示す各パルス名後の添え字iは、図7(A)と同様に、単位画素が行列状に配された固体撮像素子において、i行目の単位画素200iに対して供給される駆動パルスであることを示すものとする。また、各駆動パルスがHレベルの時に、各スイッチがオン状態となり、一方、各駆動パルスがLレベルの時に、各スイッチがオフ状態となるものとして、説明を行う。)

[0120] First, a method of controlling the solid-state image sensor in the reset period Res will be described. At time t3001, a first reset pulse PRes1i, a second reset pulse PRes2i, the first transfer pulse PTx11i, the second transfer pulse PTx21i, the third transfer pulse PTx12i, and the fourth transfer pulse PTx22i are set at H level.At this time, the first reset switch MRes1, the second reset switch MRes2, the first transfer switch MTx11, the second transfer switch MTx21, the third transfer switch MTx12, and the fourth transfer switch MTx22 are set in the ON states. Then, charges accumulated in the PD, the first intra-pixel memory Mem11, the second intra-pixel memory Mem12, the FD1, and the FD2 are reset.
(当審訳;[0120] まず、リセット期間Resにおける固体撮像素子の制御方法について説明する。時刻t3001で、第1のリセットパルスPRes1i、第2のリセットパルスPRes2i、第1の転送パルスPTx11i、第2の転送パルスPTx21i、第3の転送パルスPTx12i、第4の転送パルスPTx22iがHレベルとなる。この時、第1のリセットスイッチMRes1、第2のリセットスイッチMRes2、第1の転送スイッチMTx11、第2の転送スイッチMTx21、第3の転送スイッチMTx12、第4の転送スイッチMTx22がオン状態となる。そして、PD、第1の画素内メモリMem11、第2の画素内メモリMem12、FD1、FD2に蓄積された電荷がリセットされる。)

[0121] At time t3002, the third transfer pulse PTx21i and the fourth transfer pulse PTx22i are set at L level, and the third transfer switch MTx21 and the fourth transfer switch MTx22 are set in the OFF states. Therefore, the reset states of the PD, the first intra-pixel memory Mem11, and the second intra-pixel memory Mem21 are canceled, and the reset states of the FD1 and the FD2 are continued. The method of controlling the solid-state image sensor in the reset period Res has been described above.
(当審訳;[0121]時刻t3002で、第3の転送パルスPTx21i、第4の転送パルスPTx22iがLレベルとなり、第3の転送スイッチMTx21、第4の転送スイッチMTx22がオフ状態となる。したがって、PD、第1の画素内メモリMem11、第2の画素内メモリMem21のリセットが解除され、FD1、FD2のリセットは継続される。以上が、リセット期間Resにおける固体撮像素子の制御方法である。)
・・・
[0133] At time t3104, the third transfer pulse PTx12i and the fourth transfer pulse PTx22i are set at H level, and the third transfer switch MTx12 and the fourth transfer switch MTx22 are set in the ON states. Therefore, the charges Q11 held in the first intra-pixel memory Mem11 are transferred to the FD portion 1 and the charges Q21 held in the second intra-pixel memory Mem21 are transferred to the FD portion 2.
(当審訳;[0133] 時刻t3104で、第3の転送パルスPTx12i、第4の転送パルスPTx22iがHレベルとなり、第3の転送スイッチMTx12、第4の転送スイッチMTx22がオン状態となる。これによって、第1の画素内メモリMem11に保持された電荷Q11がFD部1へと転送され、第2の画素内メモリMem21に保持された電荷Q21がFD部2へと転送される。)

[0134] At time t3105, the third transfer pulse PTx12i is set at L level, the third transfer switch MTx12 is set in the OFF state, and transfer of the charges Q11 held in the first intra-pixel memory Mem11 to the FD portion 1 is terminated. Furthermore, the fourth transfer pulse PTx22i is set at L level, the fourth transfer switch MTx22 is set in the OFF state, and transfer of the charges Q21 held in the second intra-pixel memory Mem21 to the FD portion 2 is terminated.
(当審訳;[0134] 時刻t3105で、第3の転送パルスPTx12iがLレベルとなり、第3の転送スイッチMTx12がオフ状態となって、第1の画素内メモリMem11に保持された電荷Q11のFD部1への転送が終了される。また、第4の転送パルスPTx22iがLレベルとなり、第4の転送スイッチMTx22がオフ状態となって、第2の画素内メモリMem21に保持された電荷信号Q21のFD部2への転送が終了される。)」

イ「






(2)引用文献4に記載された事項
ア 前記(1)アの[0111]によれば、引用文献4に記載された第2の実施形態である「固体撮像素子の単位画素200」は、入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積する「光電変換素子PD」と、「光電変換素子PD」において生成された信号電荷の第1の画素内メモリMem11への転送を制御する「転送スイッチMTx11」と、光電変換素子PDにおいて生成された信号電荷の第2の画素内メモリMem21への転送を制御する「転送スイッチMTx21」と、を備えるものである。

イ 前記(1)アの[0113]によれば、「固体撮像素子の単位画素200」は、前記(2)アの他に、第1の画素内メモリMem11を介して転送された電荷を保持する「フローティングディフュージョンFD1」と、第2の画素内メモリMem21を介して転送された電荷を保持する「フローティングディフュージョンFD2」と、第1の画素内メモリMem11から「フローティングディフュージョンFD1」への電荷転送を制御する「転送スイッチMTx12」と、第2の画素内メモリMem21から「フローティングディフュージョンFD2」への電荷転送を制御する「転送スイッチMTx22」と、「フローティングディフュージョンFD1」に接続され、「フローティングディフュージョンFD1」に保持された信号電荷をリセットする「リセットスイッチMRes1」と、「フローティングディフュージョンFD2」に接続され、「フローティングディフュージョンFD2」に保持された信号電荷をリセットする「リセットスイッチMRes2」と、「フローティングディフュージョンFD1」に保持した電荷に応じて電圧信号を画素信号として出力する「増幅MOS MSF1」と、「フローティングディフュージョンFD2」に保持した電荷に応じて電圧信号を画素信号として出力する「増幅MOS MSF2」と、を備えるものである。

ウ 前記(1)アの[0114]によれば、「転送スイッチMTx11」は、第1の転送パルスPTx11iによって制御され、「転送スイッチMTx21」は、第2の転送パルスPTx21iによって制御され、「転送スイッチMTx12」は、第3の転送パルスPTx12iによって制御され、「転送スイッチMTx22」は、第4の転送パルスPTx22iによって制御され、「リセットスイッチMRes1」は、リセットパルスPRes1iによって制御され、「リセットスイッチMRes2」は、リセットパルスPRes2iによって制御されるものである。

エ 前記(1)イのFIG.7Aの等価回路図から、「光電変換素子PD」に対応する回路記号が、フォトダイオードであることが見てとれるから、「光電変換素子PD」は、フォトダイオードである。

オ 前記(1)イのFIG.7Aの等価回路図のうち、「光電変換素子PD」から「増幅MOS MSF1」に至る回路について、「転送スイッチMTx11」、「転送スイッチMTx12」、「リセットスイッチMRes1」、「増幅MOS MSF1」は、いずれも、ソース端子、ドレイン端子、及び、ゲート端子とを備えるMOSFETトランジスタであり、「転送スイッチMTx11」は、「光電変換素子PD」のカソード端子と接続する、ソース端子及びドレインの端子の一方と、「転送スイッチMTx12」と接続する、ソース端子及びドレインの端子の他方と、を備え、「転送スイッチMTx12」は、「転送スイッチMTx11」と接続する、ソース端子及びドレインの端子の一方と、「フローティングディフュージョンFD1」と接続する、ソース端子及びドレインの端子の他方と、「第3の転送パルスPTx12i」が入力されるゲート端子と、を備え、「リセットスイッチMRes1」は、「フローティングディフュージョンFD1」と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、「リセットパルスPRes1i」が入力されるゲート端子と、を備え、「増幅MOS MSF1」は、画素信号を出力するための電源線と接続する、ソース端子及びドレインの端子の一方と、画素信号を出力する、ソース端子及びドレインの端子の他方と、「フローティングディフュージョンFD1」と接続する、ゲート端子と、を備えることがFIG.7Aから見てとれる。

カ 前記(1)のFIG.7Aの等価回路図のうち、「光電変換素子PD」から「増幅MOS MSF2」に至る回路について、「転送スイッチMTx21」、「転送スイッチMTx22」、「リセットスイッチMRes2」、「増幅MOS MSF2」は、いずれも、ソース端子、ドレイン端子、及び、ゲート端子とを備えるMOSFETトランジスタであり、「転送スイッチMTx21」は、「光電変換素子PD」のカソード端子と接続する、ソース端子及びドレインの端子の一方と、「転送スイッチMTx22」と接続する、ソース端子及びドレインの端子の他方と、を備え、「転送スイッチMTx22」は、「転送スイッチMTx21」と接続する、ソース端子及びドレインの端子の一方と、「フローティングディフュージョンFD2」と接続する、ソース端子及びドレインの端子の他方と、「第4の転送パルスPTx22i」が入力されるゲート端子と、を備え、「リセットスイッチMRes2」は、「フローティングディフュージョンFD2」と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、「リセットパルスPRes2i」が入力されるゲート端子と、を備え、「増幅MOS MSF2」は、画素信号を出力するための電源線と接続する、ソース端子及びドレインの端子の一方と、画素信号を出力する、ソース端子及びドレインの端子の他方と、「フローティングディフュージョンFD2」と接続する、ゲート端子と、を備えることがFIG.7Aから見てとれる。

(3)引用発明
前記(2)によれば、引用文献4には次の発明(以下、「引用発明」という。)が記載されているといえる。

「固体撮像素子の単位画素200において、
入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積するフォトダイオードである光電変換素子PDと、
光電変換素子PDにおいて生成された信号電荷の第1の画素内メモリMem11への転送を制御する転送スイッチMTx11と、
光電変換素子PDにおいて生成された信号電荷の第2の画素内メモリMem21への転送を制御する転送スイッチMTx21と、
第1の画素内メモリMem11を介して転送された電荷を保持するフローティングディフュージョンFD1と、
第2の画素内メモリMem21を介して転送された電荷を保持するフローティングディフュージョンFD2と、
第1の画素内メモリMem11からフローティングディフュージョンFD1への電荷転送を制御する転送スイッチMTx12と、
第2の画素内メモリMem21からフローティングディフュージョンFD2への電荷転送を制御する転送スイッチMTx22と、
フローティングディフュージョンFD1に接続され、フローティングディフュージョンFD1に保持された信号電荷をリセットするリセットスイッチMRes1と、
フローティングディフュージョンFD2に接続され、フローティングディフュージョンFD2に保持された信号電荷をリセットするリセットスイッチMRes2と、
フローティングディフュージョンFD1に保持した電荷に応じて電圧信号を画素信号として出力する増幅MOS MSF1と、
フローティングディフュージョンFD2に保持した電荷に応じて電圧信号を画素信号として出力する増幅MOS MSF2と、を備え、
転送スイッチMTx11、転送スイッチMTx12、リセットスイッチMRes1、増幅MOS MSF1、転送スイッチMTx21、転送スイッチMTx22、リセットスイッチMRes2、増幅MOS MSF2は、ソース端子、ドレイン端子、及び、ゲート端子を備えるMOSFETトランジスタであり、
転送スイッチMTx11は、光電変換素子PDのカソード端子と接続する、ソース端子及びドレインの端子の一方と、転送スイッチMTx12と接続する、ソース端子及びドレインの端子の他方と、第1の転送パルスPTx11iが入力されるゲート端子と、を備え、
転送スイッチMTx12は、転送スイッチMTx11と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンFD1と接続する、ソース端子及びドレインの端子の他方と、第3の転送パルスPTx12iが入力されるゲート端子と、を備え、
リセットスイッチMRes1は、フローティングディフュージョンFD1と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、リセットパルスPRes1iが入力されるゲート端子と、を備え、
増幅MOS MSF1は、画素信号を出力するための電源線と接続する、ソース端子及びドレインの端子の一方と、画素信号を出力する、ソース端子及びドレインの端子の他方と、フローティングディフュージョンFD1と接続する、ゲート端子と、を備え、
転送スイッチMTx21は、光電変換素子PDのカソード端子と接続する、ソース端子及びドレインの端子の一方と、転送スイッチMTx22と接続する、ソース端子及びドレインの端子の他方と、第2の転送パルスPTx21iが入力されるゲート端子と、を備え、
転送スイッチMTx22は、転送スイッチMTx21と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンFD2と接続する、ソース端子及びドレインの端子の他方と、第4の転送パルスPTx22iが入力されるゲート端子と、を備え、
リセットスイッチMRes2は、フローティングディフュージョンFD2と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、リセットパルスPRes2iが入力されるゲート端子と、を備え、
増幅MOS MSF2は、画素信号を出力するための電源線と接続する、ソース端子及びドレインの端子の一方と、画素信号を出力する、ソース端子及びドレインの端子の他方と、フローティングディフュージョンFD2と接続する、ゲート端子と、を備え、
転送スイッチMTx11は、第1の転送パルスPTx11iによって制御され、
転送スイッチMTx21は、第2の転送パルスPTx21iによって制御され、
転送スイッチMTx12は、第3の転送パルスPTx12iによって制御され、
転送スイッチMTx22は、第4の転送パルスPTx22iによって制御され、
リセットスイッチMRes1は、リセットパルスPRes1iによって制御され、
リセットスイッチMRes2は、リセットパルスPRes2iによって制御される、
固体撮像素子の単位画素200。」

2 対比
本願発明1と引用発明とを対比する。
(1)引用発明の「入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積するフォトダイオードである光電変換素子PD」は、フォトダイオードであるから、本願発明1の「フォトダイオード」と同様に「光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されている」といえる。
したがって、引用発明の「入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積する光電変換素子PD」は、本願発明1の「光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオード(2480)」に相当する。

(2)引用発明の「第1の画素内メモリMem11を介して転送された電荷を保持するフローティングディフュージョンFD1」は、「第1の画素内メモリMem11」に転送された「光電変換素子PDにおいて生成された信号電荷」を保持するものであるから、光電変換素子PDで生成された信号電荷を保持するキャパシタとしての機能を有するものであるといえる。
一方、本願発明1の「第1のキャパシタ(2422)」は、「前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている」ものであるから、フォトダイオードによって生成された光キャリアを蓄積するものであるといえる。
ここで、上記(1)を参酌すると、引用発明の「光電変換素子PD」、「信号電荷」は、本願発明1の「フォトダイオード」、「光キャリア」にそれぞれ相当する。
そうすると、引用発明の「フローティングディフュージョンFD1」と、本願発明1の「第1のキャパシタ(2422)」とは、フォトダイオードによって生成される光キャリアを蓄積するものである点で共通する。
以上によれば、引用発明の「第1の画素内メモリMem11を介して転送された電荷を保持するフローティングディフュージョンFD1」は、本願発明1の「前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第1のキャパシタ(2422)」に相当する。

(3)引用発明の「フローティングディフュージョンFD1に接続され、フローティングディフュージョンFD1に保持された信号電荷をリセットするリセットスイッチMRes1」は、「フローティングディフュージョンFD1と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、リセットパルスPRes1iが入力されるゲート端子と、を備え」るものであるからMOSFETトランジスタであるといえ、また、「フローティングディフュージョンFD1」には、「リセットするリセットスイッチMRes1」を介して「信号電荷をリセットするための電源線」からの電圧が印加されて、「フローティングディフュージョンFD1」に保持された信号電荷をリセットすることにより、所定の電圧に充電されるといえるから、本願発明1の「前記第1のキャパシタを第1の電圧まで充電するように構成されている第1のリセットMOSFETトランジスタ(2420)」に相当する。

(4)引用発明の「増幅MOS MSF1」を介して「フローティングディフュージョンFD1に保持した電荷に応じて電圧信号を画素信号として出力する」ことは、本願発明1の「第1の読み出し電圧を出力する」ことに相当する。
また、引用発明の「増幅MOS MSF1」と共に、「フローティングディフュージョンFD1」及び「リセットスイッチMRes1」と、を備えた回路は、「フローティングディフュージョンFD1に保持した電荷に応じて電圧信号を画素信号として出力する」ための回路であるといえるから、前記(2)及び(3)を参酌すると、本願発明1の「第1の読み出し電圧を出力するように構成されている第1の読み出し回路(2410)であって、前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第1のキャパシタ(2422)と、前記第1のキャパシタを第1の電圧まで充電するように構成されている第1のリセットMOSFETトランジスタ(2420)とを備える、第1の読み出し回路」に相当する。

(5)引用発明の「第2の画素内メモリMem21を介して転送された電荷を保持するフローティングディフュージョンFD2」は、「第2の画素内メモリMem21」に転送された「光電変換素子PDにおいて生成された信号電荷」を保持するものであるから、光電変換素子PDで生成された信号電荷を保持するキャパシタとしての機能を有するものであるといえる。
一方、本願発明1の「第2のキャパシタ(2442)」は、「前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている」ものであるから、フォトダイオードによって生成された光キャリアを蓄積するものであるといえる。
ここで、上記(1)を参酌すると、引用発明の「光電変換素子PD」、「信号電荷」は、本願発明1の「フォトダイオード」、「光キャリア」にそれぞれ相当する。
そうすると、引用発明の「フローティングディフュージョンFD2」と、本願発明1の「第2のキャパシタ(2442)」とは、フォトダイオードによって生成される光キャリアを蓄積するものである点で共通する。
以上によれば、引用発明の「第2の画素内メモリMem21を介して転送された電荷を保持するフローティングディフュージョンFD2」は、本願発明1の「前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第2のキャパシタ(2442)」に相当する。

(6)引用発明の「フローティングディフュージョンFD2に接続され、フローティングディフュージョンFD2に保持された信号電荷をリセットするリセットスイッチMRes2」は、「フローティングディフュージョンFD2と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、リセットパルスPRes2iが入力されるゲート端子と、を備え」るものであるからMOSFETトランジスタであるといえ、また、「フローティングディフュージョンFD2」には、「リセットするリセットスイッチMRes2」を介して「信号電荷をリセットするための電源線」からの電圧が印加されて、「フローティングディフュージョンFD2」に保持された信号電荷をリセットすることにより、所定の電圧に充電されるといえるから、本願発明1の「前記第2のキャパシタを第2の電圧まで充電するように構成されている第2のリセットMOSFETトランジスタ(2440)」に相当する。

(7)引用発明の「増幅MOS MSF2」を介して「フローティングディフュージョンFD2に保持した電荷に応じて電圧信号を画素信号として出力する」ことは、本願発明1の「第2の読み出し電圧を出力する」ことに相当する。
また、引用発明の「増幅MOS MSF2」と共に、「フローティングディフュージョンFD2」及び「リセットスイッチMRes2」と、を備えた回路は、「フローティングディフュージョンFD2に保持した電荷に応じて電圧信号を画素信号として出力する」ための回路であるといえるから、前記(5)及び(6)を参酌すると、本願発明1の「第2の読み出し電圧を出力するように構成されている第2の読み出し回路(2430)であって、前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第2のキャパシタ(2442)と、前記第2のキャパシタを第2の電圧まで充電するように構成されている第2のリセットMOSFETトランジスタ(2440)とを備える、第2の読み出し回路」に相当する。

(8)引用発明の「転送スイッチMTx12」は、「転送スイッチMTx11と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンFD1と接続する、ソース端子及びドレインの端子の他方と、第3の転送パルスPTx12iが入力されるゲート端子と、を備え」るものであり、「第3の転送パルスPTx12i」が入力される「ゲート端子」が、「転送パルスPTx12i」を供給する電圧源に接続されることは明らかである。
また、引用発明の「転送スイッチMTx12」は、前記1(1)アの[0133]、[0134]によれば、時刻t3104で、「第3の転送スイッチMTx12」がオン状態となり、第1の画素内メモリMem11に保持された電荷Q11が「フローティングディフュージョンFD1」へと転送され、時刻t3105で、「第3の転送スイッチMTx12」がオフ状態となって、第1の画素内メモリMem11に保持された電荷Q11の「フローティングディフュージョンFD1」への転送が終了するものである。
一方、本願発明1の「第1のシャッターMOSFETトランジスタ(2412)」の動作に関して、本願の明細書の【0230】の「充電が完了した後、フォトダイオード2480によって生成される電気信号の積分が開始し得る。第1のMOSFET2412および第2のMOSFET2432は、MOSFET2412および2432のゲート端子に結合されている第1の制御電圧源2405を通して、第1の制御電圧2404(Vc1)を生成することによって積分を開始し、終了するように制御され得る。」との記載、及び、本願の明細書の【0236】の「プリセットされた積分時間の経過後に、第1の制御電圧2404は第1のMOSFET2412および第2のMOSFET2432をオフにするように(たとえば、0Vに)設定されるものとしてよく、これは光電流がそれぞれのMOSFET2412および2432を通って流れるのを停止し、積分を停止する。」との記載から、本願発明1の「第1のMOSFET2412」は、「第1のMOSFET2412」の「ゲート端子」に結合されている第1の制御電圧源2405を通して、第1の制御電圧2404(Vc1)を生成することにより、キャパシタ2422の光電流の積分の開始と停止、すなわち、電荷の転送の開始と停止を制御するものである。
そうすると、引用発明の「転送スイッチMTx12」は、「フローティングディフュージョンFD1」への電荷の転送の開始と終了を、「転送スイッチMTx12」の「ゲート端子」に入力される「転送パルスPTx21i」に基づいて制御するものであるから、本願発明1の「第1のシャッターMOSFETトランジスタ(2412)」と同様の機能を果たすものである。
したがって、引用発明の「転送スイッチMTx12」は、本願発明1の「第1のシャッターMOSFETトランジスタ(2412)」に相当する。
また、引用発明の「転送パルスPTx21i」を供給する電圧源は、「転送スイッチMTx12」の「ゲート端子」に入力されて、「フローティングディフュージョンFD1」への電荷の転送の開始と終了を制御するための電圧を供給するから、本願発明1の「第1のシャッターMOSFETトランジスタ(2412)」の「第1のゲート端子」に結合されている「第1の制御電圧源」に相当する。
そして、引用発明の「転送スイッチMTx12」が備える「ソース電極又はドレイン電極の一方の端子」、「フローティングディフュージョンFD1と接続する、ソース端子及びドレインの端子の他方」、「第3の転送パルスPTx21iを供給する電圧源」に接続される「第3の転送パルスPTx12iが入力されるゲート端子」は、本願発明1の「第1のシャッターMOSFETトランジスタ(2412)」が備える「第1のチャネル端子」、「前記第1の読み出し回路の前記第1のキャパシタに結合されている第2のチャネル端子」、「第1の制御電圧源に結合されている第1のゲート端子」にそれぞれ相当する。
以上によれば、引用発明の「転送スイッチMTx11と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンFD1と接続する、ソース端子及びドレインの端子の他方と、第3の転送パルスPTx12iが入力されるゲート端子と、を備え」た「第1の画素内メモリMem11からフローティングディフュージョンFD1への電荷転送を制御する転送スイッチMTx12」は、本願発明1の「第1のシャッターMOSFETトランジスタ(2412)であって、第1のチャネル端子と、前記第1の読み出し回路の前記第1のキャパシタに結合されている第2のチャネル端子と、第1の制御電圧源に結合されている第1のゲート端子とを備える、第1のシャッターMOSFETトランジスタ」に相当する。

(9)引用発明の「転送スイッチMTx22」は、「転送スイッチMTx21と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンFD2と接続する、ソース端子及びドレインの端子の他方と、第4の転送パルスPTx22iが入力されるゲート端子と、を備え」るものであり、「転送パルスPTx22i」が入力される「ゲート端子」が、「転送パルスPTx22i」を供給する電圧源に接続されることは明らかである。
また、引用発明の「転送スイッチMTx22」は、前記1(1)アの[0133]、[0134]によれば、時刻t3104で、「第4の転送スイッチMTx22」がオン状態となり、第2の画素内メモリMem21に保持された電荷Q21が「フローティングディフュージョンFD2」へと転送され、時刻t3105で、「第4の転送スイッチMTx22」がオフ状態となって、第2の画素内メモリMem21に保持された電荷Q21の「フローティングディフュージョンFD2」への転送が終了するものである。
一方、本願発明1の「第2のシャッターMOSFETトランジスタ(2432)」の動作に関して、本願の明細書の【0230】の「充電が完了した後、フォトダイオード2480によって生成される電気信号の積分が開始し得る。第1のMOSFET2412および第2のMOSFET2432は、MOSFET2412および2432のゲート端子に結合されている第1の制御電圧源2405を通して、第1の制御電圧2404(Vc1)を生成することによって積分を開始し、終了するように制御され得る。」との記載、及び、本願の明細書の【0236】の「プリセットされた積分時間の経過後に、第1の制御電圧2404は第1のMOSFET2412および第2のMOSFET2432をオフにするように(たとえば、0Vに)設定されるものとしてよく、これは光電流がそれぞれのMOSFET2412および2432を通って流れるのを停止し、積分を停止する。」との記載から、本願発明1の「第2のシャッターMOSFETトランジスタ(2432)」は、本願発明1の「第2のMOSFET2432」の「ゲート端子」に結合されている第1の制御電圧源2405を通して、第1の制御電圧2404(Vc1)を生成することにより、キャパシタ2442の光電流の積分の開始と停止、すなわち、電荷の転送の開始と停止を制御するものである。
そうすると、引用発明の「転送スイッチMTx22」は、「フローティングディフュージョンFD2」への電荷の転送の開始と終了を、「転送スイッチMTx22」の「ゲート端子」に入力される「転送パルスPTx22i」に基づいて制御するものであるから、本願発明1の「第2のシャッターMOSFETトランジスタ(2432)」と同様の機能を果たすものである。
したがって、引用発明の「転送スイッチMTx22」は、本願発明1の「第2のシャッターMOSFETトランジスタ(2432)」に相当する。
また、引用発明の「転送パルスPTx22i」を供給する電圧源は、「転送スイッチMTx22」の「ゲート端子」に入力されて、「フローティングディフュージョンFD2」への電荷の転送の開始と終了を制御するための電圧を供給するから、本願発明1の「第2のシャッターMOSFETトランジスタ(2432)」の「第2のゲート端子」に結合されている「第2の制御電圧源」に相当する。
そして、引用発明の「転送スイッチMTx22」が備える「ソース電極又はドレイン電極の一方の端子」、「フローティングディフュージョンFD2と接続する、ソース端子及びドレインの端子の他方」、「転送パルスPTx22iを供給する電圧源」に接続される「ゲート端子」は、本願発明1の「第2のシャッターMOSFETトランジスタ(2432)」が備える「第3のチャネル端子」、「前記第2の読み出し回路の前記第2のキャパシタに結合されている第4のチャネル端子」、「第2の制御電圧源に結合されている第2のゲート端子」にそれぞれ相当する。
以上によれば、引用発明の「転送スイッチMTx21と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンFD2と接続する、ソース端子及びドレインの端子の他方と、第4の転送パルスPTx22iが入力されるゲート端子と、を備え」た「第2の画素内メモリMem21からフローティングディフュージョンFD2への電荷転送を制御する転送スイッチMTx22」は、本願発明1の「第2のシャッターMOSFETトランジスタ(2432)であって、第3のチャネル端子と、前記第2の読み出し回路の前記第2のキャパシタに結合されている第4のチャネル端子と、第2の制御電圧源に結合されている第2のゲート端子とを備える、第2のシャッターMOSFETトランジスタ」に相当する。

(10)引用発明の「光電変換素子PDにおいて生成された信号電荷の第1の画素内メモリMem11への転送を制御する転送スイッチMTx11」は、前記1(1)アの[0120]、[0121]によれば、時刻t3001で、「第1の転送パルスPTx11i」がHレベルとなることで、オン状態となり、また、引用発明の「光電変換素子PDにおいて生成された信号電荷の第2の画素内メモリMem21への転送を制御する転送スイッチMTx21」は、前記(1)アの[0120]、[0121]によれば、時刻t3001で、「第2の転送パルスPTx21i」がHレベルとなることで、オン状態となり、時刻t3002で、「第3の転送パルスPTx21i」がLレベルとなることで、「第3の転送スイッチMTx21」がオフ状態となることが記載されているから、引用発明の「光電変換素子PDにおいて生成された信号電荷の第1の画素内メモリMem11への転送を制御する転送スイッチMTx11」、及び、「光電変換素子PDにおいて生成された信号電荷の第2の画素内メモリMem21への転送を制御する転送スイッチMTx21」は、それぞれ「第1の転送パルスPTx11i」及び「第2の転送パルスPTx21i」によって制御されて、「光電変換素子PD」において生成された信号電荷を、それぞれ、後続の「増幅MOS MSF1」と、「フローティングディフュージョンFD1」、「リセットスイッチMRes1」と、を備えた回路、及び、「増幅MOS MSF2」と、「フローティングディフュージョンFD2」、「リセットスイッチMRes2」と、を備えた回路にそれぞれ転送するものである。
そうすると、引用発明の「光電変換素子PDにおいて生成された信号電荷の第1の画素内メモリMem11への転送を制御する転送スイッチMTx11」及び「光電変換素子PDにおいて生成された信号電荷の第2の画素内メモリMem21への転送を制御する転送スイッチMTx21」より構成される回路は、「光電変換素子PD」において生成された信号電荷をそれぞれ、後続の読み出し回路に転送するから、本願発明1の「前記フォトダイオードによって生成された前記光キャリアをステアリングして前記第1の読み出し回路および前記第2の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路(2450)」に相当する。

(11)引用発明の「転送スイッチMTx11」及び「転送スイッチMTx21」より構成される回路のうち、「転送スイッチMTx11」は、「転送スイッチMTx12」を介して後続の「増幅MOS MSF1」と、「フローティングディフュージョンFD1」、「リセットスイッチMRes1」と、を備えた回路に接続される。
また、引用発明の「転送スイッチMTx11」及び「転送スイッチMTx21」より構成される回路のうち、「転送スイッチMTx21」は、「転送スイッチMTx22」を介して後続の「増幅MOS MSF2」と、「フローティングディフュージョンFD2」、「リセットスイッチMRes2」と、を備えた回路に接続される。
一方、本願の図24Aによれば、本願発明1の「電流ステアリング回路(2450)」のうち、「第1の電流ステアリングMOSFETトランジスタ(2452)」は、「第1のシャッターMOSFETトランジスタ(2412)」を介して、「第1の読み出し回路(2410)」に接続するものであり、本願発明1の「電流ステアリング回路(2450)」のうち、「第2の電流ステアリングMOSFETトランジスタ(2454)」は、「第2のシャッターMOSFETトランジスタ(2432)」を介して、「第2の読み出し回路(2430)」に接続するものである。
そうすると、引用発明の「転送スイッチMTx11」及び「転送スイッチMTx21」より構成される回路のうち、「転送スイッチMTx11」は、本願発明1の「電流ステアリング回路(2450)」のうち、「第1の電流ステアリングMOSFETトランジスタ(2452)」に相当し、引用発明の「転送スイッチMTx11」及び「転送スイッチMTx21」より構成される回路のうち、「転送スイッチMTx21」は、本願発明1の「電流ステアりング回路(2450)」のうち、「第2の電流ステアリングMOSFETトランジスタ(2454)」に相当するといえる。

(12)引用発明の「転送スイッチMTx11」は、「光電変換素子PDのカソード端子と接続する、ソース端子及びドレインの端子の一方」と、「転送スイッチMTx12のソース電極又はドレイン電極の一方の端子」と接続する、「ソース端子及びドレインの端子の他方」と、「第1の転送パルスPTx11iが入力されるゲート端子」と、を備えるものであり、「第1の転送パルスPTx11i」が入力される「ゲート端子」が、「第1の転送パルスPTx11i」を供給する電圧源に接続されることは明らかである。
そして、引用発明の「転送パルスPTx11i」を供給する電圧源は、「転送スイッチMTx11」の「ゲート端子」に入力されるから、本願発明1の「第1の電流ステアリングMOSFETトランジスタ(2452)」の「第3のゲート端子」に結合されている「第3の制御電圧源」に相当する。
そうすると、引用発明の「転送スイッチMTx11」が備える、「第1の転送パルスPTx11iを供給する電圧源」に接続される「第1の転送パルスPTx11iが入力されるゲート端子」、「光電変換素子PDのアノードと接続する、ソース端子及びドレインの端子の一方」、「転送スイッチMTx12のソース電極又はドレイン電極の一方の端子」と接続する、「ソース端子及びドレインの端子の他方」は、本願発明1の「第1の電流ステアリングMOSFETトランジスタ(2452)」が備える「第3の制御電圧源(2456)に結合されている第3のゲート端子」、「前記フォトダイオードの第1の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第5のチャネル端子」、「前記第1のチャネル端子に結合されている第6のチャネル端子」にそれぞれ相当する。

(13)引用発明の「転送スイッチMTx21」は、「光電変換素子PDのカソード端子と接続する、ソース端子及びドレインの端子の一方」と、「転送スイッチMTx22のソース電極又はドレイン電極の一方の端子」と接続する、「ソース端子及びドレインの端子の他方」と、「第2の転送パルスPTx21iが入力されるゲート端子」と、を備えるものであり、「第2の転送パルスPTx21i」が入力される「ゲート端子」が、「第2の転送パルスPTx21i」を供給する電圧源に接続されることは明らかである。
そして、引用発明の「転送パルスPTx21i」を供給する電圧源は、「転送スイッチMTx21」の「ゲート端子」に入力されるから、本願発明1の「第2の電流ステアリングMOSFETトランジスタ(2454)」の「第4のゲート端子」に結合されている「第4の制御電圧源」に相当する。
そうすると、引用発明の「転送スイッチMTx21」が備える、「第2の転送パルスPTx21iを供給する電圧源」に接続される「第2の転送パルスPTx21iが入力されるゲート端子」、「光電変換素子PDのアノードと接続する、ソース端子及びドレインの端子の一方」、「転送スイッチMTx22のソース電極又はドレイン電極の一方の端子」と接続する、「ソース端子及びドレインの端子の他方」は、本願発明1の「第2の電流ステアリングMOSFETトランジスタ(2454)」が備える「第4の制御電圧源(2458)に結合されている第4のゲート端子」、「前記フォトダイオードの前記第1の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第7のチャネル端子」、「前記第3のチャネル端子に結合されている第8のチャネル端子」にそれぞれ相当する。

(14)引用発明の「転送スイッチMTx12」の「第3の転送パルスPTx12iが入力されるゲート端子」は、「第3の転送パルスPTx21iを供給する電圧源」から「転送パルスPTx21i」に応じた所定の電圧が印可されるものであり、「転送パルスPTx21i」に応じた所定の電圧により、「転送スイッチMTx12」がオン状態又はオフ状態となるから、「転送スイッチMTx12」の「ソース電極又はドレイン電極の一方の端子」に接続される「フローティングディフュージョンFD1」の電圧と、「転送スイッチMTx12」の「ソース電極又はドレイン電極の一方の端子」との電圧差を制御するものである。
よって、引用発明の「転送スイッチMTx12」の「転送パルスPTx21i」に応じた所定の電圧により、「転送スイッチMTx12」をオン状態又はオフ状態に制御することは、前記(8)を参酌すると、本願発明1の「前記第1のシャッターMOSFETトランジスタは、前記第1の制御電圧源から、第1の制御電圧(2404)を受け、前記第1の電圧と前記第1のシャッターMOSFETトランジスタの前記第1のチャネル端子の電圧との間の第1の電圧差を制御する」ことに相当する。

(15)引用発明の「転送スイッチMTx22」の「第4の転送パルスPTx22iが入力されるゲート端子」は、「第4の転送パルスPTx22iを供給する電圧源」から「転送パルスPTx22i」に応じた所定の電圧が印可されるものであり、「転送パルスPTx22i」に応じた所定の電圧により、「転送スイッチMTx22」がオン状態又はオフ状態となるから、「転送スイッチMTx22」の「ソース電極又はドレイン電極の一方の端子」に接続される「フローティングディフュージョンFD2」の電圧と、「転送スイッチMTx22」の「ソース電極又はドレイン電極の一方の端子」との電圧差を制御するものである。
よって、引用発明の「転送スイッチMTx22」の「転送パルスPTx22i」に応じた所定の電圧により、「転送スイッチMTx22」をオン状態又はオフ状態に制御することは、前記(9)を参酌すると、本願発明1の「前記第2のシャッターMOSFETトランジスタは、前記第2の制御電圧源から、第2の制御電圧を受け、前記第2の電圧と前記第2のシャッターMOSFETトランジスタの前記第3のチャネル端子の電圧との間の第2の電圧差を制御する」ことに相当する。

(16)引用発明の「固体撮像素子の単位画素200」は、回路を構成するから、本願発明1の「回路(2400)」に相当する。

3 一致点及び相違点
上記2を踏まえると、本願発明1と引用発明の一致点及び相違点は、以下のとおりとなる。

(1) 一致点
「光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオード(2480)と、
第1の読み出し電圧を出力するように構成されている第1の読み出し回路(2410)であって、
前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第1のキャパシタ(2422)と、
前記第1のキャパシタを第1の電圧まで充電するように構成されている第1のリセットMOSFETトランジスタ(2420)とを備える、第1の読み出し回路と、
第2の読み出し電圧を出力するように構成されている第2の読み出し回路(2430)であって、
前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第2のキャパシタ(2442)と、
前記第2のキャパシタを第2の電圧まで充電するように構成されている第2のリセットMOSFETトランジスタ(2440)とを備える、第2の読み出し回路と、
第1のシャッターMOSFETトランジスタ(2412)であって、
第1のチャネル端子と、
前記第1の読み出し回路の前記第1のキャパシタに結合されている第2のチャネル端子と、
第1の制御電圧源に結合されている第1のゲート端子とを備える、第1のシャッターMOSFETトランジスタと、
第2のシャッターMOSFETトランジスタ(2432)であって、
第3のチャネル端子と、
前記第2の読み出し回路の前記第2のキャパシタに結合されている第4のチャネル端子と、
第2の制御電圧源に結合されている第2のゲート端子とを備える、第2のシャッターMOSFETトランジスタと、
前記フォトダイオードによって生成された前記光キャリアをステアリングして前記第1の読み出し回路および前記第2の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路(2450)であって、
第3の制御電圧源(2456)に結合されている第3のゲート端子、前記フォトダイオードの第1の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第5のチャネル端子、および前記第1のチャネル端子に結合されている第6のチャネル端子を備える第1の電流ステアリングMOSFETトランジスタ(2452)と、
第4の制御電圧源(2458)に結合されている第4のゲート端子、前記フォトダイオードの前記第1の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第7のチャネル端子、および前記第3のチャネル端子に結合されている第8のチャネル端子を備える第2の電流ステアリングMOSFETトランジスタ(2454)と、を備える電流ステアリング回路と、を備える回路(2400)であって、
該回路の動作時に、前記第1のシャッターMOSFETトランジスタは、前記第1の制御電圧源から、第1の制御電圧(2404)を受け、前記第1の電圧と前記第1のシャッターMOSFETトランジスタの前記第1のチャネル端子の電圧との間の第1の電圧差を制御するように構成されており、
該回路の動作時に、前記第2のシャッターMOSFETトランジスタは、前記第2の制御電圧源から、第2の制御電圧を受け、前記第2の電圧と前記第2のシャッターMOSFETトランジスタの前記第3のチャネル端子の電圧との間の第2の電圧差を制御するように構成されている、
回路(2400)。」

(2)相違点
ア 相違点1
本願発明1が、「前記第1の制御電圧は、前記第1のキャパシタと前記第1の電流ステアリングMOSFETトランジスタの前記第6のチャネル端子との間の電圧差を、前記第1のリセットMOSFETトランジスタに供給される第1の電源電圧の10%以上となるように制御するように構成されて」いるのに対して、引用発明では、そのような構成を備えていない点。

イ 相違点2
本願発明1が、「前記第2の制御電圧は、前記第2のキャパシタと前記第2の電流ステアリングMOSFETトランジスタの前記第8のチャネル端子との間の電圧差を、前記第2のリセットMOSFETトランジスタに供給される第2の電源電圧の10%以上となるように制御するように構成されて」いるのに対して、引用発明では、そのような構成を備えていない点。

ウ 相違点3
本願発明1が、「前記回路の動作時に、前記第1のシャッターMOSFETトランジスタまたは前記第2のシャッターMOSFETトランジスタは閾値下領域または飽和領域内で動作され」ているのに対して、引用発明では、そのような構成を備えていない点。

エ 相違点4
本願発明1が、「前記フォトダイオードが、ゲルマニウムを含む光吸収領域をさらに備える」のに対して、引用発明では、そのような構成を備えていない点。

4 相違点についての判断
(1)相違点1について検討する。
引用発明の「固体撮像素子の単位画素200」は、前記1(1)アの[0109]によれば、信号読み出しにかかる時間を短縮し、高フレームレートでの読み出しを行うことを可能にするという課題を解決するために、「PD以降の信号の読出し経路を並列で備えていることで、信号読み出しにかかる時間を短縮することができ」「高フレームレートでの読出しを行うことが可能となる」ものである。
そして、引用発明の「転送スイッチMTx12」は、上記2(3)で検討したように、MOSFETトランジスタであり、ゲート端子に転送パルスPTx21iが入力されるものであるところ、前記1(1)アの[0118]、及び、同イのFIG.7B、FIG.7Cによれば、転送パルスPTx21iは、Lレベル又はHレベルのパルスであるから、「転送スイッチMTx12」は、Hレベルの時にオン状態となり、Lレベルの時にオフ状態となるとの動作をするものである。
しかし、引用文献4には、「転送スイッチMTx12」の「ソース電極又はドレイン電極の一方」と「転送スイッチMTx12」の「ソース電極又はドレイン電極の他方」との間の電圧差をどのような値となるように制御するのかについては記載も示唆もされていないから、相違点1は、実質的なものである。
また、「転送スイッチMTx12」の「ソース電極又はドレイン電極の一方」と「転送スイッチMTx12」の「ソース電極又はドレイン電極の他方」との間の電圧差を、「リセットスイッチMRes1」に供給される第1の電源電圧の10%以上となるように制御することは、本願の優先日前における周知技術であったとはいえず、また、引用文献1〜3に記載も示唆もされていない。
よって、引用発明において、「転送スイッチMTx12」の「ソース電極又はドレイン電極の一方」と「転送スイッチMTx12」の「ソース電極又はドレイン電極の他方」との間の電圧差を、「リセットスイッチMRes1」に供給される第1の電源電圧の10%以上となるように制御し、相違点1に係る本願発明1の構成とすることは、当業者が容易に想到し得たことではない。

(2)小括
上記(1)のとおりであるから、他の相違点について検討するまでもなく、本願発明1は、引用発明ではなく、また、引用発明、又は、引用発明及び引用文献1〜3に記載された事項に基づいて当業者が容易に発明できたものではない。

第5 本願発明2〜5について
本願発明2〜5は、本願発明1を減縮した発明であり、いずれも前記相違点1に係る本願発明1の構成を有しているから、本願発明1と同様の理由により、本願発明2〜5は、引用発明ではなく、また、引用発明、又は、引用発明及び引用文献1〜3に記載された事項に基づいて当業者が容易に発明できたものではない。

第6 むすび
以上のとおり、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。


 
審決日 2023-12-05 
出願番号 P2019-556209
審決分類 P 1 8・ 113- WY (H01L)
P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
P 1 8・ 55- WY (H01L)
最終処分 01   成立
特許庁審判長 河本 充雄
特許庁審判官 棚田 一也
市川 武宜
発明の名称 ゲルマニウム‐シリコン光感知装置II  
代理人 村山 靖彦  
代理人 実広 信哉  
代理人 阿部 達彦  

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