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| 審決分類 |
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L 審判 査定不服 特174条1項 取り消して特許、登録 H01L 審判 査定不服 2項進歩性 取り消して特許、登録 H01L 審判 査定不服 1項3号刊行物記載 取り消して特許、登録 H01L |
|---|---|
| 管理番号 | 1404594 |
| 総通号数 | 24 |
| 発行国 | JP |
| 公報種別 | 特許審決公報 |
| 発行日 | 2023-12-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2023-02-13 |
| 確定日 | 2023-12-18 |
| 事件の表示 | 特願２０１９−５５６２０９「ゲルマニウム‐シリコン光感知装置ＩＩ」拒絶査定不服審判事件〔平成３０年１０月１８日国際公開、ＷＯ２０１８／１９１５３９、令和 ２年 ６月１１日国内公表、特表２０２０−５１７１１４、請求項の数（５）〕について、次のとおり審決する。 |
| 結論 | 原査定を取り消す。 本願の発明は、特許すべきものとする。 |
| 理由 |
第１ 手続の経緯 本願は、２０１８年（平成３０年）４月１２日（パリ条約による優先権主張外国庁受理 ２０１７年４月１３日 （ＵＳ）アメリカ合衆国、２０１７年５月２日 （ＵＳ）アメリカ合衆国、２０１７年５月１０日 （ＵＳ）アメリカ合衆国、２０１７年８月８日 （ＵＳ）アメリカ合衆国、２０１７年９月２１日 （ＵＳ）アメリカ合衆国、２０１７年１１月９日 （ＵＳ）アメリカ合衆国、２０１８年１月３日 （ＵＳ）アメリカ合衆国、２０１８年３月１５日 （ＵＳ）アメリカ合衆国、２０１８年３月３１日 （ＵＳ）アメリカ合衆国）を国際出願日とする出願であって、その手続の経緯は以下のとおりである。 令和３年 ４月 ９日 ：手続補正書の提出 令和３年 ７月 ７日付け：拒絶理由通知書 令和３年１０月１２日 ：意見書、手続補正書の提出 令和３年１２月２８日付け：拒絶理由通知書（最後） 令和４年 ７月 ８日 ：意見書、手続補正書の提出 令和４年１０月 ３日付け：補正却下の決定、拒絶査定 令和５年 ２月１３日 ：審判請求書の提出、同時に手続補正書の提出 令和５年 ３月 ８日 ：手続補正書（方式）の提出 令和５年 ６月１５日 ：上申書の提出 令和５年 ９月１２日 ：上申書の提出 第２ 原査定の概要 原査定（令和４年１０月３日付け拒絶査定）の概要は次のとおりである。 １ 請求項１、５〜６、１０〜１２に係る発明は、以下の引用文献４に記載された発明であるから、特許法第29条第1項第3号に該当し、特許を受けることができない。 ２ 請求項１、５〜７、１０〜１２に係る発明は、以下の引用文献４に基いて、請求項２〜４に係る発明は、以下の引用文献２〜４に基いて、請求項８〜９に係る発明は、以下の引用文献１〜２、４に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者（以下「当業者」という。）が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 引用文献１ 米国特許出願公開第２０１３／０１１９２３４号明細書 引用文献２ 国際公開第２０１７／０２４１２１号 引用文献３ 国際公開第２０１７／０１５５８０号 引用文献４ 米国特許出願公開第２０１５／０２８１６１８号明細書 第３ 本願発明 本願の請求項１〜５に係る発明（以下、「本願発明１」〜「本願発明５」という。）は、令和５年２月１３日提出の手続補正書により補正された特許請求の範囲の請求項１〜５に記載された事項により特定されるものであり、本願発明１は、以下のとおりのものである。 「 【請求項１】 光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオード（２４８０）と、 第１の読み出し電圧を出力するように構成されている第１の読み出し回路（２４１０）であって、 前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第１のキャパシタ（２４２２）と、 前記第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタ（２４２０）とを備える、第１の読み出し回路と、 第２の読み出し電圧を出力するように構成されている第２の読み出し回路（２４３０）であって、 前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第２のキャパシタ（２４４２）と、 前記第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタ（２４４０）とを備える、第２の読み出し回路と、 第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）であって、 第１のチャネル端子と、 前記第１の読み出し回路の前記第１のキャパシタに結合されている第２のチャネル端子と、 第１の制御電圧源に結合されている第１のゲート端子とを備える、第１のシャッターＭＯＳＦＥＴトランジスタと、 第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）であって、 第３のチャネル端子と、 前記第２の読み出し回路の前記第２のキャパシタに結合されている第４のチャネル端子と、 第２の制御電圧源に結合されている第２のゲート端子とを備える、第２のシャッターＭＯＳＦＥＴトランジスタと、 前記フォトダイオードによって生成された前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路（２４５０）であって、 第３の制御電圧源（２４５６）に結合されている第３のゲート端子、前記フォトダイオードの第１の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第５のチャネル端子、および前記第１のチャネル端子に結合されている第６のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５２）と、 第４の制御電圧源（２４５８）に結合されている第４のゲート端子、前記フォトダイオードの前記第１の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第７のチャネル端子、および前記第３のチャネル端子に結合されている第８のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５４）と、を備える電流ステアリング回路と、を備える回路（２４００）であって、 該回路の動作時に、前記第１のシャッターＭＯＳＦＥＴトランジスタは、前記第１の制御電圧源から、第１の制御電圧（２４０４）を受け、前記第１の電圧と前記第１のシャッターＭＯＳＦＥＴトランジスタの前記第１のチャネル端子の電圧との間の第１の電圧差を制御するように構成されており、 該回路の動作時に、前記第２のシャッターＭＯＳＦＥＴトランジスタは、前記第２の制御電圧源から、第２の制御電圧を受け、前記第２の電圧と前記第２のシャッターＭＯＳＦＥＴトランジスタの前記第３のチャネル端子の電圧との間の第２の電圧差を制御するように構成されており、 前記第１の制御電圧は、前記第１のキャパシタと前記第１の電流ステアリングＭＯＳＦＥＴトランジスタの前記第６のチャネル端子との間の電圧差を、前記第１のリセットＭＯＳＦＥＴトランジスタに供給される第１の電源電圧の１０％以上となるように制御するように構成されており、 前記第２の制御電圧は、前記第２のキャパシタと前記第２の電流ステアリングＭＯＳＦＥＴトランジスタの前記第８のチャネル端子との間の電圧差を、前記第２のリセットＭＯＳＦＥＴトランジスタに供給される第２の電源電圧の１０％以上となるように制御するように構成されており、 前記回路の動作時に、前記第１のシャッターＭＯＳＦＥＴトランジスタまたは前記第２のシャッターＭＯＳＦＥＴトランジスタは閾値下領域または飽和領域内で動作され、 前記フォトダイオードが、ゲルマニウムを含む光吸収領域をさらに備える、回路。」 なお、本願発明２〜５は、本願発明１を減縮した発明である。 第４ 本願発明１について １ 引用文献４の記載と引用発明 （１）引用文献４の記載 引用文献４には次の記載がある。（下線は引用箇所を示すために当審が付加した。以下同じ。） ア 「[0109] In an arrangement according to this embodiment, the area of the PD per unit pixel decreases as a result of the increased numbers of elements and wiring lines needed for a pixel area, and the sensitivity of the solid-state image sensor decreases, as compared with the arrangement according to the first embodiment. On the other hand, the arrangement according to this embodiment can shorten a time for reading out a signal because it includes the parallel read paths of signals after the PD and can perform a readout operation at a higher frame rate than in the first embodiment. The arrangement of the unit pixel of the solid-state image sensor and a method of driving the solid-state image sensor according to the second embodiment of the present invention will be described below with reference to the accompanying drawings. （当審訳；[0109] 本実施形態における構成は、第１の実施形態における構成と比較して、画素領域に必要な素子数や配線数が増加するため、単位画素あたりのＰＤ面積が小さくなり、固体撮像素子の感度が低下する。一方で、ＰＤ以降の信号の読出し経路を並列で備えていることで、信号読み出しにかかる時間を短縮することができ、第１の実施形態と比較して、高フレームレートでの読出しを行うことが可能となる。以下、図面を参照して、本発明の第２の実施形態における、固体撮像素子の単位画素の構成と固体撮像素子の駆動方法について説明する。） ・・・ [0110] [0111] FIG. 7A is an equivalent circuit drawing showing the arrangement of a unit pixel 200 of the solid-state image sensor according to the second embodiment of the present invention.The photoelectric conversion element PD receives incident light, and generates and accumulates signal charges corresponding to a receiving amount of that light. The intra-pixel memory Mem11 (first charge holding portion) and the intra-pixel memory Mem21 (second charge holding portion) provided in parallel to the PD hold charge signals generated in the photoelectric conversion element PD. The transfer switch MTx11 (first charge transfer portion) controls transfer of the signal charges generated in the photoelectric conversion element PD to the first intra-pixel memory Mem1. Furthermore, the transfer switch MTx21 (second charge transfer portion) controls transfer of the signal charges generated in the photoelectric conversion element PD to the second intra-pixel memory Mem21. （当審訳；[0110] ＜単位画素の構成＞ [0111] 図７（Ａ）は、本発明の第２の実施形態における固体撮像素子の単位画素２００の構成を示す等価回路図である。光電変換素子ＰＤは、入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積する。また、ＰＤに対して並列に設けられた画素内メモリＭｅｍ１１（第１の電荷保持手段）と画素内メモリＭｅｍ２１（第２の電荷保持手段）は、光電変換素子ＰＤにおいて発生した電荷信号を保持する。また、転送スイッチＭＴｘ１１（第１の電荷転送手段）は、光電変換素子ＰＤにおいて生成された信号電荷の第１の画素内メモリＭｅｍ１１への転送を制御する。さらに、転送スイッチＭＴｘ２１（第２の電荷転送手段）は、光電変換素子ＰＤにおいて生成された信号電荷の第２の画素内メモリＭｅｍ２１への転送を制御する。） ・・・ [0113] A floating diffusion (FD) portion 1 (third charge holding portion) holds charges transferred via the first intra-pixel memory Mem11. Furthermore, a floating diffusion (FD) portion 2 (fourth charge holding portion) holds charges transferred via the second intra-pixel memory Mem21.A transfer switch MTx12 (third charge transfer portion) controls charge transfer from the first intra-pixel memory Mem11 to the FD portion 1. Furthermore, a transfer switch MTx22 (fourth charge transfer portion) controls charge transfer from the second intra-pixel memory Mem21 to the FD2.A reset switch MRes1 (first reset portion) is connected to the FD1, and resets signal charges held in the FD1, the first intra-pixel memory Mem11, and the PD. Furthermore, a reset switch MRes2 (second reset portion) is connected to the FD2, and resets signal charges held in the FD2, the second intra-pixel memory Mem21, and the PD. An amplifier MOS MSF1 (first conversion/amplification portion) is connected to a current source provided for each vertical output line VL1, forms a source follower circuit, and outputs a voltage signal as a pixel signal in accordance with the charges held in the FD1. Furthermore, an amplifier MOS MSF2 (second conversion/amplification portion) is connected to a current source provided for each vertical output line VL2, forms a source follower circuit, and outputs a voltage signal as a pixel signal in accordance with the charges held in the FD2. A selection switch MSel1 (first selection portion) controls a connection between the signal output node of the amplifier MOS MSF1 and the vertical output line VL1 provided for each pixel column, and selects a pixel group i which transmits, via the vertical output line VL1, the voltage signal output from the amplifier MOS MSF1 to a column circuit 203 at the subsequent stage. Furthermore, a selection switch MSel2 (second selection portion) controls a connection between the signal output node of the amplifier MOS MSF2 and the vertical output line VL2 provided for each pixel column, and selects the pixel group i which transmits, via the vertical output line VL2, the voltage signal output from the amplifier MOS MSF2 to a column circuit 203 at the subsequent stage.」 （当審訳；[0113] フローティングディフュージョン（ＦＤ）１（第３の電荷保持手段）は、第１の画素内メモリＭｅｍ１１を介して転送された電荷を保持する。また、フローティングディフュージョン（ＦＤ）２（第４の電荷保持手段）は、第２の画素内メモリＭｅｍ２１を介して転送された電荷を保持する。また、転送スイッチＭＴｘ１２（第３の電荷転送手段）は、第１の画素内メモリＭｅｍ１１からＦＤ１への電荷転送を制御する。また、転送スイッチＭＴｘ２２（第４の電荷転送手段）は、第２の画素内メモリＭｅｍ２１からＦＤ２への電荷転送を制御する。また、リセットスイッチＭＲｅｓ１（第１のリセット手段）は、ＦＤ１に接続され、ＦＤ１、第１の画素内メモリＭｅｍ１１、ＰＤに保持された信号電荷をリセットする。また、リセットスイッチＭＲｅｓ２（第２のリセット手段）は、ＦＤ２に接続され、ＦＤ２、第２の画素内メモリＭｅｍ２１、ＰＤに保持された信号電荷をリセットする。また、増幅ＭＯＳ ＭＳＦ１（第１の変換増幅手段）は、垂直出力線ＶＬ１ごとに設けられた電流源に接続されることでソースフォロア回路を形成し、ＦＤ１に保持した電荷に応じて電圧信号を画素信号として出力する。また、増幅ＭＯＳ ＭＳＦ２（第２の変換増幅手段）は、垂直出力線ＶＬ２ごとに設けられた電流源に接続されることでソースフォロア回路を形成し、ＦＤ２に保持した電荷に応じて電圧信号を画素信号として出力する。また、選択スイッチＭＳｅｌ１（第１の選択手段）は、増幅ＭＯＳ ＭＳＦ１の信号出力ノードと画素列毎に設けられた垂直出力線ＶＬ１間の接続を制御し、増幅ＭＯＳ ＭＳＦ１から出力される電圧信号を垂直出力線ＶＬ１を介して後段の列回路２０３へと伝達する画素群ｉを選択する。また、選択スイッチＭＳｅｌ２（第２の選択手段）は、増幅ＭＯＳ ＭＳＦ２の信号出力ノードと画素列毎に設けられた垂直出力線ＶＬ２間の接続を制御し、増幅ＭＯＳ ＭＳＦ２から出力される電圧信号を垂直出力線ＶＬ２を介して後段の列回路２０３へと伝達する画素群ｉを選択する。） ・・・ [0114] Each above-described switch provided in the unit pixel 200 is controlled by each driving pulse supplied from a vertical scanning circuit 202. For example, the transfer switch MTx11 is controlled by a first transfer pulse PTx11i.The transfer switch MTx21 is controlled by a second transfer pulse PTx21i.The transfer switch MTx12 is controlled by a third transfer pulse PTx12i.The transfer switch MTx22 is controlled by a fourth transfer pulse PTx22i. Also, the reset switch MRes1 is controlled by a reset pulse PRes1i and the reset switch MRes2 is controlled by a reset pulse PRes2i. The selection switch MSel1 is controlled by a selection pulse PSel1i and the selection switch MSel2 is controlled by a selection pulse PSel2i. （当審訳；[0114] 以上述べた、単位画素２００内に設けられた各スイッチは、垂直走査回路２０２から供給される各駆動パルスによって制御される。例えば、転送スイッチＭＴｘ１１は第１の転送パルスＰＴｘ１１ｉによって制御される。転送スイッチＭＴｘ２１は第２の転送パルスＰＴｘ２１ｉによって制御される。転送スイッチＭＴｘ１２は第３の転送パルスＰＴｘ１２ｉによって制御される。転送スイッチＭＴｘ２２は第４の転送パルスＰＴｘ２２ｉによって制御される。また、リセットスイッチＭＲｅｓ１はリセットパルスＰＲｅｓ１ｉ、リセットスイッチＭＲｅｓ２はリセットパルスＰＲｅｓ２ｉによってそれぞれ制御される。また、選択スイッチＭＳｅｌ１は選択パルスＰＳｅｌ１ｉ、選択スイッチＭＳｅｌ２は選択パルスＰＳｅｌ２ｉによってそれぞれ制御される。） ・・・ [0118] As in FIG. 7A, assume that the subscript i after each pulse name shown in FIGS. 7B and 7C indicates the driving pulse supplied to the unit pixel 200i on the ith row in the solid-state image sensor including the unit pixels arranged in a matrix. A description will be made assuming that each switch is set in an ON state when each driving pulse is set at H level, while each switch is set in an OFF state when each driving pulse is set at L level.」 （当審訳；[0118] 図７（Ｂ）、（Ｃ）に示す各パルス名後の添え字ｉは、図７（Ａ）と同様に、単位画素が行列状に配された固体撮像素子において、ｉ行目の単位画素２００ｉに対して供給される駆動パルスであることを示すものとする。また、各駆動パルスがＨレベルの時に、各スイッチがオン状態となり、一方、各駆動パルスがＬレベルの時に、各スイッチがオフ状態となるものとして、説明を行う。） [0120] First, a method of controlling the solid-state image sensor in the reset period Res will be described. At time t3001, a first reset pulse PRes1i, a second reset pulse PRes2i, the first transfer pulse PTx11i, the second transfer pulse PTx21i, the third transfer pulse PTx12i, and the fourth transfer pulse PTx22i are set at H level.At this time, the first reset switch MRes1, the second reset switch MRes2, the first transfer switch MTx11, the second transfer switch MTx21, the third transfer switch MTx12, and the fourth transfer switch MTx22 are set in the ON states. Then, charges accumulated in the PD, the first intra-pixel memory Mem11, the second intra-pixel memory Mem12, the FD1, and the FD2 are reset. （当審訳；[0120] まず、リセット期間Ｒｅｓにおける固体撮像素子の制御方法について説明する。時刻ｔ３００１で、第１のリセットパルスＰＲｅｓ１ｉ、第２のリセットパルスＰＲｅｓ２ｉ、第１の転送パルスＰＴｘ１１ｉ、第２の転送パルスＰＴｘ２１ｉ、第３の転送パルスＰＴｘ１２ｉ、第４の転送パルスＰＴｘ２２ｉがＨレベルとなる。この時、第１のリセットスイッチＭＲｅｓ１、第２のリセットスイッチＭＲｅｓ２、第１の転送スイッチＭＴｘ１１、第２の転送スイッチＭＴｘ２１、第３の転送スイッチＭＴｘ１２、第４の転送スイッチＭＴｘ２２がオン状態となる。そして、ＰＤ、第１の画素内メモリＭｅｍ１１、第２の画素内メモリＭｅｍ１２、ＦＤ１、ＦＤ２に蓄積された電荷がリセットされる。） [0121] At time t3002, the third transfer pulse PTx21i and the fourth transfer pulse PTx22i are set at L level, and the third transfer switch MTx21 and the fourth transfer switch MTx22 are set in the OFF states. Therefore, the reset states of the PD, the first intra-pixel memory Mem11, and the second intra-pixel memory Mem21 are canceled, and the reset states of the FD1 and the FD2 are continued. The method of controlling the solid-state image sensor in the reset period Res has been described above. （当審訳；[0121]時刻ｔ３００２で、第３の転送パルスＰＴｘ２１ｉ、第４の転送パルスＰＴｘ２２ｉがＬレベルとなり、第３の転送スイッチＭＴｘ２１、第４の転送スイッチＭＴｘ２２がオフ状態となる。したがって、ＰＤ、第１の画素内メモリＭｅｍ１１、第２の画素内メモリＭｅｍ２１のリセットが解除され、ＦＤ１、ＦＤ２のリセットは継続される。以上が、リセット期間Ｒｅｓにおける固体撮像素子の制御方法である。） ・・・ [0133] At time t3104, the third transfer pulse PTx12i and the fourth transfer pulse PTx22i are set at H level, and the third transfer switch MTx12 and the fourth transfer switch MTx22 are set in the ON states. Therefore, the charges Q11 held in the first intra-pixel memory Mem11 are transferred to the FD portion 1 and the charges Q21 held in the second intra-pixel memory Mem21 are transferred to the FD portion 2. （当審訳；[0133] 時刻ｔ３１０４で、第３の転送パルスＰＴｘ１２ｉ、第４の転送パルスＰＴｘ２２ｉがＨレベルとなり、第３の転送スイッチＭＴｘ１２、第４の転送スイッチＭＴｘ２２がオン状態となる。これによって、第１の画素内メモリＭｅｍ１１に保持された電荷Ｑ１１がＦＤ部１へと転送され、第２の画素内メモリＭｅｍ２１に保持された電荷Ｑ２１がＦＤ部２へと転送される。） [0134] At time t3105, the third transfer pulse PTx12i is set at L level, the third transfer switch MTx12 is set in the OFF state, and transfer of the charges Q11 held in the first intra-pixel memory Mem11 to the FD portion 1 is terminated. Furthermore, the fourth transfer pulse PTx22i is set at L level, the fourth transfer switch MTx22 is set in the OFF state, and transfer of the charges Q21 held in the second intra-pixel memory Mem21 to the FD portion 2 is terminated. （当審訳；[0134] 時刻ｔ３１０５で、第３の転送パルスＰＴｘ１２ｉがＬレベルとなり、第３の転送スイッチＭＴｘ１２がオフ状態となって、第１の画素内メモリＭｅｍ１１に保持された電荷Ｑ１１のＦＤ部１への転送が終了される。また、第４の転送パルスＰＴｘ２２ｉがＬレベルとなり、第４の転送スイッチＭＴｘ２２がオフ状態となって、第２の画素内メモリＭｅｍ２１に保持された電荷信号Ｑ２１のＦＤ部２への転送が終了される。）」 イ「   」 （２）引用文献４に記載された事項 ア 前記（１）アの［0111］によれば、引用文献４に記載された第２の実施形態である「固体撮像素子の単位画素２００」は、入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積する「光電変換素子ＰＤ」と、「光電変換素子ＰＤ」において生成された信号電荷の第１の画素内メモリＭｅｍ１１への転送を制御する「転送スイッチＭＴｘ１１」と、光電変換素子ＰＤにおいて生成された信号電荷の第２の画素内メモリＭｅｍ２１への転送を制御する「転送スイッチＭＴｘ２１」と、を備えるものである。 イ 前記（１）アの［0113］によれば、「固体撮像素子の単位画素２００」は、前記（２）アの他に、第１の画素内メモリＭｅｍ１１を介して転送された電荷を保持する「フローティングディフュージョンＦＤ１」と、第２の画素内メモリＭｅｍ２１を介して転送された電荷を保持する「フローティングディフュージョンＦＤ２」と、第１の画素内メモリＭｅｍ１１から「フローティングディフュージョンＦＤ１」への電荷転送を制御する「転送スイッチＭＴｘ１２」と、第２の画素内メモリＭｅｍ２１から「フローティングディフュージョンＦＤ２」への電荷転送を制御する「転送スイッチＭＴｘ２２」と、「フローティングディフュージョンＦＤ１」に接続され、「フローティングディフュージョンＦＤ１」に保持された信号電荷をリセットする「リセットスイッチＭＲｅｓ１」と、「フローティングディフュージョンＦＤ２」に接続され、「フローティングディフュージョンＦＤ２」に保持された信号電荷をリセットする「リセットスイッチＭＲｅｓ２」と、「フローティングディフュージョンＦＤ１」に保持した電荷に応じて電圧信号を画素信号として出力する「増幅ＭＯＳ ＭＳＦ１」と、「フローティングディフュージョンＦＤ２」に保持した電荷に応じて電圧信号を画素信号として出力する「増幅ＭＯＳ ＭＳＦ２」と、を備えるものである。 ウ 前記（１）アの［0114］によれば、「転送スイッチＭＴｘ１１」は、第１の転送パルスＰＴｘ１１ｉによって制御され、「転送スイッチＭＴｘ２１」は、第２の転送パルスＰＴｘ２１ｉによって制御され、「転送スイッチＭＴｘ１２」は、第３の転送パルスＰＴｘ１２ｉによって制御され、「転送スイッチＭＴｘ２２」は、第４の転送パルスＰＴｘ２２ｉによって制御され、「リセットスイッチＭＲｅｓ１」は、リセットパルスＰＲｅｓ１ｉによって制御され、「リセットスイッチＭＲｅｓ２」は、リセットパルスＰＲｅｓ２ｉによって制御されるものである。 エ 前記（１）イのＦＩＧ．７Ａの等価回路図から、「光電変換素子ＰＤ」に対応する回路記号が、フォトダイオードであることが見てとれるから、「光電変換素子ＰＤ」は、フォトダイオードである。 オ 前記（１）イのＦＩＧ．７Ａの等価回路図のうち、「光電変換素子ＰＤ」から「増幅ＭＯＳ ＭＳＦ１」に至る回路について、「転送スイッチＭＴｘ１１」、「転送スイッチＭＴｘ１２」、「リセットスイッチＭＲｅｓ１」、「増幅ＭＯＳ ＭＳＦ１」は、いずれも、ソース端子、ドレイン端子、及び、ゲート端子とを備えるＭＯＳＦＥＴトランジスタであり、「転送スイッチＭＴｘ１１」は、「光電変換素子ＰＤ」のカソード端子と接続する、ソース端子及びドレインの端子の一方と、「転送スイッチＭＴｘ１２」と接続する、ソース端子及びドレインの端子の他方と、を備え、「転送スイッチＭＴｘ１２」は、「転送スイッチＭＴｘ１１」と接続する、ソース端子及びドレインの端子の一方と、「フローティングディフュージョンＦＤ１」と接続する、ソース端子及びドレインの端子の他方と、「第３の転送パルスＰＴｘ１２ｉ」が入力されるゲート端子と、を備え、「リセットスイッチＭＲｅｓ１」は、「フローティングディフュージョンＦＤ１」と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、「リセットパルスＰＲｅｓ１ｉ」が入力されるゲート端子と、を備え、「増幅ＭＯＳ ＭＳＦ１」は、画素信号を出力するための電源線と接続する、ソース端子及びドレインの端子の一方と、画素信号を出力する、ソース端子及びドレインの端子の他方と、「フローティングディフュージョンＦＤ１」と接続する、ゲート端子と、を備えることがＦＩＧ．７Ａから見てとれる。 カ 前記（１）のＦＩＧ．７Ａの等価回路図のうち、「光電変換素子ＰＤ」から「増幅ＭＯＳ ＭＳＦ２」に至る回路について、「転送スイッチＭＴｘ２１」、「転送スイッチＭＴｘ２２」、「リセットスイッチＭＲｅｓ２」、「増幅ＭＯＳ ＭＳＦ２」は、いずれも、ソース端子、ドレイン端子、及び、ゲート端子とを備えるＭＯＳＦＥＴトランジスタであり、「転送スイッチＭＴｘ２１」は、「光電変換素子ＰＤ」のカソード端子と接続する、ソース端子及びドレインの端子の一方と、「転送スイッチＭＴｘ２２」と接続する、ソース端子及びドレインの端子の他方と、を備え、「転送スイッチＭＴｘ２２」は、「転送スイッチＭＴｘ２１」と接続する、ソース端子及びドレインの端子の一方と、「フローティングディフュージョンＦＤ２」と接続する、ソース端子及びドレインの端子の他方と、「第４の転送パルスＰＴｘ２２ｉ」が入力されるゲート端子と、を備え、「リセットスイッチＭＲｅｓ２」は、「フローティングディフュージョンＦＤ２」と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、「リセットパルスＰＲｅｓ２ｉ」が入力されるゲート端子と、を備え、「増幅ＭＯＳ ＭＳＦ２」は、画素信号を出力するための電源線と接続する、ソース端子及びドレインの端子の一方と、画素信号を出力する、ソース端子及びドレインの端子の他方と、「フローティングディフュージョンＦＤ２」と接続する、ゲート端子と、を備えることがＦＩＧ．７Ａから見てとれる。 （３）引用発明 前記（２）によれば、引用文献４には次の発明（以下、「引用発明」という。）が記載されているといえる。 「固体撮像素子の単位画素２００において、 入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積するフォトダイオードである光電変換素子ＰＤと、 光電変換素子ＰＤにおいて生成された信号電荷の第１の画素内メモリＭｅｍ１１への転送を制御する転送スイッチＭＴｘ１１と、 光電変換素子ＰＤにおいて生成された信号電荷の第２の画素内メモリＭｅｍ２１への転送を制御する転送スイッチＭＴｘ２１と、 第１の画素内メモリＭｅｍ１１を介して転送された電荷を保持するフローティングディフュージョンＦＤ１と、 第２の画素内メモリＭｅｍ２１を介して転送された電荷を保持するフローティングディフュージョンＦＤ２と、 第１の画素内メモリＭｅｍ１１からフローティングディフュージョンＦＤ１への電荷転送を制御する転送スイッチＭＴｘ１２と、 第２の画素内メモリＭｅｍ２１からフローティングディフュージョンＦＤ２への電荷転送を制御する転送スイッチＭＴｘ２２と、 フローティングディフュージョンＦＤ１に接続され、フローティングディフュージョンＦＤ１に保持された信号電荷をリセットするリセットスイッチＭＲｅｓ１と、 フローティングディフュージョンＦＤ２に接続され、フローティングディフュージョンＦＤ２に保持された信号電荷をリセットするリセットスイッチＭＲｅｓ２と、 フローティングディフュージョンＦＤ１に保持した電荷に応じて電圧信号を画素信号として出力する増幅ＭＯＳ ＭＳＦ１と、 フローティングディフュージョンＦＤ２に保持した電荷に応じて電圧信号を画素信号として出力する増幅ＭＯＳ ＭＳＦ２と、を備え、 転送スイッチＭＴｘ１１、転送スイッチＭＴｘ１２、リセットスイッチＭＲｅｓ１、増幅ＭＯＳ ＭＳＦ１、転送スイッチＭＴｘ２１、転送スイッチＭＴｘ２２、リセットスイッチＭＲｅｓ２、増幅ＭＯＳ ＭＳＦ２は、ソース端子、ドレイン端子、及び、ゲート端子を備えるＭＯＳＦＥＴトランジスタであり、 転送スイッチＭＴｘ１１は、光電変換素子ＰＤのカソード端子と接続する、ソース端子及びドレインの端子の一方と、転送スイッチＭＴｘ１２と接続する、ソース端子及びドレインの端子の他方と、第１の転送パルスＰＴｘ１１ｉが入力されるゲート端子と、を備え、 転送スイッチＭＴｘ１２は、転送スイッチＭＴｘ１１と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンＦＤ１と接続する、ソース端子及びドレインの端子の他方と、第３の転送パルスＰＴｘ１２ｉが入力されるゲート端子と、を備え、 リセットスイッチＭＲｅｓ１は、フローティングディフュージョンＦＤ１と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、リセットパルスＰＲｅｓ１ｉが入力されるゲート端子と、を備え、 増幅ＭＯＳ ＭＳＦ１は、画素信号を出力するための電源線と接続する、ソース端子及びドレインの端子の一方と、画素信号を出力する、ソース端子及びドレインの端子の他方と、フローティングディフュージョンＦＤ１と接続する、ゲート端子と、を備え、 転送スイッチＭＴｘ２１は、光電変換素子ＰＤのカソード端子と接続する、ソース端子及びドレインの端子の一方と、転送スイッチＭＴｘ２２と接続する、ソース端子及びドレインの端子の他方と、第２の転送パルスＰＴｘ２１ｉが入力されるゲート端子と、を備え、 転送スイッチＭＴｘ２２は、転送スイッチＭＴｘ２１と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンＦＤ２と接続する、ソース端子及びドレインの端子の他方と、第４の転送パルスＰＴｘ２２ｉが入力されるゲート端子と、を備え、 リセットスイッチＭＲｅｓ２は、フローティングディフュージョンＦＤ２と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、リセットパルスＰＲｅｓ２ｉが入力されるゲート端子と、を備え、 増幅ＭＯＳ ＭＳＦ２は、画素信号を出力するための電源線と接続する、ソース端子及びドレインの端子の一方と、画素信号を出力する、ソース端子及びドレインの端子の他方と、フローティングディフュージョンＦＤ２と接続する、ゲート端子と、を備え、 転送スイッチＭＴｘ１１は、第１の転送パルスＰＴｘ１１ｉによって制御され、 転送スイッチＭＴｘ２１は、第２の転送パルスＰＴｘ２１ｉによって制御され、 転送スイッチＭＴｘ１２は、第３の転送パルスＰＴｘ１２ｉによって制御され、 転送スイッチＭＴｘ２２は、第４の転送パルスＰＴｘ２２ｉによって制御され、 リセットスイッチＭＲｅｓ１は、リセットパルスＰＲｅｓ１ｉによって制御され、 リセットスイッチＭＲｅｓ２は、リセットパルスＰＲｅｓ２ｉによって制御される、 固体撮像素子の単位画素２００。」 ２ 対比 本願発明１と引用発明とを対比する。 （１）引用発明の「入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積するフォトダイオードである光電変換素子ＰＤ」は、フォトダイオードであるから、本願発明１の「フォトダイオード」と同様に「光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されている」といえる。 したがって、引用発明の「入射した光を受光し、その受光量に応じた信号電荷を生成して蓄積する光電変換素子ＰＤ」は、本願発明１の「光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオード（２４８０）」に相当する。 （２）引用発明の「第１の画素内メモリＭｅｍ１１を介して転送された電荷を保持するフローティングディフュージョンＦＤ１」は、「第１の画素内メモリＭｅｍ１１」に転送された「光電変換素子ＰＤにおいて生成された信号電荷」を保持するものであるから、光電変換素子ＰＤで生成された信号電荷を保持するキャパシタとしての機能を有するものであるといえる。 一方、本願発明１の「第１のキャパシタ（２４２２）」は、「前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている」ものであるから、フォトダイオードによって生成された光キャリアを蓄積するものであるといえる。 ここで、上記（１）を参酌すると、引用発明の「光電変換素子ＰＤ」、「信号電荷」は、本願発明１の「フォトダイオード」、「光キャリア」にそれぞれ相当する。 そうすると、引用発明の「フローティングディフュージョンＦＤ１」と、本願発明１の「第１のキャパシタ（２４２２）」とは、フォトダイオードによって生成される光キャリアを蓄積するものである点で共通する。 以上によれば、引用発明の「第１の画素内メモリＭｅｍ１１を介して転送された電荷を保持するフローティングディフュージョンＦＤ１」は、本願発明１の「前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第１のキャパシタ（２４２２）」に相当する。 （３）引用発明の「フローティングディフュージョンＦＤ１に接続され、フローティングディフュージョンＦＤ１に保持された信号電荷をリセットするリセットスイッチＭＲｅｓ１」は、「フローティングディフュージョンＦＤ１と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、リセットパルスＰＲｅｓ１ｉが入力されるゲート端子と、を備え」るものであるからＭＯＳＦＥＴトランジスタであるといえ、また、「フローティングディフュージョンＦＤ１」には、「リセットするリセットスイッチＭＲｅｓ１」を介して「信号電荷をリセットするための電源線」からの電圧が印加されて、「フローティングディフュージョンＦＤ１」に保持された信号電荷をリセットすることにより、所定の電圧に充電されるといえるから、本願発明１の「前記第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタ（２４２０）」に相当する。 （４）引用発明の「増幅ＭＯＳ ＭＳＦ１」を介して「フローティングディフュージョンＦＤ１に保持した電荷に応じて電圧信号を画素信号として出力する」ことは、本願発明１の「第１の読み出し電圧を出力する」ことに相当する。 また、引用発明の「増幅ＭＯＳ ＭＳＦ１」と共に、「フローティングディフュージョンＦＤ１」及び「リセットスイッチＭＲｅｓ１」と、を備えた回路は、「フローティングディフュージョンＦＤ１に保持した電荷に応じて電圧信号を画素信号として出力する」ための回路であるといえるから、前記（２）及び（３）を参酌すると、本願発明１の「第１の読み出し電圧を出力するように構成されている第１の読み出し回路（２４１０）であって、前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第１のキャパシタ（２４２２）と、前記第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタ（２４２０）とを備える、第１の読み出し回路」に相当する。 （５）引用発明の「第２の画素内メモリＭｅｍ２１を介して転送された電荷を保持するフローティングディフュージョンＦＤ２」は、「第２の画素内メモリＭｅｍ２１」に転送された「光電変換素子ＰＤにおいて生成された信号電荷」を保持するものであるから、光電変換素子ＰＤで生成された信号電荷を保持するキャパシタとしての機能を有するものであるといえる。 一方、本願発明１の「第２のキャパシタ（２４４２）」は、「前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている」ものであるから、フォトダイオードによって生成された光キャリアを蓄積するものであるといえる。 ここで、上記（１）を参酌すると、引用発明の「光電変換素子ＰＤ」、「信号電荷」は、本願発明１の「フォトダイオード」、「光キャリア」にそれぞれ相当する。 そうすると、引用発明の「フローティングディフュージョンＦＤ２」と、本願発明１の「第２のキャパシタ（２４４２）」とは、フォトダイオードによって生成される光キャリアを蓄積するものである点で共通する。 以上によれば、引用発明の「第２の画素内メモリＭｅｍ２１を介して転送された電荷を保持するフローティングディフュージョンＦＤ２」は、本願発明１の「前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第２のキャパシタ（２４４２）」に相当する。 （６）引用発明の「フローティングディフュージョンＦＤ２に接続され、フローティングディフュージョンＦＤ２に保持された信号電荷をリセットするリセットスイッチＭＲｅｓ２」は、「フローティングディフュージョンＦＤ２と接続する、ソース端子及びドレインの端子の一方と、信号電荷をリセットするための電源線と接続する、ソース端子及びドレインの端子の他方と、リセットパルスＰＲｅｓ２ｉが入力されるゲート端子と、を備え」るものであるからＭＯＳＦＥＴトランジスタであるといえ、また、「フローティングディフュージョンＦＤ２」には、「リセットするリセットスイッチＭＲｅｓ２」を介して「信号電荷をリセットするための電源線」からの電圧が印加されて、「フローティングディフュージョンＦＤ２」に保持された信号電荷をリセットすることにより、所定の電圧に充電されるといえるから、本願発明１の「前記第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタ（２４４０）」に相当する。 （７）引用発明の「増幅ＭＯＳ ＭＳＦ２」を介して「フローティングディフュージョンＦＤ２に保持した電荷に応じて電圧信号を画素信号として出力する」ことは、本願発明１の「第２の読み出し電圧を出力する」ことに相当する。 また、引用発明の「増幅ＭＯＳ ＭＳＦ２」と共に、「フローティングディフュージョンＦＤ２」及び「リセットスイッチＭＲｅｓ２」と、を備えた回路は、「フローティングディフュージョンＦＤ２に保持した電荷に応じて電圧信号を画素信号として出力する」ための回路であるといえるから、前記（５）及び（６）を参酌すると、本願発明１の「第２の読み出し電圧を出力するように構成されている第２の読み出し回路（２４３０）であって、前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第２のキャパシタ（２４４２）と、前記第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタ（２４４０）とを備える、第２の読み出し回路」に相当する。 （８）引用発明の「転送スイッチＭＴｘ１２」は、「転送スイッチＭＴｘ１１と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンＦＤ１と接続する、ソース端子及びドレインの端子の他方と、第３の転送パルスＰＴｘ１２ｉが入力されるゲート端子と、を備え」るものであり、「第３の転送パルスＰＴｘ１２ｉ」が入力される「ゲート端子」が、「転送パルスＰＴｘ１２ｉ」を供給する電圧源に接続されることは明らかである。 また、引用発明の「転送スイッチＭＴｘ１２」は、前記１（１）アの［0133］、［0134］によれば、時刻ｔ３１０４で、「第３の転送スイッチＭＴｘ１２」がオン状態となり、第１の画素内メモリＭｅｍ１１に保持された電荷Ｑ１１が「フローティングディフュージョンＦＤ１」へと転送され、時刻ｔ３１０５で、「第３の転送スイッチＭＴｘ１２」がオフ状態となって、第１の画素内メモリＭｅｍ１１に保持された電荷Ｑ１１の「フローティングディフュージョンＦＤ１」への転送が終了するものである。 一方、本願発明１の「第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）」の動作に関して、本願の明細書の【０２３０】の「充電が完了した後、フォトダイオード２４８０によって生成される電気信号の積分が開始し得る。第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２は、ＭＯＳＦＥＴ２４１２および２４３２のゲート端子に結合されている第１の制御電圧源２４０５を通して、第１の制御電圧２４０４（Ｖｃ１）を生成することによって積分を開始し、終了するように制御され得る。」との記載、及び、本願の明細書の【０２３６】の「プリセットされた積分時間の経過後に、第１の制御電圧２４０４は第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２をオフにするように（たとえば、０Ｖに）設定されるものとしてよく、これは光電流がそれぞれのＭＯＳＦＥＴ２４１２および２４３２を通って流れるのを停止し、積分を停止する。」との記載から、本願発明１の「第１のＭＯＳＦＥＴ２４１２」は、「第１のＭＯＳＦＥＴ２４１２」の「ゲート端子」に結合されている第１の制御電圧源２４０５を通して、第１の制御電圧２４０４（Ｖｃ１）を生成することにより、キャパシタ２４２２の光電流の積分の開始と停止、すなわち、電荷の転送の開始と停止を制御するものである。 そうすると、引用発明の「転送スイッチＭＴｘ１２」は、「フローティングディフュージョンＦＤ１」への電荷の転送の開始と終了を、「転送スイッチＭＴｘ１２」の「ゲート端子」に入力される「転送パルスＰＴｘ２１ｉ」に基づいて制御するものであるから、本願発明１の「第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）」と同様の機能を果たすものである。 したがって、引用発明の「転送スイッチＭＴｘ１２」は、本願発明１の「第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）」に相当する。 また、引用発明の「転送パルスＰＴｘ２１ｉ」を供給する電圧源は、「転送スイッチＭＴｘ１２」の「ゲート端子」に入力されて、「フローティングディフュージョンＦＤ１」への電荷の転送の開始と終了を制御するための電圧を供給するから、本願発明１の「第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）」の「第１のゲート端子」に結合されている「第１の制御電圧源」に相当する。 そして、引用発明の「転送スイッチＭＴｘ１２」が備える「ソース電極又はドレイン電極の一方の端子」、「フローティングディフュージョンＦＤ１と接続する、ソース端子及びドレインの端子の他方」、「第３の転送パルスＰＴｘ２１ｉを供給する電圧源」に接続される「第３の転送パルスＰＴｘ１２ｉが入力されるゲート端子」は、本願発明１の「第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）」が備える「第１のチャネル端子」、「前記第１の読み出し回路の前記第１のキャパシタに結合されている第２のチャネル端子」、「第１の制御電圧源に結合されている第１のゲート端子」にそれぞれ相当する。 以上によれば、引用発明の「転送スイッチＭＴｘ１１と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンＦＤ１と接続する、ソース端子及びドレインの端子の他方と、第３の転送パルスＰＴｘ１２ｉが入力されるゲート端子と、を備え」た「第１の画素内メモリＭｅｍ１１からフローティングディフュージョンＦＤ１への電荷転送を制御する転送スイッチＭＴｘ１２」は、本願発明１の「第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）であって、第１のチャネル端子と、前記第１の読み出し回路の前記第１のキャパシタに結合されている第２のチャネル端子と、第１の制御電圧源に結合されている第１のゲート端子とを備える、第１のシャッターＭＯＳＦＥＴトランジスタ」に相当する。 （９）引用発明の「転送スイッチＭＴｘ２２」は、「転送スイッチＭＴｘ２１と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンＦＤ２と接続する、ソース端子及びドレインの端子の他方と、第４の転送パルスＰＴｘ２２ｉが入力されるゲート端子と、を備え」るものであり、「転送パルスＰＴｘ２２ｉ」が入力される「ゲート端子」が、「転送パルスＰＴｘ２２ｉ」を供給する電圧源に接続されることは明らかである。 また、引用発明の「転送スイッチＭＴｘ２２」は、前記１（１）アの［0133］、［0134］によれば、時刻ｔ３１０４で、「第４の転送スイッチＭＴｘ２２」がオン状態となり、第２の画素内メモリＭｅｍ２１に保持された電荷Ｑ２１が「フローティングディフュージョンＦＤ２」へと転送され、時刻ｔ３１０５で、「第４の転送スイッチＭＴｘ２２」がオフ状態となって、第２の画素内メモリＭｅｍ２１に保持された電荷Ｑ２１の「フローティングディフュージョンＦＤ２」への転送が終了するものである。 一方、本願発明１の「第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）」の動作に関して、本願の明細書の【０２３０】の「充電が完了した後、フォトダイオード２４８０によって生成される電気信号の積分が開始し得る。第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２は、ＭＯＳＦＥＴ２４１２および２４３２のゲート端子に結合されている第１の制御電圧源２４０５を通して、第１の制御電圧２４０４（Ｖｃ１）を生成することによって積分を開始し、終了するように制御され得る。」との記載、及び、本願の明細書の【０２３６】の「プリセットされた積分時間の経過後に、第１の制御電圧２４０４は第１のＭＯＳＦＥＴ２４１２および第２のＭＯＳＦＥＴ２４３２をオフにするように（たとえば、０Ｖに）設定されるものとしてよく、これは光電流がそれぞれのＭＯＳＦＥＴ２４１２および２４３２を通って流れるのを停止し、積分を停止する。」との記載から、本願発明１の「第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）」は、本願発明１の「第２のＭＯＳＦＥＴ２４３２」の「ゲート端子」に結合されている第１の制御電圧源２４０５を通して、第１の制御電圧２４０４（Ｖｃ１）を生成することにより、キャパシタ２４４２の光電流の積分の開始と停止、すなわち、電荷の転送の開始と停止を制御するものである。 そうすると、引用発明の「転送スイッチＭＴｘ２２」は、「フローティングディフュージョンＦＤ２」への電荷の転送の開始と終了を、「転送スイッチＭＴｘ２２」の「ゲート端子」に入力される「転送パルスＰＴｘ２２ｉ」に基づいて制御するものであるから、本願発明１の「第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）」と同様の機能を果たすものである。 したがって、引用発明の「転送スイッチＭＴｘ２２」は、本願発明１の「第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）」に相当する。 また、引用発明の「転送パルスＰＴｘ２２ｉ」を供給する電圧源は、「転送スイッチＭＴｘ２２」の「ゲート端子」に入力されて、「フローティングディフュージョンＦＤ２」への電荷の転送の開始と終了を制御するための電圧を供給するから、本願発明１の「第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）」の「第２のゲート端子」に結合されている「第２の制御電圧源」に相当する。 そして、引用発明の「転送スイッチＭＴｘ２２」が備える「ソース電極又はドレイン電極の一方の端子」、「フローティングディフュージョンＦＤ２と接続する、ソース端子及びドレインの端子の他方」、「転送パルスＰＴｘ２２ｉを供給する電圧源」に接続される「ゲート端子」は、本願発明１の「第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）」が備える「第３のチャネル端子」、「前記第２の読み出し回路の前記第２のキャパシタに結合されている第４のチャネル端子」、「第２の制御電圧源に結合されている第２のゲート端子」にそれぞれ相当する。 以上によれば、引用発明の「転送スイッチＭＴｘ２１と接続する、ソース端子及びドレインの端子の一方と、フローティングディフュージョンＦＤ２と接続する、ソース端子及びドレインの端子の他方と、第４の転送パルスＰＴｘ２２ｉが入力されるゲート端子と、を備え」た「第２の画素内メモリＭｅｍ２１からフローティングディフュージョンＦＤ２への電荷転送を制御する転送スイッチＭＴｘ２２」は、本願発明１の「第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）であって、第３のチャネル端子と、前記第２の読み出し回路の前記第２のキャパシタに結合されている第４のチャネル端子と、第２の制御電圧源に結合されている第２のゲート端子とを備える、第２のシャッターＭＯＳＦＥＴトランジスタ」に相当する。 （１０）引用発明の「光電変換素子ＰＤにおいて生成された信号電荷の第１の画素内メモリＭｅｍ１１への転送を制御する転送スイッチＭＴｘ１１」は、前記１（１）アの［0120］、［0121］によれば、時刻ｔ３００１で、「第１の転送パルスＰＴｘ１１ｉ」がＨレベルとなることで、オン状態となり、また、引用発明の「光電変換素子ＰＤにおいて生成された信号電荷の第２の画素内メモリＭｅｍ２１への転送を制御する転送スイッチＭＴｘ２１」は、前記（１）アの［0120］、［0121］によれば、時刻ｔ３００１で、「第２の転送パルスＰＴｘ２１ｉ」がＨレベルとなることで、オン状態となり、時刻ｔ３００２で、「第３の転送パルスＰＴｘ２１ｉ」がＬレベルとなることで、「第３の転送スイッチＭＴｘ２１」がオフ状態となることが記載されているから、引用発明の「光電変換素子ＰＤにおいて生成された信号電荷の第１の画素内メモリＭｅｍ１１への転送を制御する転送スイッチＭＴｘ１１」、及び、「光電変換素子ＰＤにおいて生成された信号電荷の第２の画素内メモリＭｅｍ２１への転送を制御する転送スイッチＭＴｘ２１」は、それぞれ「第１の転送パルスＰＴｘ１１ｉ」及び「第２の転送パルスＰＴｘ２１ｉ」によって制御されて、「光電変換素子ＰＤ」において生成された信号電荷を、それぞれ、後続の「増幅ＭＯＳ ＭＳＦ１」と、「フローティングディフュージョンＦＤ１」、「リセットスイッチＭＲｅｓ１」と、を備えた回路、及び、「増幅ＭＯＳ ＭＳＦ２」と、「フローティングディフュージョンＦＤ２」、「リセットスイッチＭＲｅｓ２」と、を備えた回路にそれぞれ転送するものである。 そうすると、引用発明の「光電変換素子ＰＤにおいて生成された信号電荷の第１の画素内メモリＭｅｍ１１への転送を制御する転送スイッチＭＴｘ１１」及び「光電変換素子ＰＤにおいて生成された信号電荷の第２の画素内メモリＭｅｍ２１への転送を制御する転送スイッチＭＴｘ２１」より構成される回路は、「光電変換素子ＰＤ」において生成された信号電荷をそれぞれ、後続の読み出し回路に転送するから、本願発明１の「前記フォトダイオードによって生成された前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路（２４５０）」に相当する。 （１１）引用発明の「転送スイッチＭＴｘ１１」及び「転送スイッチＭＴｘ２１」より構成される回路のうち、「転送スイッチＭＴｘ１１」は、「転送スイッチＭＴｘ１２」を介して後続の「増幅ＭＯＳ ＭＳＦ１」と、「フローティングディフュージョンＦＤ１」、「リセットスイッチＭＲｅｓ１」と、を備えた回路に接続される。 また、引用発明の「転送スイッチＭＴｘ１１」及び「転送スイッチＭＴｘ２１」より構成される回路のうち、「転送スイッチＭＴｘ２１」は、「転送スイッチＭＴｘ２２」を介して後続の「増幅ＭＯＳ ＭＳＦ２」と、「フローティングディフュージョンＦＤ２」、「リセットスイッチＭＲｅｓ２」と、を備えた回路に接続される。 一方、本願の図２４Ａによれば、本願発明１の「電流ステアリング回路（２４５０）」のうち、「第１の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５２）」は、「第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）」を介して、「第１の読み出し回路（２４１０）」に接続するものであり、本願発明１の「電流ステアリング回路（２４５０）」のうち、「第２の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５４）」は、「第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）」を介して、「第２の読み出し回路（２４３０）」に接続するものである。 そうすると、引用発明の「転送スイッチＭＴｘ１１」及び「転送スイッチＭＴｘ２１」より構成される回路のうち、「転送スイッチＭＴｘ１１」は、本願発明１の「電流ステアリング回路（２４５０）」のうち、「第１の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５２）」に相当し、引用発明の「転送スイッチＭＴｘ１１」及び「転送スイッチＭＴｘ２１」より構成される回路のうち、「転送スイッチＭＴｘ２１」は、本願発明１の「電流ステアりング回路（２４５０）」のうち、「第２の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５４）」に相当するといえる。 （１２）引用発明の「転送スイッチＭＴｘ１１」は、「光電変換素子ＰＤのカソード端子と接続する、ソース端子及びドレインの端子の一方」と、「転送スイッチＭＴｘ１２のソース電極又はドレイン電極の一方の端子」と接続する、「ソース端子及びドレインの端子の他方」と、「第１の転送パルスＰＴｘ１１ｉが入力されるゲート端子」と、を備えるものであり、「第１の転送パルスＰＴｘ１１ｉ」が入力される「ゲート端子」が、「第１の転送パルスＰＴｘ１１ｉ」を供給する電圧源に接続されることは明らかである。 そして、引用発明の「転送パルスＰＴｘ１１ｉ」を供給する電圧源は、「転送スイッチＭＴｘ１１」の「ゲート端子」に入力されるから、本願発明１の「第１の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５２）」の「第３のゲート端子」に結合されている「第３の制御電圧源」に相当する。 そうすると、引用発明の「転送スイッチＭＴｘ１１」が備える、「第１の転送パルスＰＴｘ１１ｉを供給する電圧源」に接続される「第１の転送パルスＰＴｘ１１ｉが入力されるゲート端子」、「光電変換素子ＰＤのアノードと接続する、ソース端子及びドレインの端子の一方」、「転送スイッチＭＴｘ１２のソース電極又はドレイン電極の一方の端子」と接続する、「ソース端子及びドレインの端子の他方」は、本願発明１の「第１の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５２）」が備える「第３の制御電圧源（２４５６）に結合されている第３のゲート端子」、「前記フォトダイオードの第１の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第５のチャネル端子」、「前記第１のチャネル端子に結合されている第６のチャネル端子」にそれぞれ相当する。 （１３）引用発明の「転送スイッチＭＴｘ２１」は、「光電変換素子ＰＤのカソード端子と接続する、ソース端子及びドレインの端子の一方」と、「転送スイッチＭＴｘ２２のソース電極又はドレイン電極の一方の端子」と接続する、「ソース端子及びドレインの端子の他方」と、「第２の転送パルスＰＴｘ２１ｉが入力されるゲート端子」と、を備えるものであり、「第２の転送パルスＰＴｘ２１ｉ」が入力される「ゲート端子」が、「第２の転送パルスＰＴｘ２１ｉ」を供給する電圧源に接続されることは明らかである。 そして、引用発明の「転送パルスＰＴｘ２１ｉ」を供給する電圧源は、「転送スイッチＭＴｘ２１」の「ゲート端子」に入力されるから、本願発明１の「第２の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５４）」の「第４のゲート端子」に結合されている「第４の制御電圧源」に相当する。 そうすると、引用発明の「転送スイッチＭＴｘ２１」が備える、「第２の転送パルスＰＴｘ２１ｉを供給する電圧源」に接続される「第２の転送パルスＰＴｘ２１ｉが入力されるゲート端子」、「光電変換素子ＰＤのアノードと接続する、ソース端子及びドレインの端子の一方」、「転送スイッチＭＴｘ２２のソース電極又はドレイン電極の一方の端子」と接続する、「ソース端子及びドレインの端子の他方」は、本願発明１の「第２の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５４）」が備える「第４の制御電圧源（２４５８）に結合されている第４のゲート端子」、「前記フォトダイオードの前記第１の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第７のチャネル端子」、「前記第３のチャネル端子に結合されている第８のチャネル端子」にそれぞれ相当する。 （１４）引用発明の「転送スイッチＭＴｘ１２」の「第３の転送パルスＰＴｘ１２ｉが入力されるゲート端子」は、「第３の転送パルスＰＴｘ２１ｉを供給する電圧源」から「転送パルスＰＴｘ２１ｉ」に応じた所定の電圧が印可されるものであり、「転送パルスＰＴｘ２１ｉ」に応じた所定の電圧により、「転送スイッチＭＴｘ１２」がオン状態又はオフ状態となるから、「転送スイッチＭＴｘ１２」の「ソース電極又はドレイン電極の一方の端子」に接続される「フローティングディフュージョンＦＤ１」の電圧と、「転送スイッチＭＴｘ１２」の「ソース電極又はドレイン電極の一方の端子」との電圧差を制御するものである。 よって、引用発明の「転送スイッチＭＴｘ１２」の「転送パルスＰＴｘ２１ｉ」に応じた所定の電圧により、「転送スイッチＭＴｘ１２」をオン状態又はオフ状態に制御することは、前記（８）を参酌すると、本願発明１の「前記第１のシャッターＭＯＳＦＥＴトランジスタは、前記第１の制御電圧源から、第１の制御電圧（２４０４）を受け、前記第１の電圧と前記第１のシャッターＭＯＳＦＥＴトランジスタの前記第１のチャネル端子の電圧との間の第１の電圧差を制御する」ことに相当する。 （１５）引用発明の「転送スイッチＭＴｘ２２」の「第４の転送パルスＰＴｘ２２ｉが入力されるゲート端子」は、「第４の転送パルスＰＴｘ２２ｉを供給する電圧源」から「転送パルスＰＴｘ２２ｉ」に応じた所定の電圧が印可されるものであり、「転送パルスＰＴｘ２２ｉ」に応じた所定の電圧により、「転送スイッチＭＴｘ２２」がオン状態又はオフ状態となるから、「転送スイッチＭＴｘ２２」の「ソース電極又はドレイン電極の一方の端子」に接続される「フローティングディフュージョンＦＤ２」の電圧と、「転送スイッチＭＴｘ２２」の「ソース電極又はドレイン電極の一方の端子」との電圧差を制御するものである。 よって、引用発明の「転送スイッチＭＴｘ２２」の「転送パルスＰＴｘ２２ｉ」に応じた所定の電圧により、「転送スイッチＭＴｘ２２」をオン状態又はオフ状態に制御することは、前記（９）を参酌すると、本願発明１の「前記第２のシャッターＭＯＳＦＥＴトランジスタは、前記第２の制御電圧源から、第２の制御電圧を受け、前記第２の電圧と前記第２のシャッターＭＯＳＦＥＴトランジスタの前記第３のチャネル端子の電圧との間の第２の電圧差を制御する」ことに相当する。 （１６）引用発明の「固体撮像素子の単位画素２００」は、回路を構成するから、本願発明１の「回路（２４００）」に相当する。 ３ 一致点及び相違点 上記２を踏まえると、本願発明１と引用発明の一致点及び相違点は、以下のとおりとなる。 （１） 一致点 「光子を吸収し、吸収された前記光子から光キャリアを生成するように構成されているフォトダイオード（２４８０）と、 第１の読み出し電圧を出力するように構成されている第１の読み出し回路（２４１０）であって、 前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第１のキャパシタ（２４２２）と、 前記第１のキャパシタを第１の電圧まで充電するように構成されている第１のリセットＭＯＳＦＥＴトランジスタ（２４２０）とを備える、第１の読み出し回路と、 第２の読み出し電圧を出力するように構成されている第２の読み出し回路（２４３０）であって、 前記フォトダイオードによって生成される前記光キャリアを積分するように構成されている第２のキャパシタ（２４４２）と、 前記第２のキャパシタを第２の電圧まで充電するように構成されている第２のリセットＭＯＳＦＥＴトランジスタ（２４４０）とを備える、第２の読み出し回路と、 第１のシャッターＭＯＳＦＥＴトランジスタ（２４１２）であって、 第１のチャネル端子と、 前記第１の読み出し回路の前記第１のキャパシタに結合されている第２のチャネル端子と、 第１の制御電圧源に結合されている第１のゲート端子とを備える、第１のシャッターＭＯＳＦＥＴトランジスタと、 第２のシャッターＭＯＳＦＥＴトランジスタ（２４３２）であって、 第３のチャネル端子と、 前記第２の読み出し回路の前記第２のキャパシタに結合されている第４のチャネル端子と、 第２の制御電圧源に結合されている第２のゲート端子とを備える、第２のシャッターＭＯＳＦＥＴトランジスタと、 前記フォトダイオードによって生成された前記光キャリアをステアリングして前記第１の読み出し回路および前記第２の読み出し回路の一方または両方に導くように構成されている電流ステアリング回路（２４５０）であって、 第３の制御電圧源（２４５６）に結合されている第３のゲート端子、前記フォトダイオードの第１の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第５のチャネル端子、および前記第１のチャネル端子に結合されている第６のチャネル端子を備える第１の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５２）と、 第４の制御電圧源（２４５８）に結合されている第４のゲート端子、前記フォトダイオードの前記第１の端子に結合されており、前記フォトダイオードによって生成された前記光キャリアの一部を収集するように構成されている第７のチャネル端子、および前記第３のチャネル端子に結合されている第８のチャネル端子を備える第２の電流ステアリングＭＯＳＦＥＴトランジスタ（２４５４）と、を備える電流ステアリング回路と、を備える回路（２４００）であって、 該回路の動作時に、前記第１のシャッターＭＯＳＦＥＴトランジスタは、前記第１の制御電圧源から、第１の制御電圧（２４０４）を受け、前記第１の電圧と前記第１のシャッターＭＯＳＦＥＴトランジスタの前記第１のチャネル端子の電圧との間の第１の電圧差を制御するように構成されており、 該回路の動作時に、前記第２のシャッターＭＯＳＦＥＴトランジスタは、前記第２の制御電圧源から、第２の制御電圧を受け、前記第２の電圧と前記第２のシャッターＭＯＳＦＥＴトランジスタの前記第３のチャネル端子の電圧との間の第２の電圧差を制御するように構成されている、 回路（２４００）。」 （２）相違点 ア 相違点１ 本願発明１が、「前記第１の制御電圧は、前記第１のキャパシタと前記第１の電流ステアリングＭＯＳＦＥＴトランジスタの前記第６のチャネル端子との間の電圧差を、前記第１のリセットＭＯＳＦＥＴトランジスタに供給される第１の電源電圧の１０％以上となるように制御するように構成されて」いるのに対して、引用発明では、そのような構成を備えていない点。 イ 相違点２ 本願発明１が、「前記第２の制御電圧は、前記第２のキャパシタと前記第２の電流ステアリングＭＯＳＦＥＴトランジスタの前記第８のチャネル端子との間の電圧差を、前記第２のリセットＭＯＳＦＥＴトランジスタに供給される第２の電源電圧の１０％以上となるように制御するように構成されて」いるのに対して、引用発明では、そのような構成を備えていない点。 ウ 相違点３ 本願発明１が、「前記回路の動作時に、前記第１のシャッターＭＯＳＦＥＴトランジスタまたは前記第２のシャッターＭＯＳＦＥＴトランジスタは閾値下領域または飽和領域内で動作され」ているのに対して、引用発明では、そのような構成を備えていない点。 エ 相違点４ 本願発明１が、「前記フォトダイオードが、ゲルマニウムを含む光吸収領域をさらに備える」のに対して、引用発明では、そのような構成を備えていない点。 ４ 相違点についての判断 （１）相違点１について検討する。 引用発明の「固体撮像素子の単位画素２００」は、前記１（１）アの[0109]によれば、信号読み出しにかかる時間を短縮し、高フレームレートでの読み出しを行うことを可能にするという課題を解決するために、「ＰＤ以降の信号の読出し経路を並列で備えていることで、信号読み出しにかかる時間を短縮することができ」「高フレームレートでの読出しを行うことが可能となる」ものである。 そして、引用発明の「転送スイッチＭＴｘ１２」は、上記２（３）で検討したように、ＭＯＳＦＥＴトランジスタであり、ゲート端子に転送パルスＰＴｘ２１ｉが入力されるものであるところ、前記１（１）アの[0118]、及び、同イのＦＩＧ．７Ｂ、ＦＩＧ．７Ｃによれば、転送パルスＰＴｘ２１ｉは、Ｌレベル又はＨレベルのパルスであるから、「転送スイッチＭＴｘ１２」は、Ｈレベルの時にオン状態となり、Ｌレベルの時にオフ状態となるとの動作をするものである。 しかし、引用文献４には、「転送スイッチＭＴｘ１２」の「ソース電極又はドレイン電極の一方」と「転送スイッチＭＴｘ１２」の「ソース電極又はドレイン電極の他方」との間の電圧差をどのような値となるように制御するのかについては記載も示唆もされていないから、相違点１は、実質的なものである。 また、「転送スイッチＭＴｘ１２」の「ソース電極又はドレイン電極の一方」と「転送スイッチＭＴｘ１２」の「ソース電極又はドレイン電極の他方」との間の電圧差を、「リセットスイッチＭＲｅｓ１」に供給される第１の電源電圧の１０％以上となるように制御することは、本願の優先日前における周知技術であったとはいえず、また、引用文献１〜３に記載も示唆もされていない。 よって、引用発明において、「転送スイッチＭＴｘ１２」の「ソース電極又はドレイン電極の一方」と「転送スイッチＭＴｘ１２」の「ソース電極又はドレイン電極の他方」との間の電圧差を、「リセットスイッチＭＲｅｓ１」に供給される第１の電源電圧の１０％以上となるように制御し、相違点１に係る本願発明１の構成とすることは、当業者が容易に想到し得たことではない。 （２）小括 上記（１）のとおりであるから、他の相違点について検討するまでもなく、本願発明１は、引用発明ではなく、また、引用発明、又は、引用発明及び引用文献１〜３に記載された事項に基づいて当業者が容易に発明できたものではない。 第５ 本願発明２〜５について 本願発明２〜５は、本願発明１を減縮した発明であり、いずれも前記相違点１に係る本願発明１の構成を有しているから、本願発明１と同様の理由により、本願発明２〜５は、引用発明ではなく、また、引用発明、又は、引用発明及び引用文献１〜３に記載された事項に基づいて当業者が容易に発明できたものではない。 第６ むすび 以上のとおり、本願については、原査定の拒絶理由を検討してもその理由によって拒絶すべきものとすることはできない。 また、他に本願を拒絶すべき理由を発見しない。 よって、結論のとおり審決する。 |
| 審決日 | 2023-12-05 |
| 出願番号 | P2019-556209 |
| 審決分類 |
P
1
8・
113-
WY
(H01L)
P 1 8・ 55- WY (H01L) P 1 8・ 121- WY (H01L) P 1 8・ 537- WY (H01L) |
| 最終処分 | 01 成立 |
| 特許庁審判長 |
河本 充雄 |
| 特許庁審判官 |
市川 武宜 棚田 一也 |
| 発明の名称 | ゲルマニウム‐シリコン光感知装置ＩＩ |
| 代理人 | 阿部 達彦 |
| 代理人 | 村山 靖彦 |
| 代理人 | 実広 信哉 |