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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない(前置又は当審拒絶理由) G01R |
|---|---|
| 管理番号 | 1407109 |
| 総通号数 | 27 |
| 発行国 | JP |
| 公報種別 | 特許審決公報 |
| 発行日 | 2024-03-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2022-06-03 |
| 確定日 | 2024-01-24 |
| 事件の表示 | 特願２０２０−１２４５２５「電子デバイスのピンの入力容量を測定する方法」拒絶査定不服審判事件〔令和 ３年 ２月２５日出願公開、特開２０２１− ２８６３０〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第１ 手続の経緯 本願は、令和２年７月２１日（パリ条約の例による優先権主張２０１９年８月１１日、米国）の特許出願であって、その手続の経緯の概略は、以下のとおりである。なお、２０１９年８月１１日を、以下「優先日」という。 令和３年 ７月２８日付け：拒絶理由通知書 同年１１月 ５日 ：意見書、手続補正書の提出 令和４年 ２月２８日付け：拒絶査定（以下「原査定」という。） （同年 ３月 ４日 ：原査定の謄本の送達） 同年 ６月 ３日 ：審判請求書、手続補正書の提出 令和５年 ３月２３日付け：拒絶理由通知書 同年 ６月２１日 ：意見書、手続補正書の提出 なお、令和５年３月２３日付けで当審において通知した拒絶理由を、以下「当審拒絶理由」といい、これに対して、同年６月２１日に請求人から提出された意見書を、以下、単に「意見書」という。 第２ 請求項１の記載及び本願発明の認定 １ 請求項１の記載 令和５年６月２１日にされた手続補正により、特許請求の範囲の請求項１の記載は、次に示すとおりのものとなっている。下線は当合議体において付したものであり、以下同様である。 「【請求項１】 電子デバイスのピンの入力容量を測定する方法であって、 ピンエレクトロニクスを含むテスト装置を使用して、ピンが前記ピンエレクトロニクスから切断されている間に第１容量測定値を取得し、前記ピンが前記ピンエレクトロニクスに接続されている間に第２容量測定値を取得することと、 前記第１容量測定値及び前記第２容量測定値に基づいて、前記ピンの入力容量を計算することと を含み、 前記第１容量測定値および前記第２容量測定値のそれぞれを取得することは、 前記ピンエレクトロニクスを駆動するために第１プログラミング可能な負荷電流または第２プログラミング可能な負荷電流を印加することと、 前記ピンエレクトロニクスが前記第１プログラミング可能な負荷電流または前記第２プログラミング可能な負荷電流に対応して発生された少なくとも１つの電圧を測定することとを含み、 電流源を用いてプログラミング可能なスルーレートエッジを前記電子デバイスのピンに印加することで、前記ピンの入力容量を測定し、 前記ピンが前記ピンエレクトロニクスから切断されている間に、前記ピンが第１電圧閾値及び第１電圧閾値に達するまでの２つの時間を取得し、前記ピンが前記ピンエレクトロニクスに接続されている間に、前記ピンが第３電圧閾値及び第４電圧閾値に達するまでの２つの時間を取得し、前記第１電圧閾値から前記第４電圧閾値、及び取得された４つの時間に基づいて、前記ピンの入力容量を測定することを特徴とする方法。」 ２ 請求項１における記載の解釈と本願発明の認定 (１) 請求項１における記載の解釈 ア 明瞭でない記載について (ア) 前記請求項１には、「前記ピンが前記ピンエレクトロニクスから切断されている間に、前記ピンが第１電圧閾値及び第１電圧閾値に達するまでの２つの時間を取得し」と記載されており、この「第１電圧閾値及び第１電圧閾値に達するまでの２つの時間」とは、「第１電圧閾値に達するまでの時間」と「第１電圧閾値に達するまでの時間」の二つの時間を意味するところ、これらの時間が同じ時間であることは明らかであるから、当該時間を二つ取得することの意味が明らかでない。 (イ) したがって、請求項１に記載されている、「第１電圧閾値及び第１電圧閾値に達するまでの２つの時間」の意味について、本願明細書の記載を参酌して解釈する必要があるので、以下検討する。 イ 本願明細書の記載を参酌した解釈について (ア) 請求項１の前記記載に対応する本願明細書の記載を参酌すると、本願明細書の【００６２】〜【００６７】には、次の事項が記載されている。なお、下線は、合議体が付したものである。 「【００６２】 フローチャットは、ＤＵＴ抽出ステップ２０２から始まり、プロセッサは、ハンドラ（図示せず）がＤＵＴ１０６をソケット１１０（図１）から引き抜く（または別の方法で切断する）ことを要求する。（いくつかの実施形態では、抽出は人間のユーザーによって行われる）。ステップ２０２の後、コントローラは電圧設定ステップ２０４に入り、テストされたピンＶ１とＶ２に対応する２つのしきい値電圧をＰＥ１０４（図１）に設定する。次に、プロセッサは、電流源の接続ステップ２０６に入り、ＰＥを制御して、電流＝１の電流源をピンに接続する。 【００６３】 ステップ２０６の後、コントローラは、測定Ｔ１ｄステップ２０８に入り、コントローラは、入力ピン電圧が初期の低電圧（例えば、０Ｖボルト）からＶ１に上昇する時間を測定する。結果は、ＤＵＴが切断されたときのＴ１ｄ−Ｔ１と呼ばれる（時間測定ステップ２０８は、以下で説明するサブステップを含む）。ステップ２０８の後、コントローラは、測定Ｔ２ｄステップ２１０に入り、コントローラは、入力ピン電圧が初期の低電圧からＶ２に上昇する時間を測定する。結果は、ＤＵＴが切断されたときのＴ２ｄ−Ｔ２と呼ばれる（ステップ２１０は、ステップ２０８と同じサブステップで構成されます。これについては以下で詳しく説明する）。 【００６４】 ステップ２０２〜２１０では、上記測定パラメーターが、浮遊容量（ＤＵＴピンに接続されているワイヤーと回路の容量）を計算するために必要である。次に、コントローラーは、ＡＴＥに接続されたときにＤＵＴピンの静電容量を計算するために必要なパラメーターを測定する。ＤＵＴ挿入ステップ２１２において、コントローラは、ソケットへのＤＵＴの挿入を要求する。次に、コントローラは、Ｔ１ｃ測定ステップ２１４でＤＵＴが接続されているときにＴ１を測定し、Ｔ２ｃ測定ステップ２１６で、ＤＵＴが接続されているときにＴ２を測定する。 【００６５】 ステップ２１６の後、すべての測定が行われ、コントローラは容量を計算することができる。Ｃｄ計算ステップ２１８では、コントローラは、ＤＵＴが切断されたときの容量を、たとえば次の式Ｃｄ＝（Ｔ２ｄ−Ｔ１ｄ）×Ｉ／（Ｖ２−Ｖ１）に従って計算する。 【００６６】 次に、Ｃｃ計算するステップ２２０で、ＤＵＴが接続されている場合、コントローラは、たとえば式Ｃｃ＝（Ｔ２ｃ−Ｔ１ｃ）×Ｉ／（Ｖ２−Ｖ１）に従って容量を計算する。 【００６７】 最後に、Ｃ計算ステップ２２２で、コントローラはＣｃからＣｄを減算し、ＤＵＴピンの入力容量を取得する。」 (イ)ａ 前記(ア)において示した本願明細書の記載から、ＤＵＴ１０６をソケット１１０から引き抜いた後、入力ピン電圧が初期の低電圧（例えば、０Ｖボルト）からＶ１に上昇する時間（Ｔ１ｄ−Ｔ１）と、入力ピン電圧が初期の低電圧からＶ２に上昇する時間（Ｔ２ｄ−Ｔ２）を測定して、ＤＵＴが切断されたときの容量Ｃｄを、Ｃｄ＝（Ｔ２ｄ−Ｔ１ｄ）×Ｉ／（Ｖ２−Ｖ１）に従って計算することが読み取れる。 ｂ そうすると、Ｖ１とＶ２の二つのしきい値電圧が同じ電圧の場合、Ｖ２−Ｖ１＝０であり、前記式の分母が０となり、容量Ｃｄは求まらないから、容量Ｃｄを求めるには、Ｖ１とＶ２は異なる電圧であることが前提であることは明らかである。 (ウ) したがって、本願明細書の前記記載を参酌すると、請求項１に記載されている、「第１電圧閾値及び第１電圧閾値に達するまでの２つの時間」は誤記であり、「第１電圧閾値及び第２電圧閾値に達するまでの２つの時間」と解釈するのが相当である。 (２) 本願発明の認定 前記(１)において検討したことを踏まえると、本願の請求項１に係る発明（以下「本願発明」という。）は、次の事項により特定されるとおりのものであると認める。なお、下線は、前記(１)の解釈に対応した部分である。 「【請求項１】 電子デバイスのピンの入力容量を測定する方法であって、 ピンエレクトロニクスを含むテスト装置を使用して、ピンが前記ピンエレクトロニクスから切断されている間に第１容量測定値を取得し、前記ピンが前記ピンエレクトロニクスに接続されている間に第２容量測定値を取得することと、 前記第１容量測定値及び前記第２容量測定値に基づいて、前記ピンの入力容量を計算することと を含み、 前記第１容量測定値および前記第２容量測定値のそれぞれを取得することは、 前記ピンエレクトロニクスを駆動するために第１プログラミング可能な負荷電流または第２プログラミング可能な負荷電流を印加することと、 前記ピンエレクトロニクスが前記第１プログラミング可能な負荷電流または前記第２プログラミング可能な負荷電流に対応して発生された少なくとも１つの電圧を測定することとを含み、 電流源を用いてプログラミング可能なスルーレートエッジを前記電子デバイスのピンに印加することで、前記ピンの入力容量を測定し、 前記ピンが前記ピンエレクトロニクスから切断されている間に、前記ピンが第１電圧閾値及び第２電圧閾値に達するまでの２つの時間を取得し、前記ピンが前記ピンエレクトロニクスに接続されている間に、前記ピンが第３電圧閾値及び第４電圧閾値に達するまでの２つの時間を取得し、前記第１電圧閾値から前記第４電圧閾値、及び取得された４つの時間に基づいて、前記ピンの入力容量を測定することを特徴とする方法。」 第３ 当審拒絶理由の概要 当審拒絶理由のうち、本件補正前の請求項１に係る発明に対する理由（進歩性の欠如）の概要は、次のとおりである。 （進歩性の欠如）本件補正前の請求項１に係る発明は、本願の優先日前に日本国内又は外国において発行された、下記引用文献に記載された発明に基づいて、本願の優先日前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。 記 引用文献１．“Measurement of Input and Output Die Capacitance for M-LVDS and Other Signaling Standards Using TDR”，[online]，２００２年，TDA SYSTEMS，pp. 1-4，［２０２１年７月２８日検索］，インターネット＜ＵＲＬ： https://download.tek.com/document/DIEC-0502-01.pdf＞ 引用文献２．特開２００２−２７７４９５号公報（周知技術を示す文献） 引用文献４．米国特許第５０１０２９７号明細書（周知技術を示す文献） 引用文献５．米国特許第５０９７２１３号明細書（主たる引用例） 第４ 引用文献に記載された発明の認定等 １ 引用文献５に記載された事項及び引用発明の認定 (１) 引用文献５に記載された事項 当審拒絶理由で引用された前記引用文献５には、以下の事項が記載されている。日本語訳は当合議体が作成したものであり、以下同様である。 ア １欄５〜４７行 「The present invention relates to the testing of connectors which terminate multiconductor cables. Specifically, a high speed testing apparatus capable of individually testing all pins of a multi-pin connector rapidly and thoroughly is described. Multi-pin connectors which terminate multiconductor cables are used throughout the electronic industry to provide reliable interconnections between electronic equipment. In certain applications, these interconnecting cables are a source of electromagnetic interference (EMI) and radio frequency interference (RFI) which are conducted across the cables, through the connection, into the equipment. The suppression of EMI which enters through cables or is radiated from cables connecting electronic equipment is remedied by a number of different solutions. Of late, connectors have been manufactured which include a bypass capacitor between each of the pins and the outside ground connection. Typically, a barium titanate ceramic capacitor substrate is provided through which the pin passes. The substrate forms a capacitor between the pin and the outside shell member, thus providing AC bypassing for each of the connector pins. The reliability of such connectors must be completely verified before using them in many situations. For instance, in military applications, the connectors are individually tested to be certain there are no defects such as leakage between any of the pins, as well as verifying whether such bypass capacitors indeed have the requisite capacity to provide suppression of EMI and RFI signals on the conductors. The connectors are varied in terms of the number of pins and size such that testing of individual connectors is usually restricted to one particular connector type. The instrumentation used to measure the integrity of each pin and the associated capacitance is time consuming and may require up to 45 minutes of test technician time to manually test a single connector. This methodology clearly has substantial impact on the direct cost of the connector. Given the foregoing necessity to completely test a multi-pin connector, the present invention has been developed.」 （本発明は、多芯ケーブルを終端するコネクタの試験に関する。具体的には、マルチピンコネクタの全てのピンを個別に高速かつ完全に試験することができる高速試験装置について説明する。 多芯ケーブルを終端するマルチピンコネクタは、電子機器間に信頼性のある相互接続を提供するために電子産業全体にわたって使用されている。特定の用途では、これらの相互接続ケーブルは、電磁干渉（ＥＭＩ）及び無線周波数干渉（ＲＦＩ）の発生源であり、これらはケーブルを横断して接続部を通って機器内に伝導される。電子機器を接続するケーブルから放射されるか又はケーブルを通って入るＥＭＩの抑制は、多くの異なる解決策によって改善される。最近では、各ピンと外部接地接続との間にバイパスコンデンサを含むコネクタが製造されている。典型的には、ピンが貫通するチタン酸バリウムセラミックコンデンサ基板が提供される。基板は、ピンと外側シェル部材との間にコンデンサを形成し、従って、コネクタピンの各々に対してＡＣバイパスを提供する。 そのようなコネクタの信頼性は、多くの状況でそれらを使用する前に完全に検証されなければならない。例えば、軍事用途では、コネクタは、ピンのいずれかの間に漏れなどの欠陥がないことを確認するために個々に試験され、また、そのようなバイパスコンデンサが実際に導体上のＥＭＩ及びＲＦＩ信号を抑制するのに必要な容量を有するか否かを検証する。 コネクタは、個々のコネクタの試験が通常一つの特定のコネクタタイプに制限されるように、ピンの数及びサイズに関して変化する。各ピン及び関連する静電容量の完全性を測定するために使用される機器は、時間がかかり、単一のコネクタを手動で試験するために最大４５分の試験技術者の時間を必要とし得る。この方法論は明らかに、コネクタの直接コストに実質的な影響を与える。 マルチピンコネクタを完全に試験するための前述の必要性を考慮して、本発明が開発された。） イ １欄４９〜６０行 「SUMMARY OF THE INVENTION It is an object of this invention to provide for automatic testing of multi-pin connectors. It is a specific object of this invention to conduct multiple tests on each pin of a multi-pin connector automatically and particularly at speeds that are presently not attainable with existing technology. It is yet a more specific object of this invention to measure the capacity between each pin of a multi-pin connector and ground, as well as the insulation resistance and dielectric withstanding voltage (DWV) of each pin with respect to ground and to all other pins.」 （発明の概要 本発明の目的は、マルチピンコネクタの自動試験を提供することである。 本発明の具体的な目的は、マルチピンコネクタの各ピンに対して複数の試験を自動的に、特に既存の技術では現在達成できない速度で行うことである。 本発明の更なる具体的な目的は、マルチピンコネクタの各ピンと接地との間の容量並びに接地及び他の全てのピンに対する各ピンの絶縁抵抗及び絶縁耐圧（ＤＷＶ）を測定することである。） ウ ３欄６６行〜４欄９行、ＦＩＧ．１ 「FIG. 1 illustrates a typical multi-pin connector having 27 pins for receiving a like number of conductors of a cable. The connector illustrated in FIG. 1 is of the type which includes a monolithic ceramic capacitor substrate internal to the connector, providing a bypass capacitance from each of the illustrated pins 1 to the outside shell 2 of the connector. To thoroughly test connector 3 requires that each of the pins be individually tested so that the insulation resistance (IR), dielectric withstanding voltage (DWV) and capacitance (C) of the pin with respect to the shell 2 and all other pins be measured with speed and accuracy.」 （図１は、ケーブルの同数の導体を受容するための２７個のピンを有する典型的なマルチピンコネクタを示す。図１に示されたコネクタは、コネクタの内部にモノリシックセラミックコンデンサ基板を含み、図示されたピン１の各々からコネクタの外側シェル２へのバイパスキャパシタンスを提供するタイプのものである。コネクタ３を完全に試験するためには、シェル２に対するピン並びに他の全てのピンの絶縁抵抗（ＩＲ）、絶縁耐電圧（ＤＷＶ）及び静電容量（Ｃ）が迅速かつ正確に測定されるように、各ピンが個別に試験される必要がある。） （図１）「  」 エ ４欄１０〜５７行、ＦＩＧ．２ 「Shown in FIG. 2 is a testing device, in accordance with a preferred embodiment of the invention, which will receive the connector 3 in a receptacle 9 mounted to one of a plurality of cells 17. The cells 17 are contained within a replaceable carrier 10 which will interface each pin of a respective connector to a corresponding connection point of a spring contact of a test bed backplane 12 of the assembly of switching matrix modules 14. Replacing cells with different configurations, or replacing different carriers which support different cell configurations permits other types of connectors to be tested. The carrier 10, once in place, connects each of the pins of a connector 3, receptacle 9 and respective cell 17 to precisely located contacts on the backplane of the test bed 12. The contacts of the backplane of the test bed 12, when touching like spaced contacts of the cell 17, provide a throughpath to a switching matrix 14. The backplane 12 provides a matrix of 32.times.10 individual points which may be addressed by the switching matrix 14. A cover 11 is shown which closes, once the connector 3 has been inserted in a respective receptacle 9, along with other connectors 3, for testing by the device. The cover 11 avoids any possibility of high voltage inadvertently coming into contact with the operator. A proximity switch 13 disables the generation of high voltage for the device of FIG. 2 when the cover 11 is not in the closed position. The switching matrix 14 is controlled by address lines connected to the on-board computer 20. The address lines will identify which of the pins of an individual connector is to be connected to the electrometer 16, and which of the pins of a connector is to be connected to a source of high voltage 18. In carrying out the insulation resistance test, in accordance with the preferred embodiment, an individual pin of a connector under test is connected to the electrometer 16, while the remaining pins are connected to the shell 2 of the connector, and receive a high voltage for conducting a test. The carrier 10 is an open frame used to secure and position the cells 17 during testing. Each cell 17 corresponds to a respective connector under test. Shown in FIG. 2 are four receptacles 9, each capable of receiving a connector for test. It is to be understood that the number four is relatively arbitrary, and more (as many as eight) or fewer (one) cells may be provided, the only limitation being the total number of pins for a given connector, which can be addressed by switching matrix 14.」 （図２には、複数のセル１７の一つに取り付けられたレセプタクル９内にコネクタ３を受け入れる、本発明の好ましい実施形態による試験装置が示されている。セル１７は、交換可能なキャリア１０内に収容されており、このキャリア１０は、それぞれのコネクタの各ピンを、スイッチングマトリックスモジュール１４のアセンブリのテストベッドバックプレーン１２のばねコンタクトの対応する接続点に接続する。セルを異なる構成に置き換えるか、又は異なるセル構成を支持する異なるキャリアを置き換えることにより、他のタイプのコネクタを試験することができる。 キャリア１０は、所定の位置に配置されると、コネクタ３、レセプタクル９及びそれぞれのセル１７の各ピンを、テストベッド１２のバックプレーン上に正確に配置された接点に接続する。テストベッド１２のバックプレーンの接点は、セル１７の離間した接点などに接触すると、スイッチングマトリックス１４へのスルーパスを提供する。バックプレーン１２は、スイッチングマトリックス１４によってアドレスされる３２×１０個の個々のポイントのマトリックスを提供する。装置による試験のために、コネクタ３が他のコネクタ３と共にそれぞれのレセプタクル９に挿入されると閉じるカバー１１が示されている。カバー１１は、高電圧が不注意でオペレーターと接触する可能性を回避する。近接スイッチ１３は、カバー１１が閉位置にないとき、図２の装置のための高電圧の発生を無効にする。 スイッチングマトリックス１４は、オンボードコンピューター２０に接続されたアドレス線によって制御される。アドレス線は、個々のコネクタのどのピンを電位計１６に接続すべきか、及びコネクタのどのピンを高電圧源１８に接続すべきかを識別する。絶縁抵抗試験を実施する際に、好ましい実施形態によれば、試験中のコネクタの個々のピンは電位計１６に接続され、残りのピンはコネクタのシェル２に接続され、試験を行うために高電圧を受ける。キャリア１０は、試験中にセル１７を固定し位置決めするために使用される開放フレームである。各セル１７は、それぞれの被試験コネクタに対応する。図２には四つのレセプタクル９が示されており、各レセプタクルは試験用のコネクタを受け入れることができる。四という数は比較的任意であり、より多くの（八つのもの）又はより少ない（一つの）セルを設けることができ、唯一の制限は、スイッチングマトリックス１４によってアドレスすることができる所与のコネクタのピンの総数であることを理解されたい。） （図２）「  」 オ ６欄１１〜２０行、ＦＩＧ．７ａ、ＦＩＧ．７ｂ 「Each of the test cells 17 of FIGS. 7A and 7B support on one side thereof a socket 9, and on the other side thereof pin connections 17a. The pin connections and sockets 9 are interconnected by wiring which is spatially fixed, very short (less than 2 inches), and provides only minimal, unmeasurable capacitive loading to each of the connected pin receptacles of socket 9. The test cells 17 are inserted in a respective cell of carrier 10, and held in place by a pair of quarterturn fasteners 9a and 9b.」 （図７ａ及び図７ｂの各テストセル１７は、その一方の側でソケット９を支持し、その他方の側でピン接続部１７ａを支持する。ピン接続部及びソケット９は、空間的に固定された非常に短い（２インチ未満）配線によって相互接続され、ソケット９の接続されたピンレセプタクルのそれぞれに対して最小限の測定不能な容量性負荷しか与えない。試験セル１７は、キャリア１０のそれぞれのセル内に挿入され、一対の四分の一ターンファスナー９ａ及び９ｂによって適所に保持される。） （図７ａ、図７ｂ）「  」 カ ７欄２４〜５３行、ＦＩＧ．９ 「FIG. 9 illustrates a sequence of time intervals, during which one pin of a connector under test is completely tested. The Figure represents the voltage potential applied to all but the one pin connected to the electrometer 16. A zero-voltage interval TI is provided to permit addressing and setting of ranges and scaling to a newly selected plurality of pins. During a time interval represented by T2, the voltage potential increases as a linear function to a first steady state value, identified by time interval T3. During the time interval T2, the capacitance between the plurality of pins and shell receiving the high voltage and the pin connected to the electrometer 16 may be determined. Recognizing that the leakage current is proportional to the capacitance C.times.dv/dt, i.e., the slope of the voltage curve represented in time interval T2, permits a rapid accurate calculation of the capacitance between the pin under test and the remaining energized pins and shell. During the time interval T3, a potential is applied which will produce a current identifying the insulation resistance between the pin producing a measuring current and the remaining energized pins and shell. The current measured by the electrometer 16 during time interval T3 may be digitized, and compared against a current level stored in RAM associated with the given connector type, for determining whether or not a failure has occurred. Those skilled in the art will recognize that these currents represent resistance values and may be conveniently displayed as an insulation resistance by the host computer 25.」 （図９は、試験中のコネクタの一つのピンが完全に試験される時間間隔のシーケンスを示す。この図は、電位計１６に接続された一つのピンを除く全てのピンに印加される電位を表す。新たに選択された複数のピンに対する範囲のアドレス指定及び設定並びにスケーリングを可能にするために、ゼロ電圧間隔Ｔ１が設けられる。Ｔ２によって表される時間間隔の間、電位は、時間間隔Ｔ３によって識別される第１の定常状態値まで線形関数として増加する。時間間隔Ｔ２の間に、高電圧を受ける複数のピン及びシェルと、電位計１６に接続されたピンとの間の静電容量が決定され得る。漏れ電流が静電容量Ｃ×ｄｖ／ｄｔ、すなわち時間間隔Ｔ２で表される電圧曲線の傾きに比例することを認識することにより、試験中のピンと残りの通電されたピン及びシェルとの間の静電容量の迅速かつ正確な計算が可能になる。時間間隔Ｔ３の間、測定電流を生成するピンと残りの通電されたピン及びシェルとの間の絶縁抵抗を特定する電流を生成する電位が印加される。時間間隔Ｔ３中に電位計１６によって測定された電流をデジタル化し、所与のコネクタタイプに関連するＲＡＭに記憶された電流レベルと比較して、故障が発生したか否かを判定することができる。当業者は、これらの電流が抵抗値を表し、ホストコンピューター２５によって絶縁抵抗として都合よく表示され得ることを認識するであろう。） （図９）「  」 (２) 引用発明の認定 ア 前記(１)ウに摘記した図２に示されたレセプタクル９と、前記(１)エに摘記した図７ａ及び図７ｂに示されたソケット９を比較すると、同じであると認められる構成に同じ参照符号９が付与されており、このことから、図２に示されたレセプタクル９には、ソケット９が含まれていることが読み取れる。 イ 前記(１)の記載事項及び前記アの認定事項を総合すると、引用文献５には、次の発明（以下「引用発明」という。）が記載されているものと認められる。 ＜引用発明＞ 「マルチピンコネクタの各ピンと接地との間の容量を測定する方法であって、（１欄４９〜６０行） マルチピンコネクタは、電子機器間に信頼性のある相互接続を提供するために多芯ケーブルを終端するものであり、（１欄５〜４７行） ２７個のピンを有するマルチピンコネクタのシェル２に対するピンの静電容量（Ｃ）を測定するために、（３欄６６行〜４欄９行） 試験装置において、複数のセル１７の一つに取り付けられたソケット９内にコネクタ３を受け入れ、セル１７は、交換可能なキャリア１０内に収容されており、このキャリア１０は、それぞれのコネクタの各ピンを、スイッチングマトリックスモジュール１４のアセンブリのテストベッドバックプレーン１２のばねコンタクトの対応する接続点に接続し、スイッチングマトリックス１４は、アドレス線によって制御され、アドレス線は、個々のコネクタのどのピンを電位計１６に接続すべきか及びコネクタのどのピンを高電圧源１８に接続すべきかを識別し、（４欄１０〜５７行、前記アの認定事項） 試験中のコネクタの一つのピンが完全に試験される時間間隔のシーケンスとして、新たに選択された複数のピンに対する範囲のアドレス指定及び設定並びにスケーリングを可能にするために、ゼロ電圧間隔Ｔ１が設けられ、 Ｔ２によって表される時間間隔の間、電位計１６に接続された一つのピンを除く全てのピンに印加される電位は、時間間隔Ｔ３によって識別される第１の定常状態値まで線形関数として増加し、 時間間隔Ｔ２の間に、高電圧を受ける複数のピン及びシェルと、電位計１６に接続されたピンとの間の静電容量が決定され、漏れ電流が静電容量Ｃ×ｄｖ／ｄｔ、すなわち時間間隔Ｔ２で表される電圧曲線の傾きに比例することを認識することにより、試験中のピンと残りの通電されたピン及びシェルとの間の静電容量の計算が可能になる、（７欄２４〜５３行） 方法。」 ２ 引用文献１、６に記載された事項及び技術常識の認定 (１) 引用文献１に記載された事項 当審拒絶理由で引用した前記引用文献１には、以下の事項が記載されている。 「This input capacitance measurement is a relative measurement, comparing the reference open waveform (at the end of the probe or fixture) to the waveform reflected from the capacitive device under test (DUT). This relative measurement allows the designer to easily de-embed the probe or fixture from the measurement. The difference between the reference and the reflected waveform is caused by the capacitance of the DUT, Figure 2. The easiest way to perform a measurement is to socket the packaged IC device on a test fixture board, with traces on the board leading to the device pins that need to be tested, and with SMA connectors mounted on the board and connected to these traces. A customer demonstration board for this device, or an ATE fixture board will work well. By using this configuration, the designer can easily connect the test fixture to the TDR oscilloscope, and the socket allows the designer to obtain a reference waveform (empty test board, not DUT in the socket) and the DUT waveform (packaged device placed in the socket) without the difficulty of soldering and de-soldering the DUT. If placing the DUT in the socket is not a viable option, then having a second fixture board, fully identical to the one on which the DUT is mounted, but without the DUT in place, should provide a good quality reference waveform. One can also use a probe in order to take the measurements, but since TDR measurement always requires a signal and a ground connection, a ground pin must be available next to the pin under test, and the pitch of the probe must match the device pitch. An input buffer will have an input resistance along with the capacitance. There may also be off-chip termination resistors or ESD structures that may affect the capacitance measurement. The input resistance of a CMOS buffer is higher than 1kOhm, it can effectively be treated as an open, ensuring that the measurement is performed correctly. However, the designer has to remove any off-chip termination resistors and ESD diodes in order to accurately obtain the input buffer capacitance. Since Cin changes with changes of the power level applied to the die, it is important to perform a sweep of input capacitance measurements vs, power supply voltage. When performing a TDR measurement with the device in power-up state, one concern is that the DC power from the die can be injected into the TDR line, and thus damage the TDR sampling head input, or at least confuse the measurement results. However, for high-input impedance CMOS gate, this is not really an issue, since very little current flows through the gate of the CMOS driver. The power voltage therefore does not enter the TDR line and does not create any problems with the measurement. In all of these cases, we effectively are measuring combined package capacitance Cpackage and die input capacitance Cdie, which is what is required by the M-LVDS standard. If it is desired to separate Cpackage from Cdie the designer needs to have an empty package sample. Then, measuring this empty package sample, the designer can measure Cpackage, and Cdie can then be found as: Cdie = Cbuffer - Cpackage」（１頁左欄２２行〜２頁左欄３０行） （この入力容量測定は、(プローブ又は固定具の端部における)基準開放波形を、被試験容量性デバイス(DUT)から反射された波形と比較する相対的な測定である。この相対的な測定は、設計者がプローブ又は固定具を測定から容易に取り外すことを可能にする。基準波形と反射波形との間の差は、図2のDUTの容量によって生じる。 測定を実行する最も簡単な方法は、パッケージ化されたICデバイスをテストフィクスチャボード上にソケット接続することであり、ボード上のトレースがテストされる必要があるデバイスピンにつながり、SMAコネクタがボード上に取り付けられ、これらのトレースに接続される。この装置のための顧客デモンストレーションボード、又は、ATEフィクスチャーボードが良好に機能する。 この構成を使用することによって、設計者は、テストフィクスチャーをTDRオシロスコープに容易に接続することができ、ソケットは、設計者が、DUTをはんだ付け及びはんだ付け解除する困難なしに、基準波形(空のテストボード、ソケットにDUTが配置されていない)及びDUT波形(ソケット内に配置されたパッケージされたデバイス)を得ることを可能にする。DUTをソケット内に配置することが実行可能な選択肢ではない場合、DUTが装着されるものと完全に同一であるが、DUTが定位置にない第２の固定ボードを有することは、良好な品質の基準波形を提供するはずである。測定を行うためにプローブを使用することもできるが、TDR測定は常に信号及び接地接続を必要とするので、接地ピンは試験中のピンの隣で利用可能でなければならず、プローブのピッチはデバイスのピッチと一致しなければならない。入力バッファは、容量と共に入力抵抗を有する。容量測定に影響を及ぼし得るオフチップ終端抵抗器又はESD構造もあり得る。CMOSバッファの入力抵抗は１kΩよりも高く、実効的にオープンとして扱うことができ、測定が正しく行われることを保証する。 しかしながら、設計者は、入力バッファ容量を正確に得るために、任意のオフチップ終端抵抗器及びESDダイオードを除去しなければならない。 Cinはダイに印加される電力レベルの変化と共に変化するので、入力容量測定値対電源電圧の掃引を実行することが重要である。電源投入状態のデバイスを用いてTDR測定を実行するとき、一つの懸念は、ダイからのDC電力がTDRラインに注入される可能性があり、したがってTDRサンプリングヘッド入力にダメージを与えるか、又は、少なくとも測定結果を混乱させる可能性があることである。しかしながら、高入力インピーダンスのCMOSゲートの場合、CMOSドライバのゲートにはほとんど電流が流れないので、これは実際には問題ではない。したがって、電源電圧がTDRラインに入ることはなく、測定に問題を生じることはない。 これらの場合の全てにおいて、M-LVDS規格によって要求されるものである、組み合わされたパッケージ容量Cpackage及びダイ入力容量Cdieを効果的に測定する。CpackageをCdieから分離することが望ましい場合、設計者は空のパッケージサンプルを有する必要がある。次いで、この空のパッケージサンプルを測定して、設計者は、Cpackageを測定することができ、次いで、Cdieは、Cdie=Cbuffer-Cpackageとして見出すことができる。） 「  」 (２) 引用文献６に記載された事項 本審決において新たに引用する、本願優先日前に発行された特開平１１−２１９９８９号公報（以下「引用文献６」という。）には、以下の事項が記載されている。 「【００２８】本発明を実施する際に、ウェハにコンタクタを接続した時の静電容量を測定して得られた値により接続の良否を判定することは可能であるが、より精度を向上する手法を以下に述べる。すなわちコンタクタにウェハを接続する前に、コンタクタ自身の静電容量を測定しておき、この値とコンタクタにウェハを接続した状態での静電容量を測定して得られた値との差分を計算する。コンタクタ上に形成された接点および信号線の持つ静電容量は、コンタクタ製作に基づくばらつきを持っているが、この差分値によりコンタクタへのウェハの接触により信号線に接続した半導体チップの持つ入力容量のみを精度高く求めることができ、この値から信号線に接続されている半導体チップの数を確認することにより、接続の良否を精度高く判定することが可能となる。」 (３) 技術常識の認定 引用文献１の前記(１)の摘記箇所の記載、及び、引用文献６の前記(２)の摘記箇所の記載に例示されるように、次の事項は技術常識であると認める。 ＜技術常識＞ 「容量測定において、本来測定すべきではない容量Ｃ１が対象物の容量Ｃに含まれて測定される場合、Ｃ１のみを単独で測定し、本来測定すべき対象物の容量Ｃ０をＣ０＝Ｃ−Ｃ１により得ること。」 ３ 引用文献２に記載された事項並びに周知技術Ａの認定 (１) 引用文献２に記載された事項 当審拒絶理由で引用した前記引用文献２には、以下の事項が記載されている。 「【０００７】 【詳細な説明】図１は、この発明の原理の理解を助けるためにもたらされ、あるキャパシタに関連づけられる基本的な電流および電圧の関係を示す。容量の教科書どおりの定義としては、電圧−電流の関係ｉ＝Ｃ ｄｅ／ｄｔであり、これからキャパシタ電圧は以下のように定義づけられる。 【０００８】 【数１】  【０００９】これにより、キャパシタに運ばれる電流が一定であれば、キャパシタが経時的に定電流を積分するにつれて電圧が線形に変化するという周知の概念の理解がもたらされる。これは図１にも見られ、時間間隔ΔＴにわたって運ばれる定電流ｉはランプ電圧ΔＶを生じる。また、どの時間間隔にわたる電流の積分も、キャパシタにおいて蓄積される電荷Ｑであり、以下のとおりである。 【００１０】 【数２】  【００１１】このように、図１において電流波形によって囲まれる区域は電荷Ｑに等しいということができる。最後に、Ｑ＝ＣＶであるため、キャパシタにわたっての蓄積された電荷Ｑおよび電圧ΔＶが既知であれば、容量値Ｃを計算できるのがわかるであろう。 【００１２】図２は、入力端子１２に接続されるキャパシタ１０の容量値を測定するためのこの発明による容量測定システムの概略図である。同様に入力端子１２に接続されるのは、プログラム可能な定電流源１４、放電スイッチ１６、比較器１８およびアナログ−デジタルコンバータ（ＡＤＣ）２０である。これらのデバイスのすべてに動作可能に結合されるのはマイクロプロセッサ（μＰ）２４であり、これは関連のメモリ２６および表示装置２８を含む。 【００１３】図２のすべての回路要素は当業者にとり周知であるが、プログラム可能な定電流源１４については、その目的を完全に理解するために幾分か詳細に説明するのが望ましいであろう。プログラム可能な定電流源１４の見方の１つとしては、これが特定された時間間隔（ｄｔ）の間、ある量の定電流（ｉ）をキャパシタ１０に運ぶことから、実際には電荷パケット発生器であるということである。適当なプログラム可能な定電流源の詳細は図３に示す。示されているのは、複数の定電流発生器３０Ａ、３０Ｂ、３０Ｃ、…、３０ｎであり、その各々は異なる既知のまたは予め定められた値の定電流を発生する。これらの値は、利用することができる適当な時間間隔の利用可能性および特定のシステムに応じて、どんな所望のシーケンスにおいて増加してもよく、たとえば１マイクロアンペア（μＡ）、２μＡ、４μＡ、８μＡなど、たとえばバイナリシーケンスにおいて、または、たとえば１μＡ、２μＡ、５μＡ、１０μＡなど何らかの他のシーケンスにおいて増加してもよい。定電流発生器３０Ａ、３０Ｂ、３０Ｃ、…、３０ｎの各々に結合されるのは、それぞれ対応のＡＮＤゲート３２Ａ、３２Ｂ、３２Ｃ、…、３２ｎである。ＡＮＤゲート３２Ａ−３２ｎの各々の一方入力は１／ｎ・セレクタ３４からであり、これは適当にはアドレスカウンタであってもよく、定電流発生器３０Ａ−３０ｎの１つを選択する。ＡＮＤゲート３２Ａ−３２ｎの各々の他方入力は選択可能なパルス幅発生器３６からであり、これは活性化時に、選択されたまたは予め定められた幅のパルスをもたらし、選択された定電流発生器を正確な既知の時間間隔の間ゲートオンする。１／ｎ・セレクタ３４の入力およびパルス幅発生器３６の入力はマイクロプロセッサ２４に与えられる。このため、電荷パケットｑ0をキャパシタ１０に送るためには、マイクロプロセッサ２４はどの電流発生器がゲートオンされることとなりかつどの時間間隔においてそれがなされるかを選択し、プログラム可能な定電流源１４の出力として所望の値 【００１４】 【数３】  【００１５】をもたらす。 （後略）。」 「【図１】  」 「【図２】  」 「【図３】  」 (２) 周知技術Ａの認定 ア 引用文献２の【００１３】及び【図３】から、定電流源１４は異なる値の定電流を発生する複数の定電流発生器３０Ａ、３０Ｂ、３０Ｃ、…、３０ｎの一つを選択することによって、出力する電流値を変更する機能を有していることが読み取れる。 イ 前記アにおいて認定した事項を踏まえると、前記(１)の摘記箇所の記載からみて、次の事項は周知技術（以下「周知技術Ａ」という。）であると認める。 ＜周知技術Ａ＞ 「定電流をコンデンサに所定の時間供給して当該コンデンサの容量を測定するために用いられる定電流源において、供給する電流の値を変更可能にすること。」 ４ 引用文献７及び８に記載された事項並びに周知技術Ｂの認定 (１) 引用文献７に記載された事項 本審決において新たに引用する、本願優先日前に発行された特開昭４９−８２８５号公報（以下「引用文献７」という。）には、以下の事項が記載されている。 「このような構成のもとに、測定開始前はスイッチＫが閉じられていて、コンデンサＣｘの端子電圧は初期電圧（この場合０Ｖ）に設定されている。 次にスイッチＫを開いて測定を開始する。コンデンサＣｘは定電流源ＣＳからの定電流により充電されるにつれて、コンデンサＣｘの端子電圧が時間に比例して一定の速さで上昇していく。コンデンサＣｘの端子電圧即ちａ点の電位が第２図(ａ)に示す設定電圧ＶＬを越えると、比較回路ＣＰ１は第２図(ｂ)に示すように論理出力“１”を送出し、アンドゲート回路ＡＧのゲートを開き、パルス発生回路ＰＧで発生されたパルス信号が計数回路ＣＴで計数される。さらにコンデンサＣｘの端子電圧即ちａ点の電位が第２図(ａ)に示す設定電圧ＶＨを越えると、比較回路ＣＰ２は第２図(ｃ)に示すように論理出力“１”を送出し、アンドゲート回路ＡＧのゲートを閉じ、計数回路ＣＴの計数動作を止める。 従って、コンデンサＣｘの端子電圧が設定電圧ＶＬと設定電圧ＶＨの間にあるときのみ、アンドゲート回路ＡＧにはインバータ回路ＩＮ１および比較回路ＣＰ１から論理出力“１”が供給され、アンドゲート回路ＡＧのゲートが開かれる。この間だけ第２図(ｄ)に示すパルス発生回路ＰＧのパルス信号がアンドゲート回路ＡＧを通過し、アントゲート回路ＡＧから第２図(ｅ)に示すパルス出力が計数回路ＣＴに送出され、計数回路ＣＴでその間のパルス数が数えられる。即ちその間の時間が測定される。 このようにパルス信号の周期や定電流源ＣＳからの出力電流値、あるいは比較回路ＣＰ１、ＣＰ２の基準電圧ＶＬ、ＶＨの値を所定値に設定すれば計数回路ＣＴの出力を直接表示装置ＤＰに供給することによってコンデンサＣｘの容量値を直読することができる。」（２頁右上欄１２行〜右下欄６行） 「 」 「  」 (２) 引用文献８に記載された事項 本審決において新たに引用する、本願優先日前に発行された特開２００７−１６３２３７号公報（以下「引用文献８」という。）には、以下の事項が記載されている。 「【００１９】 次いで、静電容量測定装置１の起動状態において、演算制御部６は、まず、制御信号Ｓ２を出力して放電部５を所定時間だけ作動させることにより、測定対象コンデンサ８を放電させてその充電電圧Ｖｃをゼロボルトにする。放電完了後、演算制御部６は、制御信号Ｓ２の出力を停止して放電部５の作動を停止させ、次いで、電流供給部２に対して定電流Ｉ（値Ｉ１）の供給を開始させるための制御信号Ｓ１を出力する。これにより、電流供給部２が測定対象コンデンサ８への定電流Ｉ（値Ｉ１）の供給を開始する。この結果、測定対象コンデンサ８の充電電圧Ｖｃが図２に示すように上昇し始める。この際に、電圧測定部３は、測定対象コンデンサ８の充電電圧Ｖｃを所定周期で測定して（サンプリングして）、その充電電圧Ｖｃの値を示すデータＤ１を演算制御部６に出力する。演算制御部６は、電圧測定部３から出力されたデータＤ１に基づいて、測定対象コンデンサ８についての充電電圧Ｖｃの監視処理を開始する。具体的には、演算制御部６は、データＤ１に基づいて充電電圧Ｖｃを算出すると共に、算出した充電電圧Ｖｃを内部メモリに記憶されている電圧値Ｖ１、下限電圧値Ｖ２、上限電圧値Ｖ３および電圧値Ｖ４と比較する比較処理を実行する。演算制御部６は、この監視処理中において、充電電圧Ｖｃが電圧値Ｖ１に達したことを比較処理によって検出し、その時点において、電流供給部２に対して定電流Ｉの値を値Ｉ２に切り替えるための制御信号Ｓ１を出力する。これにより、電流供給部２が測定対象コンデンサ８への定電流Ｉの値を値Ｉ２（＜値Ｉ１）に切り換えるため、図２に示すように、測定対象コンデンサ８の充電電圧Ｖｃの上昇率が低下する。 【００２０】 続いて、演算制御部６は、この監視処理中において、充電電圧Ｖｃが規定電圧Ｖｒの下限電圧値Ｖ２に達したことを比較処理によって検出し、その時点において、時間計測部４に対して制御信号Ｓ３の出力を開始する。これに応じて、時間計測部４は、時間の計測動作を開始する。次いで、演算制御部６は、この監視処理中において、充電電圧Ｖｃが規定電圧Ｖｒの上限電圧値Ｖ３に達したことを比較処理によって検出し、その時点において、時間計測部４に対して制御信号Ｓ３の出力を停止する。これに応じて、時間計測部４は、計測動作を停止すると共に、計測した時間を示すデータＤ２を演算制御部６に出力する。この場合、データＤ２は、充電電圧Ｖｃが規定電圧Ｖｒの下限電圧値Ｖ２に達してからその上限電圧値Ｖ３に達するまでの時間Δｔを示している（図２参照）。続いて、演算制御部６は、入力したデータＤ２からこの時間Δｔを算出すると共に、この時間Δｔ、時間Δｔの計測中において測定対象コンデンサ８に供給されている定電流Ｉの値Ｉ２、並びに規定電圧Ｖｒの下限電圧値Ｖ２および上限電圧値Ｖ３を用いて、規定電圧Ｖｒを印加している状態における測定対象コンデンサ８の静電容量Ｃ１を算出する。具体的には、演算制御部６は、上記した時間Δｔ等を下記式（１）に代入することにより、静電容量Ｃ１を算出する。 Ｃ１＝Ｉ２×Δｔ／（Ｖ３−Ｖ２）・・・・・・（１） また、演算制御部６は、算出した静電容量Ｃ１を表示部７に表示させる。最後に、演算制御部６は、この監視処理中において、充電電圧Ｖｃが電圧値Ｖ４に達したことを比較処理によって検出し、その時点において、電流供給部２に対して定電流Ｉの出力を停止させるための制御信号Ｓ１を出力する。これにより、電流供給部２が測定対象コンデンサ８への定電流Ｉの供給を停止する。次いで、制御部６は、制御信号Ｓ２を放電部５に出力して測定対象コンデンサ８を放電させて、各プローブ１１，１２を測定対象コンデンサ８から取り外し可能な状態とする。これにより、静電容量測定装置１による測定対象コンデンサ８についての規定電圧Ｖｒ（５ボルト）を印加した状態での静電容量Ｃ１の測定処理が完了する。」 「【図１】 」 「【図２】  」 (３) 周知技術Ｂの認定 前記(１)及び(２)の摘記箇所の記載に例示されるように、次の事項は周知技術（以下「周知技術Ｂ」という。）であると認める。 ＜周知技術Ｂ＞ 「定電流源を用いて測定対象のコンデンサに電流を供給し、コンデンサの電圧が予め定めておいた下限値から上限値に至るまでの時間を測定し、その測定した時間と、定電流源の電流値と、前記下限値と上限値の電圧差から、前記コンデンサの容量を求めること。」 ５ 引用文献４に記載された事項及び周知技術Ｃの認定 (１) 引用文献４に記載された事項 当審拒絶理由で引用した前記引用文献４には、以下の事項が記載されている。 「Referring first to FIG. 1, the automatic test equipment generally indicated at 10 is connected by a coax 12 to one pin of a device under test (DUT) 14. The DUT will have many pins (possibly 500 or so), and each pin is connected to a set of test equipment like that shown in FIG. 1. Such test equipment typically is arranged in the form of a pin card. The test equipment on all pin cards is controlled by a computer (not shown) which supplies digital control signals thereto over a system bus 16. The digital control signals are received by a set of DACs 20 and by a formatter 22. The DACs produce various analog signals for distribution to the other equipment which includes an active load 30, a pin driver 32, and a set of comparators 34. For the active load 30, the analog signals include programmed low and high output currents IOL-PGM and IOH-PGM, specifying the magnitude of current from an adjustable source 36 and to an adjustable sink 38. For the pin driver 32, high and low pin voltages are specified at VHIGH and VLOW. For the measurement comparators 34, high and low threshold voltages are specified at VTH-HIGH and VTH-LOW. The output of the comparators is fed to a register 40 which provides the measurement results to the system bus 16.」（３欄２０行〜４３行） （最初に図１を参照すると、一般に10で示される自動試験装置は、同軸ケーブル12によって被試験デバイス(DUT)14の一つのピンに接続される。DUTは多くのピン(場合によっては500程度)を有し、各ピンは図１に示すような一組の試験装置に接続される。このような試験装置は、典型的にはピンカードの形態で配置される。全てのピンカード上の試験装置は、システムバス16を介してそこにデジタル制御信号を供給するコンピュータ(図示せず)によって制御される。 デジタル制御信号は、一組のDAC20及びフォーマッター22によって受信される。DACは、能動負荷30、ピンドライバー32及び一組の比較器34を含む他の装置に分配するための様々なアナログ信号を生成する。能動負荷30の場合、アナログ信号は、調整可能なソース36から調整可能なシンク38への電流の大きさを指定する、プログラムされた低出力電流IOL-PGM及び高出力電流IOH-PGMを含む。ピンドライバー32については、高ピン電圧及び低ピン電圧がVHIGH及びVLOWで指定される。測定比較器34については、高しきい値電圧及び低しきい値電圧が、VTH-HIGH及びVTH-LOWで指定される。比較器の出力は、測定結果をシステムバス16に供給するレジスタ40に供給される。） 「  」 (２) 周知技術Ｃの認定 前記(１)の摘記箇所の記載に例示されるように、次の事項は周知技術（以下「周知技術Ｃ」という。）であると認める。 ＜周知技術Ｃ＞ 「被試験デバイス(DUT)の自動試験装置において、前記DUTのピンごとに、ピンカードの形態の試験装置を配置すること。」 第５ 対比 １ 対比分析 本願発明と引用発明を対比する。 (１)ア 引用発明の「マルチピンコネクタ」は、「電子機器間に信頼性のある相互接続を提供するために多芯ケーブルを終端するもの」であるから、本願発明の「電子デバイス」に相当する。 イ(ア) 本願発明の「入力容量」について、本願明細書の段落【００３８】の「たとえば、ＤＵＴ入力ピンの容量は通常指定されていますが、ほとんど特性化されていない（または専用機器を使用して特性化されている）。入力容量の測定に関連する問題は、ＤＵＴピンに接続されているＡＴＥ回路の浮遊容量に起因し、通常はピンの入力容量よりも大きくなる。」との記載及び段落【００３９】の「（以下の説明では、「ピン容量」という用語は、ピンとＤＵＴのグラウンドピンの１つとの間の容量を意味する。）」との記載を踏まえると、本願発明の「入力容量」とは、テスト対象デバイス（ＤＵＴ）の入力ピンと、ＤＵＴのグラウンドピンの１つとの間の容量のことであると解するのが相当である。 (イ) 引用発明の「マルチピンコネクタの各ピン」は、本願発明の「電子デバイスのピン」に相当するところ、引用発明の「マルチピンコネクタの各ピンと接地との間の容量」は、前記(ア)の「入力容量」に係る解釈を踏まえると、本願発明の「電子デバイスのピンの入力容量」に相当する。 ウ 引用発明は、「マルチピンコネクタの各ピンと接地との間の容量を測定する方法」の発明であるから、前記ア及びイを踏まえると、本願発明と引用発明は、「電子デバイスのピンの入力容量を測定する方法」の発明である点において一致する。 (２)ア(ア) 本願発明の「ピンエレクトロニクス」について、本願明細書の段落【００１７】の「ＡＴＥは通常、テスト対象デバイス（ＤＵＴ）のピンに接続された「ピンエレクトロニクス」（ＰＥ）モジュールで構成される。ここで、ＰＥという用語は、ＤＵＴピンに結合される電子回路の集合を指す場合があることに留意する必要がある。以下の説明では、ＰＥという用語を使用して、単一のＤＵＴピンに結合される電子回路を説明する。以下に説明する技術は、必要な変更を加えて、別の定義のＰＥにも適用される。」との記載を踏まえると、本願発明の「ピンエレクトロニクス」とは、単一のＤＵＴピンに結合される電子回路の集合のことであると解するのが相当である。 (イ) 引用発明の「試験装置」は、「スイッチングマトリックス１４」において、「個々のコネクタのどのピンを電位計１６に接続すべきか及びコネクタのどのピンを高電圧源１８に接続すべきか」を「アドレス線によって制御」するものであり、ピンごとに測定回路が接続されるものではないから、前記(ア)を踏まえると、「ピンエレクトロニクス」であるとはいえないものの、コネクタのピンの容量を測定するものであるといえるから、引用発明の「試験装置」と本願発明の「ピンエレクトロニクスを含むテスト装置」は、「テスト装置」である点で共通する。 イ(ア) 引用発明においては、「試験中のコネクタの一つのピンが完全に試験される時間間隔のシーケンス」のうち、「Ｔ２によって表される時間間隔の間、電位計１６に接続された一つのピンを除く全てのピンに印加される電位は、時間間隔Ｔ３によって識別される第１の定常状態値まで線形関数として増加」するから、「Ｔ２によって表される時間間隔の間」は、試験装置を使用したコネクタの試験中であって、コネクタのピンが試験装置に接続されている間であることは明らかである。 (イ)ａ 引用発明においては、「時間間隔Ｔ２の間に、漏れ電流が静電容量Ｃ×ｄｖ／ｄｔ、すなわち、時間間隔Ｔ２で表される電圧曲線の傾きに比例することを認識することにより、試験中のピンと残りの通電されたピン及びシェルとの間の静電容量の計算が可能になる」とされているから、漏れ電流と電圧曲線の傾き（ｄｖ／ｄｔ）の値から計算により、試験装置のソケット９内にコネクタ３を受け入れたときの、マルチピンコネクタのピンの静電容量（Ｃ）を求めているものと理解される。 ｂ そして、Ｔ２によって表される時間間隔の間の電流と電圧の関係により求められた、マルチピンコネクタのピンの静電容量（Ｃ）は、本願発明の「第２容量測定値」に相当する。 (ウ) よって、前記(ア)及び(イ)を踏まえると、本願発明の「ピンが前記ピンエレクトロニクスから切断されている間に第１容量測定値を取得し、前記ピンが前記ピンエレクトロニクスに接続されている間に第２容量測定値を取得することと、前記第１容量測定値及び前記第２容量測定値に基づいて、前記ピンの入力容量を計算する」ことと、引用発明の「Ｔ２によって表される時間間隔の間」の電流と電圧の関係によりマルチピンコネクタのピンの静電容量（Ｃ）を求めることは、「前記ピンがテスト装置に接続されている間に第２容量測定値を取得することと、前記第２容量測定値に基づいて、前記ピンの入力容量を得る」点において共通する。 ウ 前記ア及びイの検討を踏まえると、本願発明と引用発明は、「テスト装置を使用して、前記ピンがテスト装置に接続されている間に第２容量測定値を取得することと、前記第２容量測定値に基づいて、前記ピンの入力容量を得ること」を含む点において共通する。 ２ 一致点及び相違点 前記１の対比分析の検討結果を総合すると、本願発明と引用発明の一致点及び相違点は、それぞれ次に示すとおりである。 (１) 一致点 電子デバイスのピンの入力容量を測定する方法であって、 テスト装置を使用して、前記ピンがテスト装置に接続されている間に第２容量測定値を取得することと、前記第２容量測定値に基づいて、前記ピンの入力容量を得ることを含む方法、である点。 (２) 相違点 ア 相違点１ 本願発明においては、 「ピンエレクトロニクスを含むテスト装置を使用して、ピンが前記ピンエレクトロニクスから切断されている間に第１容量測定値を取得し、前記ピンが前記ピンエレクトロニクスに接続されている間に第２容量測定値を取得［し］」、「前記第１容量測定値及び前記第２容量測定値に基づいて、前記ピンの入力容量を計算する」ものであるのに対して、 引用発明においては、 ソケット９内にコネクタ３を受け入れていないときの静電容量は測定しておらず、ピンの静電容量は、ソケット９内にコネクタ３を受け入れているときに測定した静電容量のみに基づいている点、また、テスト装置がピンエレクトロニクスを含むものであるか不明な点。 イ 相違点２ 本願発明においては、 「前記第１容量測定値および前記第２容量測定値のそれぞれを取得することは」、 「前記ピンエレクトロニクスを駆動するために第１プログラミング可能な負荷電流または第２プログラミング可能な負荷電流を印加することと、前記ピンエレクトロニクスが前記第１プログラミング可能な負荷電流または前記第２プログラミング可能な負荷電流に対応して発生された少なくとも１つの電圧を測定することとを含み」、 「電流源を用いてプログラミング可能なスルーレートエッジを前記電子デバイスのピンに印加することで、前記ピンの入力容量を測定し」、 「前記ピンが前記ピンエレクトロニクスから切断されている間に、前記ピンが第１電圧閾値及び第２電圧閾値に達するまでの２つの時間を取得し、前記ピンが前記ピンエレクトロニクスに接続されている間に、前記ピンが第３電圧閾値及び第４電圧閾値に達するまでの２つの時間を取得し、前記第１電圧閾値から前記第４電圧閾値、及び取得された４つの時間に基づいて、前記ピンの入力容量を測定する」のに対して、 引用発明においては、 ソケット９内にコネクタ３を受け入れていないときの静電容量は測定しておらず、 プログラミング可能な負荷電流を供給しておらず、よって、負荷電流に対応して発生された電圧を測定したり、電流源を用いてプログラミング可能なスルーレートエッジを印加することでピンの入力容量を測定しておらず、 また、負荷電流を供給したときの、ピンが複数の電圧閾値に達するまでの複数の時間を取得して、当該複数の時間に基づいて、ピンの静電容量を測定していない点。 第６ 判断 １ 相違点１について 前記相違点１について検討する。 (１) 技術常識 前記第４の２(３)で示したとおり、容量測定において、本来測定すべきではない容量Ｃ１が対象物の容量Ｃに含まれて測定される場合、Ｃ１のみを単独で測定し、本来測定すべき対象物の容量Ｃ０をＣ０＝Ｃ−Ｃ１により得ることは、優先日前における技術常識である。 (２) 「容量測定値」に基づく「計算」について 引用発明において、前記技術常識に倣って、ソケット９内にコネクタ３を受け入れていないときの静電容量（Ｃ）を測定し、コネクタ３のピンの静電容量（Ｃ）を、ソケット９内にコネクタ３を受け入れたときの測定値から、コネクタ３を受け入れていないときの測定値を引いて計算により求めるようにすることは、当業者が容易に想到し得たことである。 (３) 「ピンエレクトロニクス」の利用について 前記第４の５(２)において周知技術Ｃとして示したとおり、被試験デバイス(DUT)の自動試験装置において、前記DUTのピンごとに、ピンカードの形態の試験装置を配置することは、優先日前において周知であるところ、「ピンエレクトロニクス」に係る解釈（前記第５の１(２)ア(ア)を参照）を踏まえると、前記周知技術ＣのDUTのピンごとの試験装置は、「ピンエレクトロニクスを含むテスト装置」であるといえるから、引用発明において、前記周知技術Ｃを適用し、コネクタ３のピンごとに接続するピンエレクトロニクスを試験装置に設けるようにすることに、格別の困難性は認められない。 (４) まとめ したがって、引用発明において、前記相違点１に係る本願発明の構成を備えるようにすることは、当業者が容易に想到し得たことである。 ２ 相違点２について 前記相違点２について検討する。 (１) 周知技術Ａ、Ｂ ア 前記第４の３(２)イにおいて周知技術Ａとして示したとおり、定電流をコンデンサに所定の時間供給して当該コンデンサの容量を測定するために用いられる定電流源において、供給する電流の値を変更可能にすることは、優先日前において周知である。 イ また、前記第４の４(３)において周知技術Ｂとして示したとおり、定電流源を用いて測定対象のコンデンサに電流を供給し、コンデンサの電圧が予め定めておいた下限値から上限値に至るまでの時間を測定し、その測定した時間と、定電流源の電流値と、前記下限値と上限値の電圧差から、前記コンデンサの容量を求めることは、優先日前において周知である。 (２) 「プログラミング可能な負荷電流の印加」と「電圧の測定」について ア(ア) 引用発明及び前記周知技術Ａは、いずれも静電容量を測定するものであるところ、試験装置を用いて測定する際、対象に応じて入力値を変えることはごく普通に行われていることであるから（例えば、測定対象の容量値が大きい場合に、供給する電流を多くすることで、測定時間が長くなり過ぎないようにすることなど）、引用発明において、コネクタ３のピンの静電容量(Ｃ)を測定する構成として、前記周知技術Ａを採用して、供給する電流の値が変更可能な定電流源を用いることは、当業者が容易に想到し得たことである。 (イ) ここで、引用発明に、電流の値が変更可能な電流源を適用した場合、試験装置において実行されるプログラムにより、電流値が制御されることになることは明らかであり、このようにプログラムにより制御された電流が、本願発明の「第１プログラミング可能な負荷電流」又は「第２プログラミング可能な負荷電流」に相当する。 イ(ア) そして、引用発明及び前記周知技術Ｂは、いずれも静電容量を測定するものであるから、引用発明に前記周知技術Ｂを適用し、定電流源から電流を供給したときに、静電容量の電圧が予め定めた下限値から上限値に至るまでの時間を求めて、当該時間から静電容量を求める構成を採用することは、当業者が容易に想到し得たことである。 (イ) その際、電圧が予め定めた下限値から上限値に至るまでの時間を直接測定するようにするか、ある基準となる時間から下限値に至るまでの時間と、前記基準となる時間から上限値に至るまでの時間をそれぞれ求め、両者の差分をとることによって、下限値から上限値に至るまでの時間を求めるようにするかは、当業者が適宜になし得る設計事項にすぎない。 (３) 「プログラミング可能なスルーレートエッジ」について ア(ア) 本願発明の「スルーレートエッジ」について、本願明細書の段落【００２８】には、次のとおり記載されている。 「従来、ＤＵＴの入力ピンは、テストパターンの刺激（ｓｔｉｍｕｌｉ）に従って、測定されるのではなく駆動される（一部例外を除く）。入力ピンの立ち上がりエッジと立ち下がりエッジの勾配は、一定若しくは所定の範囲内に制御されている。本特許出願の譲受人に譲渡され、その開示が参照により本明細書に組み込まれる米国特許出願１６／２６９，５７３では、出力ピンのテストに従来から使用されている電流源を入力ピンに結合することにより、プログラム可能なスルーレートエッジをＤＵＴの入力ピンに適用する方法について説明されている。」 (イ) 前記(ア)を踏まえると、本願発明の「電流源を用いてプログラミング可能なスルーレートエッジ」における「プログラミング可能なスルーレートエッジ」とは、入力ピンの電圧の立ち上がりや立ち下がりが制御された勾配を意味すると理解されるところ、本願発明においては「電流源を用いて」とあるから、電流源の電流値を制御することにより、立ち上がりや立ち下がりの勾配が制御されていると解釈される。 イ そうすると、前記(２)ア(イ)において説示したとおり、引用発明に周知技術Ａを適用して、試験装置の電流源の電流値をプログラムにより制御して、プログラミング可能な負荷電流として構成すると、立ち上がりや立ち下がりの勾配であるスルーレートエッジもプログラミング可能に制御されるようになることは明らかである。 (４) 容量測定における「時間の取得」について 前記１で示したように、引用発明において前記相違点１に係る構成を適用した場合、ソケット９内にコネクタ３を受け入れていないときの静電容量の測定をすることになるところ、その場合、コネクタ３を受け入れていないときの静電容量の測定についても、受け入れているときの測定と同様に、定電流源から電流を供給したときに、静電容量の電圧が予め定めた下限値から上限値に至るまでの時間を求めて、当該時間から静電容量を求める構成となることも明らかである。 その際に前記(２)イと同様に、「基準となる時間から下限値に至るまでの時間と、基準となる時間から上限値に至るまでの時間をそれぞれ求め、両者の差分をとることによって、下限値から上限値に至るまでの時間を求めるようにする」ことは当業者が適宜なし得る設計事項にすぎない。 (５) まとめ したがって、前記(１)〜(４)を踏まえると、引用発明において、前記相違点２に係る本願発明の構成を備えるようにすることは、当業者が容易に想到し得たことである。 ３ 総合検討 前記１及び２において検討したとおり、引用発明において前記相違点１及び相違点２に係る本願発明の構成を備えるようにすることは、当業者が容易に想到し得たことである。 そして、前記相違点１及び相違点２を総合的に勘案しても、本願発明の奏する作用効果は、引用発明、技術常識、周知技術Ａ〜Ｃから予測される程度のものにすぎず、格別顕著なものということはできない。 したがって、本願発明は、引用発明、技術常識、周知技術Ａ〜Ｃに基づいて、当業者が容易に発明をすることができたものである。 ４ 請求人の主張について (１) 請求人の主張内容 意見書における請求人の主張の概略は、次のとおりである。 ア 引用文献１〜２、４〜５は、いずれも本願の以下の特徴(ア)及び(イ)を開示していない。 (ア) 前記ピンが前記ピンエレクトロニクスから切断されている間に、前記ピンが第１電圧閾値及び第２電圧閾値（当審注：意見書では、「第１電圧閾値」と記載されていたが、「第２電圧閾値」の誤記である。）に達するまでの二つの時間を取得し、前記ピンが前記ピンエレクトロニクスに接続されている間に、前記ピンが第３電圧閾値及び第４電圧閾値に達するまでの二つの時間を取得し、前記第１電圧閾値から前記第４電圧閾値、及び取得された四つの時間に基づいて、前記ピンの入力容量を測定する。 (イ) 電流源を用いてプログラミング可能なスルーレートエッジを前記電子デバイスのピンに印加することで、前記ピンの入力容量を測定。 イ 前記特徴(イ)について、審判官は、使用するプログラマブル電流源は、引用文献２などに記載されていて公知であると認定している。また、本願明細書の段落【００２８】の記載は、ピンの入力容量の測定に関する記載ではないと指摘しているが、請求人はこれに賛同しない。 前述のように、引用文献２はプログラム可能な電流源を採用することのみを開示しており、プログラム可能な回転数のエッジ信号を入力ピンに印加する特徴は開示していない。また、本願明細書段落【００２８】には、従来、ＤＵＴの入力ピンは、テストパターンの刺激（ｓｔｉｍｕｌｉ）に従って、測定されるのではなく駆動される（一部例外を除く）ことが記載されている。特徴（イ）に基づいて、測定対象アセンブリの入力ピンを測定に使用することが可能であり、前記特徴（イ）は、当分野において公知ではない。 (２) 請求人の主張についての検討 ア 請求人の主張における前記特徴(ア)及び(イ)は、当審において認定した相違点２に係る本願発明の構成に含まれるものであるから、請求人の主張は、要するに、前記相違点２に関するものである。 イ しかしながら、前記２(２)及び２(４)において示したとおり、引用発明において前記相違点２に係る前記特徴(ア)の構成を備えるようにすることに、格別の困難性があるものとは認められない。 ウ また、前記２(３)で示したとおり、引用発明に前記周知技術Ａを適用した場合において、電流値を調整することは、スルーレートを調整することも意味するから、引用発明において前記相違点２に係る前記特徴(イ)の構成を備えるようになることも明らかである。 エ したがって、前記ア〜ウを踏まえると、請求人の主張は、前記３の結論を左右するものではない。 第７ むすび 以上のとおり、本願発明は、引用発明、技術常識、周知技術Ａ〜Ｃに基づいて、当業者が容易に発明をすることができたものであるから、特許法29条2項の規定により特許を受けることができない。 したがって、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。 よって、結論のとおり審決する。 |
| 別掲 |
（行政事件訴訟法第４６条に基づく教示） この審決に対する訴えは、この審決の謄本の送達があった日から３０日（附加期間がある場合は、その日数を附加します。）以内に、特許庁長官を被告として、提起することができます。 審判長 濱野 隆 出訴期間として在外者に対し９０日を附加する。 |
| 審理終結日 | 2023-08-24 |
| 結審通知日 | 2023-09-01 |
| 審決日 | 2023-09-13 |
| 出願番号 | P2020-124525 |
| 審決分類 |
P
1
8・
121-
WZ
(G01R)
|
| 最終処分 | 02 不成立 |
| 特許庁審判長 |
濱野 隆 |
| 特許庁審判官 |
後藤 慎平 濱本 禎広 |
| 発明の名称 | 電子デバイスのピンの入力容量を測定する方法 |
| 代理人 | 加藤 雄二 |