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| 審決分類 |
審判 査定不服 1項3号刊行物記載 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1407489 |
| 総通号数 | 27 |
| 発行国 | JP |
| 公報種別 | 特許審決公報 |
| 発行日 | 2024-03-29 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2023-02-06 |
| 確定日 | 2024-01-31 |
| 事件の表示 | 特願２０１９−１２７５４８「半導体パッケージ」拒絶査定不服審判事件〔令和 ２年 １月２３日出願公開、特開２０２０− １３９９６〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第１ 手続の経緯 本願は、令和１年７月９日（パリ条約による優先権主張 ２０１８年（平成３０年）７月１３日 韓国）の出願であって、その手続の経緯は以下のとおりである。 令和４年 ５月１６日付け：拒絶理由通知書 令和４年 ８月 ４日 ：意見書、手続補正書の提出 令和４年１０月２６日付け：拒絶査定（原査定） 令和５年 ２月 ６日 ：審判請求書、手続補正書の提出 第２ 令和５年２月６日にされた手続補正についての補正の却下の決定 ［補正の却下の決定の結論］ 令和５年２月６日にされた手続補正（以下「本件補正」という。）を却下する。 ［理由］ １ 本件補正について（補正の内容） （１）本件補正後の特許請求の範囲の記載 本件補正は、特許請求の範囲を補正するものであり、補正後の特許請求の範囲の請求項１の記載は、次のとおりである。（下線は、手続補正書の記載のとおりである。） 「【請求項１】 第１基板と、 前記第１基板上に実装された第１半導体チップと、 前記第１半導体チップ上に配置され、再配線パターンを含むインターポーザチップと、 前記インターポーザチップ上に提供された複数の第１パッドと、 前記インターポーザチップ上に提供され、前記第１パッドと離隔された第２パッドと、 前記第２パッド及び前記第１基板と電気的に連結されるボンディングワイヤと、 を含み、 前記第２パッドは、前記再配線パターンを通じて前記第１パッドと電気的に連結され、 前記インターポーザチップは、前記第１半導体チップよりさらに大きい平面積を有しており、 前記複数の第１パッドのうちの最も外側に配置された第１パッドは、上面視で、前記インターポーザチップの平面積内であって且つ前記第１半導体チップの平面積内又は平面積外に配置され、 前記複数の第１パッドのうちの前記最も外側に配置された第１パッドは、前記インターポーザチップの前記平面積内の幅方向及び奥行方向に等ピッチで配置される、半導体パッケージ。」 （２）本件補正前の特許請求の範囲の記載 本件補正前の、令和４年８月４日にされた手続補正により補正された特許請求の範囲の請求項１の記載は次のとおりである。 「【請求項１】 第１基板と、 前記第１基板上に実装された第１半導体チップと、 前記第１半導体チップ上に配置され、再配線パターンを含むインターポーザチップと、 前記インターポーザチップ上に提供された複数の第１パッドと、 前記インターポーザチップ上に提供され、前記第１パッドと離隔された第２パッドと、 前記第２パッド及び前記第１基板と電気的に連結されるボンディングワイヤと、 を含み、 前記第２パッドは、前記再配線パターンを通じて前記第１パッドと電気的に連結され、 前記インターポーザチップは、前記第１半導体チップよりさらに大きい平面積を有しており、 前記複数の第１パッドのうちの最も外側に配置された第１パッドは、上面視で、前記インターポーザチップの平面積内であって且つ前記第１半導体チップの平面積内に配置される半導体パッケージ。」 ２ 補正の適否 本件補正前の請求項１に記載された「前記複数の第１パッドのうちの最も外側に配置された第１パッドは、上面視で、前記インターポーザチップの平面積内であって且つ前記第１半導体チップの平面積内に配置される」との発明特定事項について、「前記複数の第１パッドのうちの最も外側に配置された第１パッドは、上面視で、前記インターポーザチップの平面積内であって且つ前記第１半導体チップの平面積内又は平面積外に配置され、」とする補正は、択一的記載の要素を付加する補正であるから、当該補正事項は特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮（いわゆる限定的減縮）を目的とするものに該当しない。 また、当該補正事項が、請求項の削除、誤記の訂正又は明瞭でない記載の釈明を目的としたものでないことも明らかである。 したがって、本件補正は、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明瞭でない記載の釈明のいずれを目的とするものにも該当しない補正事項を含み、特許法第17条の2第5項に規定する要件を満たしていないから、却下すべきものである。 第３ 本願発明について １ 本願発明 令和５年２月６日にされた手続補正は、上記のとおり却下されたので、本願の請求項に係る発明は、令和４年８月４日にされた手続補正により補正された特許請求の範囲の請求項１〜２１に記載された事項により特定されるものであるところ、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載された事項により特定される、前記第２［理由］１（２）に記載のとおりのものである。 ２ 原査定の拒絶の理由 原査定の拒絶の理由は、この出願の請求項１〜５、８〜１５、１７、１８、２０に係る発明は、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献１に記載された発明であり、また、引用文献１に記載された発明に基づいて当業者が容易に発明することができたものであるから、特許法第29条第1項第3号、及び同法第29条第2項の規定により特許を受けることができず、また、この出願の請求項６、７、１６、１９、２１に係る発明は、本願の優先日前に頒布された又は電気通信回線を通じて公衆に利用可能となった引用文献１に記載された発明に基づいて当業者が容易に発明することができたものであるから同法第29条第2項の規定により特許を受けることができない、というものである。 令和４年１０月２６日付け拒絶査定においては、引用文献１の文献番号が「米国特許出願公開第２００５／０１３３９２２号明細書」と記載されているが、この引用文献１は、令和４年５月１６日付けの拒絶理由通知書において引用された引用文献１と同一のものを指し、当該記載が「米国特許出願第２００５／０１３３９３２号明細書」の誤記であることは明らかである。 なお、請求人も、拒絶査定後の令和５年２月６日に提出された審判請求書において、引用文献１の記載事項を、「米国特許出願第２００５／０１３３９３２号明細書」に基づいて摘記・認定している。 ３ 引用文献１の記載、及び引用発明 （１） 引用文献１の記載 原査定の拒絶の理由で引用された米国特許出願公開第２００５／０１３３９３２号明細書（以下「引用文献１」という。）には、次の記載がある。（下線は、引用箇所を示すために当審において付した。） 「[0046] FIG. 1 shows a schematic cross-sectional view of a semiconductor module 10 with a semiconductor stack 11, according to a first embodiment of the invention. This first variant of the invention uses a so-called interposer as the upper interposing unit 4 with moulded spacers 22. This variant is preferably used for a basic component 1 with a semiconductor chip 19 which has flipchip contacts 46.The flipchip contacts 46 are fit to contact connecting pads 47 on a lower interposing unit 3. Semiconductor chips 19 such as these with flipchip contacts 46 have a smaller area than the area which is required for the upper interposing unit 4, or for an interposer. The spacers 22 are used to support the areas in which a wire bond must be passed through, thus allowing a reliable bonding process. After wire bonding, the bonding channels are closed by means of an encapsulating process by means of moulding or dispensing, with the bonding connections 9 being embedded. This configuration, as is shown in FIG. 1, may also be produced by moulding or casting the spacers 22 on the lower interposing unit 3 of the basic semiconductor component 1, rather than on the upper interposing unit 4. [0047] As is shown in FIG. 1, the spacers 22 for the upper interposing unit 4 are fixed by means of an adhesive layer 59 on the lower interposing unit 3. The lower surface 24 of the upper interposing unit 4 is optionally connected to the semiconductor chip 19 via an adhesive layer 60. [0048] In this first embodiment of the invention as shown in FIG. 1, the semiconductor chip 19 is completely surrounded by the spacer 22 between the lower interposing unit 3 and the upper interposing unit 4, so that a cavity 32 is formed in the edge area between the semiconductor chip and the spacer. A plastic compound 18 forms a housing and embeds the bonding connections 9. However, the plastic compound 18 does not fill cavity 32, because the semiconductor chip 19 is completely surrounded by the spacer 22. [0049] The semiconductor module illustrated in FIG. 1 includes a compact basic semiconductor component 1 with a lower surface 7 and an upper surface 8, with a stacked semiconductor component 2 being fit on top of the upper surface 8. External contacts 17 of the semiconductor module 10 are soldered, in the form of solder balls, to lower external contact pads 5 on the lower surface 23 of the lower interposing unit 3. The upper external contact pads 6 on the upper interposing unit 4 of the basic semiconductor component 1 can be arranged on a customer-specific basis and, particularly, the design of the lower interposing unit 3 and of the upper interposing unit 4 may be designed completely independently of one another. [0050] The electrical connection between the semiconductor chip 19 for the basic semiconductor component 1 and the external contacts of the stacked semiconductor component 2 passes via the following interfaces and contacts: first of all via the flipchip contacts 46 on the semiconductor chip 19, then via contact connecting pads 47 on an interposing structure of the lower interposing unit 3. This interposing structure may have interconnects, which lead to vias 45 in the lower interposing unit 3, and correspond with the lower external contact pads 5 on the lower interposing unit 3. [0051] At the same time, interposing lines on the upper surface 25 of the lower interposing unit 3 lead from the flipchip contacts 46 to bonding surfaces 13 on the lower interposing unit 3. These bonding surfaces 13 are arranged on the upper surface 25 in the edge areas 15 of the lower interposing unit 3, so that electrical connections exist via bonding connections 9 to the bonding surfaces 12 on the upper interposing unit 4. These bonding surfaces are in turn connected to the upper external contact pads 6 via an interposing structure (which cannot be seen) on the upper surface 26 of the upper interposing unit 4. This ensures that there are electrical connections from the flipchip contacts 46 on the semiconductor chip 19 both for the external contacts 17 on the lower surface of the first semiconductor component 1 and for the external contacts 16 on the stacked semiconductor component 2. [0052] With regard to the variant 1 or the first embodiment of the invention as shown in FIG. 1, it should also be noted that the production of the spacers 22 is an extremely low-cost variant, owing to the moulding process, in which a grid composed of pressed compound is first of all moulded onto an interposing board or onto an interposer substrate strip. Once this has been done, the interposer substrates and the upper interposing units are then separated (e.g., by sawing).」（当審訳： 「［００４６］ 図１は、本発明の第１実施形態に係る、半導体スタック１１を備えた半導体モジュール１０の概略断面図を示す。本発明のこの第１の変形例は、成形されたスペーサ２２を有する上部挟持部４として、いわゆるインターポーザを使用する。この変形例は、フリップチップ接点４６を有する半導体チップ１９を有する基本コンポーネント１に対して好適に用いられる。フリップチップ接点４６は、下部挟持部３上の接点接続パッド４７と適合する。フリップチップ接点４６を備えたこれらのような半導体チップ１９は、上部挟持部４、又は、インターポーザに必要とされる面積よりも小さい面積を有する。スペーサ２２は、ワイヤボンドを通過させなければならない領域を支持するために使用され、したがって、信頼性の高いボンディングプロセスを可能にする。ワイヤボンディング後、ボンディングチャネルは、モールド又はディスペンスによるカプセル化プロセスによって閉じられ、ボンディング接続９が埋め込まれる。この構成は、図１に示すように、スペーサ２２を上部挟持部４上ではなく、基本半導体コンポーネント１の下部挟持部３上に成形または注型することによっても製造され得る。 ［００４７］ 図１に示すように、上部挟持部４用のスペーサ２２は、下部挟持部３上に粘着剤層５９によって固定されている。上部挟持部４の下面２４は、必要に応じて、接着剤層６０を介して半導体チップ１９に接続される。 ［００４８］ 図１に示す、この発明の第１の実施形態では、半導体チップ１９は、下部挟持部３と上部挟持部４との間のスペーサ２２によって完全に囲まれているため、半導体チップとスペーサとの間のエッジ領域にキャビティ３２が形成されている。プラスチックコンパウンド１８がハウジングを形成し、ボンディング接続９を埋め込む。しかし、半導体チップ１９がスペーサ２２によって完全に囲まれているため、プラスチックコンパウンド１８がキャビティ３２を充填しない。 ［００４９］ 図１に示す半導体モジュールは、積層された半導体部品２が上面８上に適合する、下面７と上面８とを有するコンパクトな基本半導体コンポーネント１とを備える。半導体モジュール１０の外部接点１７は、下部挟持部３の下面２３の下部外部コンタクトパッド５に、半田ボールの形態で半田付けされる。基本半導体コンポーネント１の上部挟持部４上の上部外部コンタクトパッド６は、顧客固有の基準で配置することができ、特に、下部挟持部３および上部挟持部４の設計は、互いに完全に独立して設計され得る。 ［００５０］ 基本半導体コンポーネント１用の半導体チップ１９と、積層させる半導体部品２の外部接点との電気接続は、次のインターフェースおよび接点を通過する：まず、半導体チップ１９上のフリップチップ接点４６を介し、次に、下部挟持部３の挟持構造上のビア接点接続パッド４７を介する。この挟持構造は、下部挟持部３内のビア４５に導き、下部挟持部３の下部外部コンタクトパッド５に対応する、相互接続を有し得る。 ［００５１］ 同時に、下部挟持部３の上面２５の介在ラインは、フリップチップ接点４６から下部挟持部３上のボンディング表面１３に通じる。これらのボンディング表面１３は、下部挟持部３のエッジ領域１５の上面２５に配置されているため、上部挟持部４のボンディング表面１２にボンディング接続９を介して電気的接続が存在する。これらのボンディング表面は、上部挟持部４の上面２６の(見えない)介在構造を介して、上部外部コンタクトパッド６に順に接続されている。これにより、半導体チップ１９上のフリップチップ接点４６から、第１の半導体コンポーネント１の下面の外部接点１７、及び、積層される半導体部品２上の外部接点１６の両方に対して電気的接続が確保される。 ［００５２］ 図１に示す、本発明の変形例１または第１実施形態に関しては、スペーサ２２の製造は、プレスされた化合物からなるグリッドがまず介在基板上またはインターポーザー基板ストリップ上に成形される成形プロセスのために、極めて低コストの変形例であることにも留意されたい。これが行われると、インターポーザー基板と上部挟持部が(例えば、ソーイングにより)分離される。」） 「[0057] FIG. 3 shows a schematic cross-sectional view of a semiconductor module 30 with a semiconductor stack 31, according to a third embodiment of the invention. Components with the same functions as in FIG. 1 are identified by the same reference symbols, and will not be explained again. [0058] In this third variant or third embodiment of the invention as depicted in FIG. 3, an upper interposing unit 4 or else an interposer is used without any further spacers (e.g., without spacers 22 as depicted in the embodiments of FIGS. 1 and 2). This variant may be used when the upper interposing unit 4 has a surface which corresponds approximately to the semiconductor chip 39 between the upper interposing unit 4 and the lower interposing unit 3. [0059] In this case, the forces which occur during production of the bonding connections 9 are absorbed in a supporting manner by the semiconductor chip 39 itself, so that the semiconductor chip 39 contributes to making the edge areas 14 of the upper interposing unit 4 (which have the bonding surfaces 12) stable during the bonding process. The plastic compound 18 which is introduced into the bonding channels of the lower interposing unit at the same time fills all the spaces between the upper interposing unit 4 and the lower interposing unit 3, thus resulting in a compact basic semiconductor component 1. The connection technique between the flipchip contacts 46 on the semiconductor chip 39 and the upper external contacts 16 of the stacked semiconductor component 2 is such that they are connected to one another in the same manner via two corresponding interposing structures on the lower and upper interposing units 3 and 4.」（当審訳： 「［００５７］ 図３は、本発明の第３の実施形態に係る半導体スタック３１を備えた半導体モジュール３０の概略断面図を示す。図１と同様の機能を有する構成要素は、同一の参照記号で識別されるので、再度説明しない。 ［００５８］ 図３に描かれているような本発明のこの第３の変形例または第３の実施形態では、上部挟持部４またはそうでなければインターポーザが、さらなるスペーサなしで(例えば、図１及び図２の実施形態に描かれているスペーサ２２なしで)使用される。この変形例は、上部挟持部４が、上部挟持部４と下部挟持部３との間の半導体チップ３９にほぼ対応する面を有する場合に用いられ得る。 ［００５９］ この場合、ボンディング接続９の製造時に発生する力は、半導体チップ３９自体によって支持的に吸収されるので、半導体チップ３９は、ボンディング工程中に(ボンディング表面１２を有する)上部挟持部４のエッジ領域１４を安定させるのに寄与する。下部挟持部のボンディングチャネルに導入されたプラスチックコンパウンド１８は、同時に、上部挟持部４と下部挟持部３との間の全ての空間を埋め、コンパクト基本半導体コンポーネント１となる。半導体チップ３９上のフリップチップ接点４６と、積層される半導体部品２の上部外部接点１６との接続技術は、下部及び上部の挟持部３、４上の２つの対応する挟持構造を介する相互接続と、同様である。」） 「  」 「  」 「  」 （２） 引用発明 ア 段落００４６の記載によると、引用文献１の図１には、 「下部挟持部３と、 フリップチップ接点４６を有する半導体チップ１９と、 インターポーザを使用する上部挟持部４と、 ボンディング接続９と、 を含む基本半導体コンポーネント１。」が示されているといえる。 イ 段落００４６の記載によると、引用文献１に記載された発明において、 「フリップチップ接点４６は、下部挟持部３上の接点接続パッド４７と適合し、 半導体チップ１９は、上部挟持部４に必要とされる面積よりも小さい面積を有し」ているといえる。 ウ 段落００４７の記載によると、引用文献１に記載された発明において、「上部挟持部４の下面２４は、接着剤層６０を介して半導体チップ１９に接続され」ているといえる。 エ 段落００４９の記載によると、引用文献１に記載された発明において、「上部挟持部４上の上部外部コンタクトパッド６は、顧客固有の基準で配置することができ」るといえる。 オ 段落００５０の記載によると、引用文献１に記載された発明において、半導体チップ１９上のフリップチップ接点４６と下部挟持部３の挟持構造上のビア接点接続パッド４７は電気的に接続されているといえる。 カ 段落００５１の記載によると、引用文献１に記載された発明において、フリップチップ接点４６に通じる下部挟持部３上のボンディング表面１３は、上部挟持部４のボンディング表面１２にボンディング接続９を介して電気的接続が存在し、これらのボンディング表面は、上部挟持部４の上面２６の(見えない)介在構造を介して、上部外部コンタクトパッド６に順に接続されているといえる。 キ 図１からは、上部外部コンタクトパッド６は、上面視で、上部挟持部４の平面積内であって且つ半導体チップ１９の平面積外にも配置されることが見てとれ、また、第３の実施形態を示す図３からは、上部外部コンタクトパッド６は、上面視で、上部挟持部４の平面積内であって且つ半導体チップ３９の平面積内に配置されることが見てとれる。 ク 以上を踏まえると、引用文献１には次の発明（以下「引用発明」という。）が記載されているといえる。 「下部挟持部３と、 フリップチップ接点４６を有する半導体チップ１９と、 インターポーザを使用する上部挟持部４と、 ボンディング接続９と、 を含む基本半導体コンポーネント１（上記ア）であって、 フリップチップ接点４６は、下部挟持部３上の接点接続パッド４７と適合し、 半導体チップ１９は、上部挟持部４に必要とされる面積よりも小さい面積を有し、（上記イ） 上部挟持部４の下面２４は、接着剤層６０を介して半導体チップ１９に接続され、（上記ウ） 上部挟持部４上の上部外部コンタクトパッド６は、顧客固有の基準で配置することができ、（上記エ） 半導体チップ１９上のフリップチップ接点４６と下部挟持部３の挟持構造上のビア接点接続パッド４７は電気的に接続され、（上記オ） フリップチップ接点４６に通じる下部挟持部３上のボンディング表面１３は、上部挟持部４のボンディング表面１２にボンディング接続９を介して電気的接続が存在し、これらのボンディング表面は、上部挟持部４の上面２６の(見えない)介在構造を介して、上部外部コンタクトパッド６に順に接続され、（上記カ） 上部外部コンタクトパッド６は、上面視で、上部挟持部４の平面積内であって且つ半導体チップ１９の平面積外にも配置され、又は、上部外部コンタクトパッド６は、上面視で、上部挟持部４の平面積内であって且つ半導体チップ３９の平面積内に配置される（上記キ） 基本半導体コンポーネント１。」 ４ 対比 本願発明と引用発明とを対比する。 ア 「基本半導体コンポーネント１」に係る引用発明は、「半導体パッケージ」に係る発明といえる点で本願発明と共通する。 イ 引用発明の「下部挟持部３」は、本願発明の「第１基板」に相当する。 ウ 「半導体チップ１９上のフリップチップ接点４６と下部挟持部３の挟持構造上のビア接点接続パッド４７は電気的に接続され」る引用発明の「フリップチップ接点４６を有する半導体チップ１９」は、本願発明の「前記第１基板上に実装された第１半導体チップ」に相当する。 エ 「上部挟持部４の下面２４は、接着剤層６０を介して半導体チップ１９に接続され」、「上部挟持部４のボンディング表面１２は、上部挟持部４の上面２６の(見えない)介在構造を介して、上部外部コンタクトパッド６に順に接続され」る引用発明の「インターポーザを使用する上部挟持部４」は、本願発明の「前記第１半導体チップ上に配置され、再配線パターンを含むインターポーザチップ」に相当する。 オ 引用発明の「上部挟持部４上の上部外部コンタクトパッド６」及び「上部挟持部４のボンディング表面１２」は、本願発明の「前記インターポーザチップ上に提供された複数の第１パッド」及び「前記インターポーザチップ上に提供され、前記第１パッドと離隔された第２パッド」にそれぞれ相当する。 カ 下部挟持部３上のボンディング表面１３と、上部挟持部４のボンディング表面１２とを電気的に接続する引用発明の「ボンディング接続９」は、本願発明の「前記第２パッド及び前記第１基板と電気的に連結されるボンディングワイヤ」に相当する。 キ 「半導体チップ１９は、上部挟持部４に必要とされる面積よりも小さい面積を有」する引用発明において、上部挟持部４は半導体チップ１９より大きな平面積を有しているといえるから、引用発明は、「前記インターポーザチップは、前記第１半導体チップよりさらに大きい平面積を有しており」といえる点で本願発明と一致する。 ク 「上部挟持部４上の上部外部コンタクトパッド６は、顧客固有の基準で配置することができ」「上部外部コンタクトパッド６は、上面視で、上部挟持部４の平面積内であって且つ半導体チップ３９の平面積内に配置される」引用発明は、「前記複数の第１パッドのうちの最も外側に配置された第１パッドは、上面視で、前記インターポーザチップの平面積内であって且つ前記第１半導体チップの平面積内に配置される」といえる点で本願発明と一致する。 ケ 小括 以上のことから、本願発明と引用発明は一致し、相違点はない。 ５ 請求人（出願人）の主張 請求人（出願人）は、令和４年８月４日提出の意見書で次の主張をした。「これに対して、 引用文献１の図７には、“upper interposing unit 4にupper external contact pad 6及びbonding surface 12を作成した「後で」、upper interposing unit 4をsemiconductor chip 19に取り付けることが示されている。 また、引用文献１の図１，２には、“最も外側のupper external contact pad 6が、上面視で、semiconductor chip 19の「外縁を超えた個所」に配置される”ことが示されている。   これに対して、本願の請求項１に係る発明は、「前記複数の第１パッドのうちの最も外側に配置された第１パッドは、上面視で、前記インターポーザチップの平面積内であって且つ前記第１半導体チップの平面積内に配置される」という構成を開示している。   本願発明は、モールディング膜で第１半導体チップ及びインターポーザチップを完全に覆った「後に」、ドリル加工工程によって、インターポーザチップに向けてオープニング（開口部）を形成する必要がある（明細書の段落［００２８］参照）。 この場合に、例えば、引用文献１に示されるように、上面視で、オープニングを、インターポーザチップの平面積を超えた個所（外縁を超えた個所）に形成しようとすると、この外縁を超えた個所でのインターポーザチップの下の材料は、第１半導体チップではなくモールディング膜であるため、両者の材料硬度は異なる可能性があり、同じドリル条件で加工しても、この外縁を超えた個所と、インターポーザチップの平面積内の個所とでオープニングの位置／深さ／径精度に影響を及ぼす可能性がある。 この影響を解消するために、本願の請求項１に係る発明では、“全ての第１パッドが、上面視で、インターポーザチップの平面積内であって且つ第１半導体チップの平面積内に配置される”ようにしている。つまり、同じドリル加工条件で加工した場合に、同じ精度のオープニングを形成して、パッドを形成することができるように、全ての第１パッドが、上面視で、インターポーザチップの平面積内であって且つ第１半導体チップの平面積内に配置される”ようにしている。（これは、特に、図３Ｂに示されるように、第１パッケージ１０の上に第２パッケージ２０を配置する場合に、オープニングの精度によっては、第２パッケージ２０が傾く／位置ずれする可能性があるために、オープニングを形成する条件は重要になる。） 上述したように、引用文献１は、“最も外側のupper external contact pad 6が、上面視で、semiconductor chip 19の「外縁を超えた個所」に配置される”ことが示すものの、「前記複数の第１パッドのうちの最も外側に配置された第１パッドは、上面視で、前記インターポーザチップの平面積内であって且つ前記第１半導体チップの平面積内に配置される」という本願の請求項１に係る特徴的構成について何ら開示乃至示唆していない。」（意見書２ページ１３行から４ページ３行） しかしながら、引用文献１の段落００４９には、「上部挟持部４上の上部外部コンタクトパッド６は、顧客固有の基準で配置することができ」ると記載され、また、図３には、第３の実施形態として「上部外部コンタクトパッド６は、上面視で、上部挟持部４の平面積内であって且つ半導体チップ３９の平面積内に配置される」ことが示されているから、本願発明の「前記複数の第１パッドのうちの最も外側に配置された第１パッドは、上面視で、前記インターポーザチップの平面積内であって且つ前記第１半導体チップの平面積内に配置される」という構成は、引用発明との相違点とはならない。 したがって、請求人（出願人）の意見は採用できない。 第４ むすび 以上のとおり、本願発明は、特許法第29条第1項第3号の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 別掲 |
（行政事件訴訟法第４６条に基づく教示） この審決に対する訴えは、この審決の謄本の送達があった日から３０日（附加期間がある場合は、その日数を附加します。）以内に、特許庁長官を被告として、提起することができます。 審判長 瀧内 健夫 出訴期間として在外者に対し９０日を附加する。 |
| 審理終結日 | 2023-08-30 |
| 結審通知日 | 2023-09-05 |
| 審決日 | 2023-09-20 |
| 出願番号 | P2019-127548 |
| 審決分類 |
P
1
8・
113-
Z
(H01L)
|
| 最終処分 | 02 不成立 |
| 特許庁審判長 |
瀧内 健夫 |
| 特許庁審判官 |
市川 武宜 松永 稔 |
| 発明の名称 | 半導体パッケージ |
| 代理人 | 伊東 忠重 |
| 代理人 | 伊東 忠彦 |
| 代理人 | 宮崎 修 |