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審決分類 審判 全部申し立て 特39条先願  A63F
審判 全部申し立て 2項進歩性  A63F
管理番号 1020168
異議申立番号 異議1999-74307  
総通号数 14 
発行国 日本国特許庁(JP) 
公報種別 特許決定公報 
発行日 1999-03-16 
種別 異議の決定 
異議申立日 1999-11-24 
確定日 2000-06-12 
異議申立件数
事件の表示 特許第2894350号「パチンコ機」の特許に対する特許異議の申立てについて、次のとおり決定する。 
結論 特許第2894350号の特許を維持する。 
理由 一、手続の経緯
本件特許第2894350号に係る発明についての出願は、昭和61年2月8日に出願された特願昭61-26095号出願の一部を分割して、平成8年4月26日に新たな特許出願とした特願平8-131153号出願の一部を更に分割して、平成9年7月18日に新たな特許出願とした特願平9-209710号出願の一部を更に分割して、平成10年5月15日に新たな特許出願とした特願平10-152168号出願の一部を更に分割して、平成10年6月12日に新たな特許出願とした特願平10-181559号出願であり、平成11年3月5日にその発明について特許の設定登録がなされた後、その特許について、特許異議申立人河井清悦(以下、「申立人」という。)より特許異議の申立てがなされたものである。

二、本件発明の要旨
本件の発明の要旨は、特許明細書及び図面の記載からみて、その特許請求の範囲の第1項に記載された次のとおりのものである。
「1.特定入賞口に於ける玉の入賞を検出する入賞検出装置を設け、該特定入賞口への入賞に応じて当たりモードを決定し、そのモードに応じて入賞口への球の入賞確率を制御するとともに、発光装置、発音装置等の周辺装置を制御する制御装置を備えたパチンコ機において、前記制御装置は、ワンチップ上に複数の中央処理装置が形成されたワンチップマイクロコンピュータで構成され、前記パチンコ機は、前記制御装置に内蔵される内部メモリの他に、前記制御装置の外部に設けられた外部メモリを備え、前記両メモリの内の少なくとも内部メモリについては、前記複数の中央処理装置で互いに共用される構成であることを特徴とするパチンコ機。」(以下、これを「本件発明」という。)

三、特許異議申立て
[1]申立ての理由の概要
申立人は、下記の証拠方法を提示して、次の理由により、本件特許は特許法第113条第2号の規定により取り消されるべきものである旨を主張している。
異議理由1:本件発明は、本件出願前に頒布された刊行物である下記甲第1号証ないし同甲第17号証に記載された発明に基いて当業者が容易に発明をすることができたものであるから、本件特許は特許法第29条第2項の規定に違反してされたものである。
異議理由2:本件発明は、下記甲第18号証の発明と同一であるから、本件特許は特許法第39条第2項の規定に違反してされたものである。

甲第1号証:特開昭60-29168号公報
甲第2号証:特開昭48-35736号公報
甲第3号証:特開昭55-143663号公報
甲第4号証:米国特許第4,363,485号明細書
甲第5号証:特開昭54-108733号公報
甲第6号証:特開昭55-122575号公報
甲第7号証:特開昭57-132260号公報
甲第8号証:特開昭52-90232号公報
甲第9号証:特開昭54-50329号公報
甲第10号証:特開昭57-196990号公報
甲第11号証:米国特許第4,517,654号明細書
甲第12号証:特開昭58-203483号公報
甲第13号証:特開昭59-119275号公報
甲第14号証:特開昭59-136787号公報
甲第15号証:「日経エレクトロニクス1981 3-30号」日経マグロウヒル社、昭和56年3月30日発行、156頁〜164頁
甲第16号証:「ニュー・コンパクト版 電気電子用語事典」株式会社オーム社、昭和60年2月25日発行、107頁
甲第17号証:第2639382号特許掲載公報
甲第18号証:第2894349号特許掲載公報

[2]異議理由1について
(a)甲第1号証ないし甲第16号証の記載事項
[甲第1号証]
「1 チャッカー(4a〜4c)に入ったパチンコ球を検出するチャッカー入賞スイッチ(12)と、パチンコ球を入賞に導く開閉扉(5a)と、その開閉扉(5a)を開閉動作させるソレノイド(24)と、異なる複数種類の表示態様を変換表示可能な表示器(3a〜3d)と、前記チャッカー入賞スイッチ(12)からの検出信号に基づいて前記表示器(3a〜3d)に予め定められた順序で異なる複数の表示態様を表示させる表示制御手段(14)と、予め定められた順序で表示している表示器(3a〜3d)の表示を止めるための押ボタンスイッチ(7)と、その時々にデータ内容が変わるデータ作成手段(14)と、前記押ボタンスイッチ(7)からのオン信号に応答して前記データ作成手段(14)のその時のランダムなデータを読み出し、このランダムなデータに基づいて前記表示器(3a〜3d)の表示停止時間を算出し、その表示停止時間に達した時、その表示器(3a〜3d)の表示を止める表示停止手段(14)と、前記表示器(3a〜3d)の停止した状態にある表示態様を読み取り、その表示態様が予め定められた態様かどうかを判定する判定手段(14)と、 前記判定手段(14)の判定結果に基づいて前記開閉扉(5a)を開閉動作させるソレノイド(24)を駆動制御する駆動制御手段(14)とからなるパチンコ機。」(特許請求の範囲)、
「この発明は所定の入賞ポケットの開口が入賞条件によって制御されるパチンコ機、殊にその入賞条件を設定する設定部の動作停止時間をランダムに制御することができるパチンコ機に係り、その目的は遊技の単純化を防止し、遊技場管理者の不利益を未然に防止することができるパチンコ機」(1頁右下欄18行〜2頁左上欄3行)、
「第1図はパチンコ機1の正面図であって、その遊技盤2の中央には4個のセブンセグメント方式の数値表示器(以下LEDという)3a 〜3dが設けられているとともに、その両側及び下側にはGOチャッカー4a,4b,4cが設けられている。中央ポケット5は前記下側GOチャッカー4cの下側に設けられ、その中央ポケット5に設けられた開閉扉5aが開閉運動し、開いているときパチンコ球の入賞が可能となり、閉じているときパチンコ球の入賞が不能となる。4個の入賞ランプ(以下Vランプという)6はそれぞれ前記上部のLED3aの両側部と前記中央ポケット5の両側部に配設されている。」(2頁左上欄8〜20行)、
「次に、前記LED3a〜3d、中央ポケット5の開閉扉5a、及び入賞ランプ6等を駆動制御する制御装置を第2図に従って説明する。」(2頁右上欄5〜7行)、
「第2図はパチンコ機に内蔵された制御装置の電気ブロック回路図を示し、中央ポケット入賞検出マイクロスイッチ(以下、ポケット入賞スイッチという)11は前記中央ポケット5に連通する入賞球通路(図示せず)に設けられ、中央ポケット5に入賞したパチンコ球を検出する。チャツカー入賞検出マイクロスイッチ(以下、チャツカー入賞スイッチという)12は前記各GOチャツカー4a〜4cに連通する入賞球通路(図示せず)に設けられ、GOチャツカー4a〜4cに入賞したパチンコ球を検出する。スイッチ検出回路13は前記各入賞スイッチ11,12の検出信号SG1,SG2及び押ボタンスイッチ7のオン信号SG3を入力し、その各信号SGI〜SG3をノイズ除去及び波形整形して次段の制御回路14に出力する回路である。クロツク回路15は2MHzのパルス波形のクロツク信号SG4を次段の制御回路14に出力する。リセツト回路16はクロツク回路15からのパルス信号を入力し、同パルス信号に基づいて4.2m秒毎にリセツト信号SG5を次段の制御回路14に出力する。電源回路17は9Vの交流電源から5Vの直流電源を又、24Vの交流電源から24Vの直流電源を作り、各回路に動作電源として供給するようになっている。制御回路14は中央処理装置(CPU)であって、前記検出回路13から検出信号SG1,SG2及びオン信号SG3、又クロツク回路15及びリセツト回路16からそれぞれクロツク信号SG4及びリセツト信号SG5を入力し、これら各信号SGI〜SG5に応答して演算処理動作を行う。読出し専用メモリ(以下ROMという)18は制御プログラムが記憶されている。読出し及び書替え可能なメモリ(以下RAMという)19は各アドレス4ビットで構成され、動作プログラムを記憶するプログラム記憶領域(000番地〜70F番地)と第3図に示すように各種データを記憶するデータ記憶領域(800番地〜BF1番地)とで構成されている。このデータ記憶領域はメインデータ記憶領域(800番地〜81D番地)とそのメインデータが何らかの原因で壊れて間違った内容が書込まれた場合にそれぞれメインデータと同じ内容をバックアップデータとして記憶する第1のバックアップデータ記憶領域(980番地〜991番地)及び第2のバックアップデータ記憶領域(BE0番地〜BF1番地)とから構成されている。」(2頁右上欄8行〜2頁右下欄14行)、
「スピーカ駆動回路21は前記制御回路14からの音制御信号SG7に基づいて前記パチンコ機1の遊技盤2の裏面に設けられたスピーカ22を鳴らすようになっている。」(2頁右下欄17行〜3頁左上欄1行)、
「なお、第4タイマデータとリフレッシュカウンタとで排他的論理和をとる際、両2ビットの内容が共に「0」のときには排他的論理和をとらずに直ちに対応するLEDストップデータを「8」としている。従って、各LEDストップデータは「4」〜「8」のランダムな値(乱数)となる。 」(7頁左下欄4〜9行)、
「なお、本実施例ではランダムな各LEDストップデータを作るのにフレッシュカウンタと第4タイマデータを用いその両データの排他的論理和をとって作ったが、ようするに遊技者の意図するタイミングで各LED3a 〜3dが止まらなければよく、例えば第4タイマだけの内容だけで各LEDストップデータを作ったり、フレッシュカウンタの内容だけで各LEDストップデータを作ったり、又、その他ランダムな内容を示すカウンタ又はレジスタ等の内容に基づいてLEDストップデータを作るようにしてもよい。さらに前記実施例では表示器としてのLED3a〜3dに数字を表示したが、これを絵、文字、記号等の各種の表示態様におきかえて実施してもよい。又、前記実施例では表示器として4個のLED3a〜3dを用いたが、これを1個又は4個以外の複数個にして実施してもよい。」(9頁右下欄14行〜10頁左上欄10行)、
「チャッカー4a〜4cに入ったパチンコ球を検出するチャッカー入賞スイッチ12と、パチンコ球を入賞に導く開閉扉5aと、その開閉扉5aを開閉動作させるソレノイド24と、異なる複数種類の表示態様を変換表示可能な表示器3a〜3dと、前記チャッカー入賞スイッチ12からの検出信号に基づいて前記表示器3a〜3dに予め定められた順序で異なる複数の表示態様を表示させる表示制御手段14と、予め定められた順序で表示している表示器3a〜3dの表示を止めるための押ボタンスイッチ7と、その時々にデータ内容が変るデータ作成手段14と、前記押ボタンスイッチ7からのオン信号に応答して前記データ作成手段14のその時のランダムなデータを読み出し、このランダムなデータに基づいて前記表示器3a〜3dの表示停止時間を算出し、その表示停止時間に達した時、その表示器3a〜3dの表示を止める表示停止手段14と、前記表示器3a〜3dの停止した状態にある表示態様を読み取り、その表示態様が予め定められた態様かどうかを判定する判定手段14と、前記判定手段14の判定結果に基づいて前記開閉扉5aを開閉動作させるソレノイド24を駆動制御する駆動制御手段14とから構成したことにより、遊技の単純化を防止するとともに遊技場管理者の不利益を未然に防止することができる優れた効果を有する」(10頁左上欄12行〜10頁右上欄18行)が記載されている。
[甲第2号証]
「(1)1個の外部メモリを有する計算装置において(a)半導体材料の1チップ上に各々形成された第1及び第2の中央処理装置であって、処理装置が前記外部メモリにアクセスする第1部分と、CPUによりデータが演算される第2部分とを含む操作サイクルを有し、各CPUデータ演算の結果を記憶するアキュムレータ・レジスタを有する前記中央処理装置と、(b)前記第1処理装置の操作サイクルの前記第1部分が前記第2処理装置の操作サイクルの第2部分と同時におこるように前記第1及び第2処理装置の演算を同期する装置と、(c)前記処理装置へ外部入力が結合し、装置出力を与えるために前記第1及び第2処理装置に結合されたインタフェイス回路と、の組合せを特徴とする1個の外部メモリを有する計算装置。」(82頁右下欄5行〜83頁左上欄1行)、
「(6)第1及び第2中央処理装置により共有される外部メモリを含む完全同期計算装置の操作方法において、前記処理装置の各々は、処理装置が前記メモリからアクセス可能な第1部分と、第1部分の間に受取ったデータに処理装置が演算する第2部分とを含むことを特徴とする操作サイクルを有し、前記処理装置とメモリとは並列母線により相互接続されており、(a)前記第1及び第2処理装置の操作を同期して完全に位相をはずす段階と、(b)前記第1及び第2処理装置の各々で別々なプログラムを同時に実行する段階と、を包含することを特徴とする完全同期計算装置の操作方法。」(83頁右上欄17行〜83頁左下欄10行)、
「(36)1チップにモノリシツクに集積された計算装置の中央処理装置において、(a)並列母線と、(b)前記母線と外部回路との間でデータを転送するために前記母線に接続されたインタフエイス回路と、(c)前記母線により伝送された命令を受取るために前記母線に接続された命令レジスタと、(d)前記母線に接続された並列算術論理装置と、(e)前記母線に接続された複数個のデータ・レジスタを与えるランダム・アクセス・メモリと、(f)前記命令レジスタ及び前記母線に接続された制御回路であって、前記命令レジスタ、算術論理装置及びランダム・アクセス・メモリ間の前記母線の接続的な使用を制御するために前記処理装置の操作を同期するように操作する前記制御回路と、の組合せを包含することを特徴とする前記の1チップにモノリシツクに集積した計算装置の中央処理装置。」(88頁左下欄3行〜88頁右下欄2行)、
「本発明の他の目的は、回路を変更することなく、直列形式又はランダム・アクセス形式の内部のメモリを用いるCPUを提供することである。」(89頁右上欄14〜16行)、
「本発明の更に他の目的は、共通の外部メモリを同時に共有する2個の別なCPUを用いた計算装置を提供することである。本発明の更に他の目的は、2個の別々なプログラムが同時に実行される計算装置を提供することである。」(89頁右上欄20行〜89頁左下欄5行)、
「本発明の一観点から見ると、1個の外部メモリを組合せて2個の別々なCPUを用いる計算装置が開示されている。CPUは、1個のCPUが「フェツチ」サブサイクルにある、すなわちメモリ・アクセスを必要としている間に、他のCPUは「実行」サブサイクルにあるように同期されている。2個のCPUは装置入力及び出力を処理する共通のインターフェイス回路を共有する。各CPUは、算術演算の結果を必要とする時にCPUのアキュムレータの内容を選択的に記憶し、そのCPUにより現在実行されている命令を記憶するための外部記憶ラッチを有する。特に、同期回路はCPUの一方が第1プログラムを実行しはじめる入力を受取る。第2プログラムは第2CPUにより同時に実行される。この入力は第2CPUに低論理信号を与えて、これが操作の待機モードにあることを確認する。第2CPUが待機モードにあるときには探知器が第ICPUに付勢出力を与える。第ICPUに次に「フエツチ」サブサイクルから操作し、第ICPUの「フェツチ」サブサイクルの終了時に共通メモリからアドレスされたデータを再生して、プログラムを実行するためは「フェツチ」サブサイクルを始めることに可能にする。共通メモリを共有する2個のCPUを用いた計算装置の操作は、2個のプログラムが同時に演算されるために演算速度の面で、1個のインターフェイス回路のみを必要としかつコンピュータ使用時間が減少するためにコストの面で多くの利点を与える。本発明の他の観点では、CPU操作の選択可能な期間においてランダム入力信号を同期する装置が用けられている。本発明によるCPUの操作は完全に同期している。外気命令を挿入するためCPU操作に割込みをする外部指令のような信号はその性質上非同期的である。この形式の入力の論理レベル転移を感知するためにタイミング回路が用けられている。縁探知機を用いて、信号出力パルスを与える。このパルスは、割込みが受入れられるCPU操作サイクルの中の時間フレーム又は所定の点まで記憶される。本発明の特徴によると、縁探知機からのパルスがCPU操作に割込みをかける期間を与えるためこプログラム可能な論理アレイが用いられている。時間フレームは単にゲームマスクを変更することにより変えることが出来るためこれにより様々なCPU装置の設計に柔軟性のある利点を与える。本発明のこの観点では、1個の入力信号が外部命令を挿入する装置を設けるために有効である。これは外部メモリのCPUに全てを記憶するプログラムを標準的に用いている従来技術と対比される。前記技術はいくつかの入出力を必要とする。本発明の他の特徴は、直列又はランダム・アクセスのどちらかである外部メモリの利用を可能にするCPUの回路に関係する。必要なメモリ位置が選択された位置に対応していると信号が発生される。ランダム・アクセス・メモリに対しては常に相関があり信号は常に真である。しかしながら、直列メモリに対しては、信号が発生された時に所望の位置が選択されるまでメモリは連続する位置を進行していかなければならない。この信号は通常の進行を可能にするCPUの論理部を付勢する。従って、ランダム・アクセス・メモリに対してはCPUの操作は連続的である。しかしながら直列形式に対しては、適当なアドレス選択を示す信号が現われるまでCPUは「フエツチ」サブサイクルの終了時に待機状態に入る(望ましい実施例)CPUが待機モードに入っているかどうかを決定するために信号をサンプルする区間を変更するためにはプログラム可能なアレイを包含し用いることが出来る。本発明の他の観点からは計算装置は、1個のダイナミック・ランダム・アクセス・メモリ・マトリクスにより与えられるデータ・レジスタを有する中央処理装置を含む。マトリクスは各々互に結合されたが第1及び第2組のデータ・レジスタに分割されて対を形成する。この方法により増大したデータ・アドレス能力が与えられる。」(89頁右下欄5行〜90頁右下欄2行)、
「CPUの内部のRAMは全体として40で示される。このRAMには26個の8ビット・レジスタがある。これらのレジスタのうち2個はプログラム・アドレス用に選ばれる。この2個のレジスタは、低位アドレス・ビット(PL)および高位アドレス・ビット(PL)および高位アドレス・ビット(PH)にそれぞれ相当する42と44で示される。この2個のレジスタが組合わされると、メモリ内の記憶場所の絶対16ビット・アドレス割付けが可能になる。16ビット・メモリ・アドレスを用いて、メモリ内のデータを最大64Kバイトまでアドレスすることができる。またRAMにはデータ・レジスタA、B、C、D、E、H、L、およびM′がある。」(93頁右下欄4〜16行)、
「第3A図はCPUの内部母線25に対するいろいろな内部接続を示すブロック図である。命令レジスタ28、内部RAM40、蓄積レジスタ44、およびALU32がすべて母線25と接続しているのが見られる。内部RAM40のいろいろなレジスタの選択は41にも示される。内部RAMの8ビット・レジスタは一般に3種類ある。すなわち汎用データ・レジスタA、B、C、D、E、H、LおよびM′、高位8ビット・アドレス・レジスタ(PH)ならびに低位8ビット・レジスタ(PL)の3種類がある。」(94頁右上欄2〜12行)が記載されている。
[甲第3号証]
「1.それぞれが制御用プログラム格納部を有する係数の演算処理装置を備えたデータ処理装置において、前記演算処理装置の少なくとも1つが有する前記制御用プログラム格納部は、他の演算処理装置によって読み出しが制御できるようになされたことを特徴とするデータ処理装置。 2.前記複数の演算処理装置は同一のチップ上に形成されることを特徴とする特許請求の範囲第1項記載のデータ処理装置。」(1頁左欄5〜13行)、
「第1図は1チップ上10に処理機能の異なる2個のプロセッサA,Bを搭載してデュアルプロセッサを構成した場合のブロック図である。同図において、プロセッサBは制御用マイクロ命令コードを格納したROM1と、このROM1から読み出されるマイクロ命令コードを解読して制御信号を出力するデコーダ2と、タイミング制御やデコーダ2からの出力信号に基づいて処理制御に要する指令信号を作る制御回路3と、ROM1ヘアドレス信号を入力するアドレスレジスタあるいはアドレスの出力を制御するアドレス遅延回路5および、このアドレス信号を解読するアドレスデコーダ4と、プロセッサA,B間を接続している双方同性データバスDBと接続され、データ一時保持機能を有するレジスタ、RAMメモリあるいはフリップ・フロップ等で形成される記憶部6とから構成され、プロセッサB自身は単独にROM1のアドレス指定を行ない読み出されるマイクロプログラム命令に基づいて所定の処理を遂行できるものである。一方プロセッサAは、ROM1に設定されているマイクロプログラムとは別のプログラムが格納されているROM部およびそのアドレス指定部、プログラム解読部、論理演算部等を有する通常の1チップマイクロコンピュータと同じ機能を有するものとする。これら2個のプロセッサA,BとデータバスDBで、プロセッサAのアドレス指定部からはアドレスバスABを介してプロセッサBのROM1を直接アドレス指定できるように、アドレスレジスタ5とプロセッサAのアドレス指定部とは外部端子を介在することなく直接電気的に接続されている。ここで、チップ10内のプロセッサA,Bが各々独自に処理を行っている場合には、アドレスバスA,B、データバスDBは各プロセッサ間で電気的に切り離された状態となり、両プロセッサはこれらバスを使用しない。一方、プロセッサAがその処理の都合上プロセッサBの有するROM1のマイクロプログラムが必要となった時は、プロセッサAはデータバスDBを介して処理を施すべきデータを記憶部6へ転送し、アドレスバスABとプロセッサA内のアドレス指定部と接続してアドレスデータをプロセッサBのアドレスレジスタ5へ出力する。」(2頁右上欄14行〜2頁右下欄17行)、
「チップに搭載される複合プロセッサの各々が同等の処理能力を有するものであっても、いづれかのプロセッサが依存する所謂マスタースレーブ型のプロセッサであってもよい。」(3頁左下欄9〜13行)が記載されている。
[甲第4号証]
「コンピュータシステム120は、ロックウェル社製モデルR6502の中央処理装置128を有している。CPU128のバスは第1のメモリチップ130と、第2のメモリチップ132に接続されている。第1のメモリチップ130はリードオンリメモリ(ROM)であり、ロックウェル社製モデルR2332が使用されている。第2のメモリチップ132は、プログラムが消去可能な読取専用のメモリであり、日立社製モデル2716が使用されている。メモリチップ130,132は、図3,4,7,8に示すような、様々なソフトウェアのルーチンを実施するソフトウェアが記憶されている。第3のメモリチップ134はランダムアクセスメモリ(RAM)であり、インテル社製5101モデルが使用される。RAM134は、ゲームの回数や、コインの数、その日のハイスコア等を記憶する。」(5欄22行〜39行)、
「第10図は、ピンボールマシン20の音声発生装置を示す。第2のCPU128′は、入出力装置としての、ロックウェル社製モデルR6530のROM-RIOT装置145、またはメモリ装置としてのPROM146に接続されている。デジタル-アナログ変換機147は、ROM-RIOT装置145を介してCPU128 ′にコントロールされ、スピーカ及びアンプ148を制御する。」(5欄66行〜6欄6行)が記載されている。
[甲第5号証]
「パチンコ遊技店に、パチンコ機等の遊技機器を総合的に管理する総合管理用電子計算機を設けるとともに、各パチンコ機毎にワンチップマイクロコンピュー夕を配設し、該ワンチップマイクロコンピュータには遊技店において利益となる球(アウト球、遊技球等)と、損失となる球(賞球、補給球、入賞球等)との信号を受けて記憶演算する計数機能と、パチンコ機の賞球タンク内の球が不足したとき信号を受けて一定球数を補給指令する指令機能と、あらかじめ設定された演算値に達したときに補給停止による打止め指令機能等の基礎制御機能を組込んでパチンコ機の遊技の直接制御を行わせ、総合管理用電子計算機は各ワンチップマイクロコンピュータからのデータを受けて総合表示等の中央監視機能及びワンチツプマイクロコンピュータへの変更指令などを行ってより高度の制御を行うことにより全パチンコ機を管理するようにしたことを特徴とするパチンコ遊技店におけるパチンコ機の自動管理方法。」(特許請求の範囲)、
「ワンチップマイクロコンピュータ9にはあらかじめ打止め球数、排出駆動装置20による賞球タンク10への1回の補給数などが記憶されており、第5素子19からの信号を受けると記憶された補給数だけの球を排出駆動装置20の作動によって賞球タンク10に供給する。またワンチップマイクロコンピュータ9は、パチンコ遊技店が利益となる球数(遊技球又はアウト球で、操作レバー2の操作回数又は遊技球の供給数や第3素子15で検出する)と損失となる球数(セーフ球、賞球、補給球などで、第1素子8、第2素子13、第4素子18などで検出する)とを演算し、その演算値が打止め数として設定された個有値(例えば2,000個)に達すると補給球排出駆動装置20への補給指示信号の発信を止めて遊技を停止させるとともにパチンコ機表面に打止め表示22を行うのである。」(3頁左下欄20行〜3頁右上欄17行)、
「上記した電子計算機21は各ワンチップマイクロコンピュータへの打止め数、補給数の変更ばかりでなく、打止め解除指令を伝送したり、各ワンチップマイクロコンピュータからの信号が伝送されて総合的管理することができる。」(3頁右下欄20行〜4頁左上欄4行)、
「そして電子計算機21は前記した総合的管理、処理機能以外にも各ワンチップマイクロコンピュータに開店準備信号、各種クリヤ信号(個々のデータクリヤ、総合クリヤなど)を伝送し、各パチンコ機に対して十分な管理を行うものである。」(4頁左上欄20行〜4頁右上欄5行)、
「更に本発明によれば各パチンコ機のワンチップマイクロコンピュータによる管理と、総合管理用電子計算機による管理との二系統による管理制御を行うので、パチンコ遊技店において最も要求される最高度の処理を行え、実用的価値の高いものとなる。」(5頁左下欄17行〜5頁右上欄2行)が記載されている。
[甲第6号証]
「各パチンコ機内又は近傍に配設した個別管理用電子計算機に当該パチンコ機に関する基本動作及び遊技データの収集を分担させ、上記個別管理用電子計算機に共通に設けた総合管理用電子計算機によって当該個別管理用電子計算機を制御させると共に管理用データの集中管理を行うようにし、上記総合管理用電子計算機によって上記個別管理用電子計算機を介して各パチンコ機の前面扉を開扉させると共に玉抜きさせることを特徴とするパチンコ遊技店におけるパチンコ機の自動管理方法。」(特許請求の範囲)、
「以上のように各個別管理用電子計算機9は対応するパチンコ機を個別に制御すると共に、そのパチンコ機から遊技データを受入れ記憶演算し、一方総合管理の動作条件の設定や遊技データの集中管理を行う。本発明においてはこれに加えて、遊技場の営業終了時の遊技場の整備、点検を行い易くするために、総合管理用電子計算機21から各個別管理用電子計算機9を介して各パチンコ機からの玉抜き及び前面扉の開扉を一斉に行わせる次の構成を設ける。すなわち第1図に示す如く前面扉に対して開扉動作部41を設けると共に、玉抜き用樋42の途中に玉抜き動作部43を設け、第2図に示す如く個別管理用電子計算機9によってこれら動作部41及び43を動作させるようになされている。」(4頁左下欄6行〜4頁右下欄2行)が記載されている。
[甲第7号証]
「マイクロコンピュータ(MPU)の応用が普及し、広く家電からがん具に至るまで利用される様になった。価格の低下に伴なって1つの応用製品で数ケのMPUを分散して使用し、機能の向上を目指す製品が増加している。MPUを複数ケ使用する、マルチマイクロコンピュータシステムは従来より広く提案されている。」(1頁右欄17行〜2頁左上欄3行)が記載されている。
[甲第8号証]
「グラフィックス表示を発生する方法およびコンピュータグラフィックス表示装置」に関して、「まず第1図を参照する。この図にはプログラムされた上位コンピュータ10と、このコンピュータ10に組合わされるグラフィックス入力装置12と、入力用キーボード14と、本発明の一実施例に従って作られた表示制御装置16とを含むコンピュータグラフィックス装置が示されている。ホストコンピュータ10と、それに組合わされる入力機器は、入力制御信号と、1台またはそれ以上の表示制御装置16を駆動するために人力制御信号に対応する開発信号とに応答できるものであればどのような周知の機器でも使用できる。図示の一実施例においては、表示器は通常の陰極線管(CRT)装置18であるが、表示装置16によって発生されたラスター出力に応答できる標準のテレビジョンモニタを用いることもできる。CRT18に加えて、表示制御装置16はコンピュータチャンネルアダプタ20と、マイクロ制御ユニット(MCU)22と、ラスターメモリ(RMEM)制御ユニット24と、ビデオ制御ユニット(VCU)26と、ラスターメモリ(RMEM)28とを含む。チャンネルアダプタ20の機能はホストコンピュータl0とMCU22およびそれぞれのデータバス30、32の間のインターフェースである。ホストコンピュータ10から受ける情報は表示すべき全てのグラフィックスに対して一般に用いられている固定様式である。チャンネルアダプタ20がデータを表示制御装置16で使用できるようにするために必要な調整を行えるように作られているから、ホストコンピュータとしてどのような種類のコンピュータを用いるかということは問題ではない。MCU22はチャンネルアダプタ20を介してホストコンピュータl0から情報を取り、その情報を、それ自体で利用できるか、RMEM制御ユニット24とVCU26へ送ることができる情報へ変換する。また、MCU22は機能制御情報を発生して、それを送り出す機能も果す。この機能制御情報はRMEM制御ユニット24にRMEM28への表示情報の書込みを行わせる。更に、MCU22はVCU26へ命令も送って、VCU26にRMEM28からの情報読出しと、その情報のCRT18への送り出しとの開始を行わせる。VCU26はビデオスコープの書込みが終りになったことを示し、かつより多くの情報を要求するために、MCU22へ割込み信号を送る機能も有する。」(10頁左欄1行〜11頁左上欄6行)が記載されている。
[甲第9号証]
「複写機からの各種のデータをアナログ信号として検出するセンサと、前記複写機を制御する第1のマイクロコンピュータと、前記各センサから検出されたアナログ信号を入力し、前記第1のマイクロコンピュータから送られるタイミング信号によって入力信号のうちの1つを順次切換えて出力するモジューラマルチプレクサと、このモジューラマルチプレクサから出力されるアナログ信号をデジタル信号に変換するA-D変換器と、前記第1のマイクロコンピュータによってフエッチされる前記A-D変換器によってデジタル信号に変換されたデータを格納するメモリと、このメモリに格納されたデータをアクセスして演算処理・判定を行なう第2のマイクロコンピュータとからなり、前記第1のマイクロコンプュータがデータをフェッチして前記メモリに格納する際、前記第2のマイクロコンピュータに割込みをかけてアクセスするよう指示し、前記第2のマイクロコンピュータが演算処理・判定の結果によって複写機に対してなすべき処理を前記第1のマイクロコンピュータに割込みによって指示するようにした複数のマイクロコンピュータによる複写機の制御システム」(特許請求の範囲)、
「この発明は、安価なワンチップのマイクロコンピュータを2個用いて、1個はデータのフェッチ及び複写機に対する直線的な制御,処置を分担させ、他の1個は演算処理・判定を専門に行なわせ、その結果による必要な処理を割り込みによって前者に指示させるようにし、前者のマイクロコンピュータには時分割により各種のデータを順次フェッチせしめるようにした複写機の制御システムを提供し、複写機の高速で信頼度の高い制御を可能にするものである。」(2頁左上欄7〜16行)が記載されている。
[甲第10号証]
「広くいえば、本発明は、マイクロプロセッサと、このマイクロプロセッサにより操作されてベクトル表示器すなわちテレビジョンCRT表示器を駆動するために用いられる信号を発生する表示回路と、マイクロプロセッサからデータを受けて、映像物の変化できる透視図的映像を表示するために求められる各種の変換に必要なパラメータを迅速に計算するように構成され、マイクロプロセッサによりアドレスできる計算装置とを含む。この計算装置により実行される算術演算はマイクロプロセッサとは独立しているから、マイクロプロセッサはゲームの他の制御機能を自由に行なうことができる。」(4頁右下欄4〜16行)、
「マイクロプロセッサはモデル座標系における映像の位置を計算ユニットに供給する。それから、計算ユニットは、モデル座標系からのそれらの位置を見る人の座標系に変換し、仮想スクリーン上に投射するために必要な算術演算を行なう。マイクロプロセッサはその演算の結果を検索し、その結果を適切な1つのベクトル命令中に挿入し、それらの命令をベクトル発生器に書き込む。計算ユニットは、変換をマイクロプロセッサとは独立して迅速に行なうために求められる計算を実行するためにとくに構成される。計算ユニットは必要な算術演算と論理演算を行なう算術論理ユニット(ALU)およびこれと関連する回路と、このALUを制御するために用いられるマイクロ命令を含むマイクロ命令メモリに与えられた時に、1つかそれ以上の利用できる算術/論理演算を実行することをALUに指令するために必要なマイクロ命令を含むメモリ場所を選択するアドレス信号を発生するシーケンサとを含む。マイクロプロセッサにより発生された所定のアドレス情報を受けた時に計算ユニットは動作する。計算ユニットにはいくつかのアドレスが割当てられる。各アドレスは計算ユニットが実行すべき所定の算術演算すなわちデータ処理動作に対応する。マイクロプロセッサにより発生された所定の1つのアドレスを受けた計算ユニットは特定のマイクロ命令シーケンスを行なう。その指定されたシーケンスの最後のマイクロ命令は計算ユニットの動作を一時的に停止させて、マイクロプロセッサが別の所定アドレスを発生するまでその計算ユニットを待機状態に置く。本発明によりいくつかの利点が得られる。第1に、変換を行なったり、シミュレートされた変化する三次元映像を与えるために必要な計算動作からマイクロプロセッサが解放されることである。」(5頁左上欄9行〜5頁左下欄4行)、
「この計算時間はマイクロプロセッサが扱うことができない時間である。ほとんどのテレビゲーム装置のマイクロプロセッサの動作時間の大部分はゲーム自体の進行と制御に用いられる。したがって、本発明はそれらの変換を実行するためだけに用いる計算ユニットを提供するものである。」(7頁右上欄3〜9行)、
「この装置30は中央処理装置(CPU)32の制御の下に機能する。このCPU32はメモリ34に格納されている諸命令を実行する。この装置30の他の要素としては競技者入出力(I/0)ユニット36と、ベクトル発生器38と、計算ユニット40とがある。16線(A0〜A16)アドレスバス42と、8線データバス44と、読出し/書込み(R/W)線がCPU32をこの装置の構成要素と相互に接続して、CPU32がそれらの構成要素を制御できるようにする。装置クロック46が周期的なクロック信号を発生する。そのクロック信号はクロックバス48を介してCPU32と、競技者I/0ユニット36と、ベクトル発生器38と、計算ユニット40とに与えられる。」(7頁右上欄12行〜7頁左下欄6行)、
「ALU60は、たとえばアメリカ合衆国カリホルニア州サニーベイル(Sunnyvale)所在のアドバンスト・マイクロ・デバイセズ(Advanced Micro Devices)社から市販されているAm2901ユニットのような4ビット・マイクロプロセッサ・スライスを4個用いて作られる。Am2901ユニットは同社により1971年に出版された「Am2901ファミリイ・データ・ブック(The Am2901 Family Data Book)」に記述されている。このユニットは16語(1語は4ビット)RAMと、高速算術/論理部と、それらに関連する桁送り回路、デコーダ回路、マルチプレクサ回路などを含む。このユニットは、オペランド・ソース・レジスタ・関数レジスタおよび行先レジスタを選択するマイクロ命令語に応答して動作する。」(8頁右上欄5〜19行)、
「マイクロ命令メモリ62はそれぞれ256×4ビットの記憶容量を有する6個のプログラム可能な読取り専用メモリ(PROM)を用いて構成される。それらのPROMは、たとえばアメリカ合衆国カリホルニア州サニーベル所在のシグネチックス社(Signetics Corporation)から部品No.82N129で販売されている。それらのPROMは互いに電気的に接続され、8ビット・アドレスに応答して24ビットのデータ語(その一部だけが第5図に示されている)を与える。」(8頁左下欄15行〜8頁右下欄4行)が記載されている。
[甲第11号証]
「ビデオプロセッサは、ゲームプロセッサへのアドレスラインを有し、データバスを介してゲームプロセッサに接続されている。 ゲームプロセッサ(不図示)からのデータは、データバスを介してゲームプロセッサに入力される。さらに、ビデオプロセッサは、ゲームプロセッサから中断信号を受け取り、これにより、ビデオプロセッサはデータプロセスサイクルの途中で、ゲームプロセッサヘコマンドを送信する。」(4欄59行〜5欄3行)、
「ビデオプロセッサは、ゲームプロセッサからの指示を受けると、アドレスラッチ12を介して、プログラムメモリ19を読み取りに行く。プログラムメモリ19は、ビデオプロセッサへの操作項目と、ゲームプロセッサからの指示に基づく画像作成項目が記憶されている。」(5欄6〜11行)が記載されている。
[甲第12号証]
「2チャンネルの入力信号の各チャンネルの信号をそれぞれ帯城分割する手段と、前記した帯域分割手段からの出力信号をデジタル信号に変換するアナログ・デジタル変換手段と、前記した各チャンネルの信号における互いに対応する帯域の信号についてのアナログ・デジタル変換手段からの出力信号を比較演算し、その結果を位置情報に変換して出力する中央制御装置と、前記した中央制御装置の出力データが印加されるビデオ・ディスプレイ・プロセッサと、前記したビデオ・ディスプレイ・プロセッサとバス接続されており、かつ、少なくとも予め定められたパターンが記憶される第1のメモリ領域と、表示面上の座標位置を指定するためのデータを記憶する第2のメモリ領域などを有するメモリとを備え、前記した中央制御装置からの出力データを前記したビデオ・ディスプレイ・プロセッサを介して前記したメモリにおける第2のメモリ領域に書込むことにより、ビデオ・ディスプレイ・プロセッサから前記した2チャンネルの入力信号のスペトルのレベルの相違に応じて、ディスプレイの表示面のパターンが横軸方向に移動される状態で表示されるようにしたオーディオ信号の信号レベル表示装置」(特許請求の範囲)、
「ビデオ・ディスプレイ・プロセッサは、パターン・ジェネレータ・テーブルPGTに記憶されているパターン情報と、パターン名称テーブルPNTに記憶されているパターン名称とによって、ディスプレイの表示面の背景として縦線と周波数目盛り(及び横線)を表示しうる複合映像信号を発生してそれをディスプレイCRTに供給すると共に、スプライト・ジェネレータ・テーブルSGTに記憶されているスプライト・パターン情報と、スプライト属性テーブルに記憶されている位置情報その他の情報とによって、ディスプレイCRTの表示面中にスプライトパターンを表示させうるような複合映像信号を発生してそれをディスプレイCRTに供給する。」(7頁左上欄13行〜7頁右上欄4行)が記載されている。
[甲第13号証]
「本発明は、オーディオ信号をデジタル信号に変換し、そのデジタル信号をFFT演算してからパワースペクトル演算を行ない、また、その結果として得られたスペクトルのレベルに応じたパターン情報を得て、所定のスペクトルのレベルをディスプレイの表示面に順次に配列して表示するようにしたオーディオ信号のスペクトル表示装置において、アナログ・デジタル変換とFFT演算などの信号処理とを並列処理させるようにして、スペクトル分析時間の短縮を実現し、実時間でスペクトル表示の可能なオーディオ信号のスペクトル表示装置を容易に提供できるようにしたものである。」(2頁右下欄9〜20行)、
「ビデオ・ディスプレイ・プロセッサVDPは、それにデータバス4を介して接続されているビデオ・ラムV・RAMと中央制御装置CPUとの間でインターフェースとして動作すると共に、前記したビデオ・ラムV・RAMに記憶されている各種のデータによって画像内容が定められ、かつ、予め定められた標準方式に従う複合映像信号を発生することができるようなものとして構成されているものであって、このビデオ・ディスプレイ・プロセッサVDPとしては、例えば、日経マグロウヒル社の「日経エレクトロニクス」1981年3月30日号(第156頁〜第164頁)に紹介されている米国テキサス・インスツルメント社のビデオ.ディスプレイ・プロセッサ(VDP)を使用することができるのであり、以下の説明では映像信号発生装置VDPとして、前記したビデオ・ディスプレイ・プロセッサが使用されているとされている。」(5頁右上欄19行〜5頁左下欄15行)が記載されている。
[甲第14号証]
「第1図中において、前記した発音源は、図中で符号SPで示すスピーカSPであり、また、基準音信号の発生手段は、図中で符号SSGで示す基準音信号の発生器SSGであり、基準音信号の発生器SSGは、クロック信号の発生器CSGと分周手段DIV(例えば、アップダウンカウンタが用いられてもよい)とによって構成されている。」(3頁左上欄10〜16行)、
「第1図において、RAMはメインメモリ、ROM1、ROM2はリードオンリーメモリであり、また、VDPはビデオ・ディスプレイ・プロセッサ、V・RAMはビデオ・ラム、CRTはディスプレイである。」(4頁左上欄17〜20行)、
「ビデオ・ディスプレイ・プロセッサVDPは、それにデータバス4を介して接続されているビデオ・ラムV・RAMと中央制御装置CPUとの間でインターフェースとして動作すると共に、前記したビデオ・ラムV・RAMに記憶されている各種のデータによって画像内容が定められ、かつ、予め定められた標準方式に従う複合映像信号を発生することができるようなものとして構成されているものであって、このビデオ・ディスプレイ・プロセッサVDPとしては、例えば、日経マグロウヒル社の「日経エレクトロニクス」1981年3月30日号(第156頁〜第154頁)に紹介されている米国テキサス・インスツルメント社のビデオ・ディスプレイ・プロセッサ(VDP)を使用することができるのであり、以下の説明では前記したビデオ・ディスプレイ・プロセッサが使用されているとされている。」(7頁左上欄16行〜7頁右上欄12行)が記載されている。
[甲第15号証]
「TMS9918Aビデオ・ディスプレイ・プロセサ(VDP)は、新しい世代を代表するインターフェース回路である。これによって低価格の15色ディスプレイが可能になり、複雑な重ね合わせ図形を高解像度で表示できるようになる。このVDPは、現在テキサス・インスツルメンツ(TI)社の最も複雑なLSIチップの一つであり、教育資料のデータ処理と表示用および家庭娯楽用に設計れたものである。メモリー・マップ方式のインターフェースは、大多数のマイロプロセサに合う。更に、VDPはディスプレイ・メモリーを自動的にリフレッシュし、普通のビデオ・モニタに直接インタフェースできるため、他の部品をほとんど付け加えずに、システムを構成できる。」(157頁2〜12行)、
「VDPは、各種テーブルに対するベース・アドレス・レジスタを持っている。テーブルはメモリー中に格納されており、ベース・アドレスを変えることによって切り替えられる。このように、一つのレジスタに書き込むことによって、画面全体を瞬間的に変えることができる。」(162頁34行〜163頁1行)、
「VDPは、低価格のダイナミックRAMと簡単に直接接続できるように設計されている。4Kビットあるいは16Kビットの素子に必要な行アドレスと列アドレスを発生するとともに、リフレッシュを自動的に行う。このRAMの中に、前述のテーブルすべてが収納されている。テーブルのベース・アドレスは、VDP自体の内蔵レジスタ群によって決定される。4Kバイトのメモリーで1枚の画面全体の情報を収容できるので、16Kバイトのメモリーを持つシステムでは、プログラマが4枚の異なる画面を記憶させることができる。単にホスト・プロセサがベース・レジスタの内容を変えるだけで、画面を入れ替えることができる。VDPは、メモリーとの間に8ビットのデータ・バスを持ち、ホスト・プロセサとメモリーの間のインタフェースとして働く。その結果、ホスト・プロセサとビデオ・プロセサとの間で、メモリーに対するアクセスの衝突を解決するための特別な外部回路は不要である。」(164頁3〜17行)が記載されている。
[甲第16号証]
「計算機(けいさんき)computer データを受け入れ,あらかじめ定められた操作をデータに加え,その結果を提供しうる装置のこと.情報処理においては,ふつうプログラム内蔵形の電子計算機を意味する.データに対して代数および論理演算を行うだけでなく,内部に記憶されたプログラム自体にも働きかけ,これを変更することができる.ふつう,入・出力部,記億装置,演算装置,およびこれらを全体として制御する制御装置を主要部分として構成されている.」(107頁左欄34〜44行)が記載されている。

(b)甲第1号証についての検討
1.対比、及び、一致点・相違点
甲第1号証の明細書及び図面の記載からみて、甲第1号証には「GOチャッカー4a,4b,4cに於ける玉の入賞を検出するチャッカー入賞検出マイクロスイッチ12を設け、該GOチャッカー4a,4b,4cへの入賞に応じて表示器3a〜3dの停止状態にある表示態様が予め定められた態様かどうかを判定し、その判定結果に応じて所定の入賞ポケットの開口の入賞条件を設定する設定部の動作停止時間をランダムに制御するとともに、Vランプ6及びスピーカ22を制御する制御回路14を備えたパチンコ機1において、前記制御回路14は、中央処理装置(CPU)で構成され、前記パチンコ機1は、前記制御回路14にROM18及びRAM19を備えたパチンコ機」が記載されていると認める。
ここで、本件発明と甲第1号証に記載の発明とを対比すると、甲第1号証に記載の発明の「GOチャッカー4a,4b,4c」「チャッカー入賞検出マイクロスイッチ12」「表示器3a〜3dの停止状態にある表示態様が予め定められた態様かどうかを判定」「所定の入賞ポケットの開口の入賞条件を設定する設定部の動作停止時間をランダムに制御」「Vランプ6及びスピーカ22」「制御回路14」「パチンコ機1」「中央処理装置(CPU)」「ROM18及びRAM19」が、本件発明の「特定入賞口」「入賞検出装置」「当たりモードを決定」「入賞口への球の入賞確率を制御」「発光装置、発音装置等の周辺装置」「制御装置」「パチンコ機」「中央処理装置」「制御装置に設けられたメモリ」にそれぞれ相当するから、本件発明と甲第1号証に記載の発明とは「特定入賞口に於ける玉の入賞を検出する入賞検出装置を設け、該特定入賞口への入賞に応じて当たりモードを決定し、そのモードに応じて入賞口への球の入賞確率を制御するとともに、発光装置、発音装置等の周辺装置を制御する制御装置を備えたパチンコ機において、前記パチンコ機は、前記制御装置に設けられた複数のメモリを備える構成であるパチンコ機」の点で一致し、次の点で構成が相違する。
[相違点1]:本件発明の制御装置が「ワンチップ上に複数の中央処理装置が形成されたワンチップマイクロコンピュータで構成され」るものであるのに対し、甲第1号証に記載の発明の制御装置は、そのように構成されていない点。
[相違点2]:本件発明のパチンコ機が「前記制御装置に内蔵される内部メモリの他に、前記制御装置の外部に設けられた外部メモリを備え」るものであるのに対し、甲第1号証に記載の発明のパチンコ機は、制御装置に複数のメモリを備える点。
[相違点3]:本件発明が「両メモリの内の少なくとも内部メモリについては、前記複数の中央処理装置で互いに共用される構成」であるのに対し、甲第1号証に記載の発明は、そのように構成されていない点。
2.相違点についての判断
申立人の提示した甲第2号証には「半導体材料の1チップ上に各々形成された第1及び第2の中央処理装置」「2個のCPUは装置入力及び出力を処理する共通のインターフェイス回路を共有する。」「CPUの内部のRAMは全体として40で示される。」「第1及び第2中央処理装置により共有される外部メモリを含む完全同期計算装置」「1チップにモノリシツクに集積された計算装置の中央処理装置」「共通の外部メモリを同時に共有する2個の別なCPUを用いた計算装置」「回路を変更することなく、直列形式又はランダム・アクセス形式の内部のメモリを用いるCPU」「共通の外部メモリを同時に共有する2個の別なCPUを用いた計算装置」「2個の別々なプログラムが同時に実行される計算装置」が記載されてはいるが、甲第2号証に記載の発明は、外部メモリが共用されるものであって、少なくとも本件発明の前記相違点3の「両メモリの内の少なくとも内部メモリについては、前記複数の中央処理装置で互いに共用される構成」となっているものではない。
また、申立人の提示した甲第3号証には「複数の演算処理装置は同一のチップ上に形成される」「1チップ上10に処理機能の異なる2個のプロセッサA,Bを搭載してデュアルプロセッサを構成した」「これら2個のプロセッサA,BとデータバスDBで、プロセッサAのアドレス指定部からはアドレスバスABを介してプロセッサBのROM1を直接アドレス指定できるように、アドレスレジスタ5とプロセッサAのアドレス指定部とは外部端子を介在することなく直接電気的に接続されている。」「演算処理装置の少なくとも1つが有する前記制御用プログラム格納部は、他の演算処理装置によって読み出しが制御できるようになされた」が記載されてはいるが、本件発明の前記相違点2の「制御装置に内蔵される内部メモリの他に、前記制御装置の外部に設けられた外部メモリを備え」る構成が記載されていない。
さらに、申立人の提示した甲第4号証ないし甲第16号証には、本件特許の構成の一部が個々に記載されているだけであり、本件発明の上記相違点1ないし相違点3の構成についての記載がない。
なお、甲第17号証は、本件特許に係る特許出願の後に頒布された刊行物であるから、特許法第29条第2項に規定する刊行物に該当しないので、公知技術を証明するための証拠方法としては採用することができない。
そうしてみると、申立人の提示した甲第1号証ないし甲第16号証には、本件特許の構成の一部が個々に記載されているだけであり、甲第1号証に記載の発明に上記甲第2号証に記載の発明を適用しても、或いはまた甲第1号証に記載の発明に上記甲第2号証に記載の発明及び甲第3号証ないし甲第16号証に記載の発明を適用しても、本件発明のような構成を得ることができない。そして、本件発明は、その特許請求の範囲の第1項に記載された発明の構成により、本件発明の特許明細書に記載の作用効果を奏するものである。
3.まとめ
したがって、本件発明は上記甲第1号証ないし甲第16号証に記載の発明に基いて当業者が容易に発明をすることができたもの、とすることができない。

[3]異議理由2について
(a)甲第18号証に記載の発明の要旨
甲第18号証に記載の発明の要旨は、甲第18号証の特許請求の範囲の第1項に記載された次のとおりのものと認める。
「1.特定入賞口に於ける玉の入賞を検出する入賞検出装置を設け、該特定入賞口への入賞に応じて当たりモードを決定し、そのモードに応じて入賞口への球の入賞確率を制御するとともに、発光装置、発音装置等の周辺装置を制御する制御装置を備えたパチンコ機において、前記制御装置は、ワンチップ上に複数の中央処理装置が形成されたワンチップマイクロコンピュータで構成され、前記パチンコ機は、さらに、1または複数のメモリを備え、前記メモリの内の少なくとも一のメモリは、前記複数の中央処理装置で共用される構成であることを特徴とするパチンコ機。」(以下、これを「同日出願発明」という。)
(b)本件発明
本件発明が、特許明細書の特許請求の範囲の第1項に記載されたとおりのものであることは、「二、本件発明の要旨」の欄に前述したとおりである。
(c)対比、及び、一致点・相違点
そこで、本件発明と同日出願発明とを比較対比すると、両者は「特定入賞口に於ける玉の入賞を検出する入賞検出装置を設け、該特定入賞口への入賞に応じて当たりモードを決定し、そのモードに応じて入賞口への球の入賞確率を制御するとともに、発光装置、発音装置等の周辺装置を制御する制御装置を備えたパチンコ機において、前記制御装置は、ワンチップ上に複数の中央処理装置が形成されたワンチップマイクロコンピュータで構成されたことを特徴とするパチンコ機」の点で構成が一致し、次の点で相違する。
[相違点]:本件発明が「前記パチンコ機は、前記制御装置に内蔵される内部メモリの他に、前記制御装置の外部に設けられた外部メモリを備え、前記両メモリの内の少なくとも内部メモリについては、前記複数の中央処理装置で互いに共用される構成」であるのに対し、同日出願発明は「前記パチンコ機は、さらに、1または複数のメモリを備え、前記メモリの内の少なくとも一のメモリは、前記複数の中央処理装置で共用される構成」である点。
(d)判断
上記相違点の構成は、自明のものであると認めることができないから、本件発明と同日出願発明とが同一の発明である、ということはできない。

四、むすび
以上のとおりであるから、特許異議申立人の申立ての理由及び提出した証拠方法によっては、本件発明の特許を取り消すことができない。
また、他に本件発明の特許を取り消すべき理由を発見しない。
よって、結論のとおり決定する。
 
異議決定日 2000-05-23 
出願番号 特願平10-181559
審決分類 P 1 651・ 121- Y (A63F)
P 1 651・ 4- Y (A63F)
最終処分 維持  
前審関与審査官 斎藤 利久植野 孝郎  
特許庁審判長 藤井 俊二
特許庁審判官 佐藤 昭喜
吉村 尚
登録日 1999-03-05 
登録番号 特許第2894350号(P2894350)
権利者 株式会社三洋物産
発明の名称 パチンコ機  

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