• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 全部無効 1項3号刊行物記載 訂正を認めない。無効とする(申立て全部成立) H03K
管理番号 1052836
審判番号 審判1999-35420  
総通号数 27 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1994-10-06 
種別 無効の審決 
審判請求日 1999-08-13 
確定日 2002-01-28 
事件の表示 上記当事者間の特許第2717111号発明「送信ゲート直列マルチプレクサ」の特許無効審判事件について、次のとおり審決する。 
結論 特許第2717111号の請求項1〜15に係る発明についての特許を無効とする。 審判費用は、被請求人の負担とする。 
理由 1.手続の経緯
本件特許第2717111号の請求項1〜15に係る発明は、平成4年3月6日に特許出願(優先権主張1991年3月15日、米国)したものであって、平成9年11月14日に特許の設定登録がなされ、その後、特許異議申立がなされ、その審理において、平成11年5月6日付け訂正請求書による明細書の訂正が認められたものである。
これに対して、請求人より平成11年8月13日に本件無効審判が請求され、平成12年3月28日付けの訂正請求書により明細書の訂正請求がなされた後、訂正拒絶理由が通知され、該訂正拒絶理由に対して意見書が提出された。

2.当事者適格
被請求人からの、本件審判請求は、本件審判請求をすることについて請求の利益があるのか否か不明であり、不適法なものとして却下されるべきである、との主張に対し、 請求人は、(ア)本件特許発明の属する技術分野で事業をしており、本件特許により事業活動に支障が生じるおそれがあること、(イ)本件特許は、請求人が米国で特許侵害訴訟を提起(甲第9号証)された米国特許(甲第10号証)に対応するものであり、この訴訟で特許侵害であると主張されている対象物は、日本国内で製造販売しているRISCマイクロプロセッサSH-3、SH-4(甲第11号証参照)であり、請求人は、被請求人から、本件特許権侵害を主張される可能性があるので、本件審判請求をすることについての請求の利益がある、と主張している。そして、当該請求人の主張からみて、請求人が、本件審判請求をすることについて請求の利益があることは明らかであり、被請求人の、本件審判請求は、不適法なものとして却下されるべきであるとする主張は採用できない。

3.訂正の内容
被請求人は平成12年3月28日に訂正請求書を提出して訂正を求めた。
当該訂正の内容は、本件特許発明の明細書及び図面を訂正請求書に添付した訂正明細書及び図面のとおりに訂正しようとするものである。すなわち、特許請求の範囲の請求項1、2、12を、下記の如く下線が付加された部分の構成を付加して、請求項の記載を訂正するものである。
[請求項1]
複数の入力信号のうちの1つを選択する直列マルチプレクサ回路であって、
3またはそれ以上の直列接続された2入力1出力マルチプレクサ回路からなり、各マルチプレクサ回路はそれぞれ第1および第2の入力端子と出力端子とユニークな制御信号が入力されるように制御された制御端子とを有しており、
上記第1のマルチプレクサ回路の出力端子が、次に隣接する第2のマルチプレクサ回路の入力端子の1つ接続され、上記第1のマルチプレクサ回路を介して該第1のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された1つの信号が上記第2のマルチプレクサ回路の入力端子に(入力信号として)供給されるようになっているとともに、該第2のマルチプレクサ回路の他方の入力端子は、他の入力信号が入力されるようになっており、
上記第2のマルチプレクサ回路の出力端子が、次に隣接する第3のマルチプレクサ回路の入力端子の1つ接続され、上記第2のマルチプレクサ回路を介して該第2のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された1つの信号が上記第3のマルチプレクサ回路の入力端子に入力信号として供給されるようになっているとともに、該第2のマルチプレクサ回路の他方の入力端子は、他の入力号が入力されるようになっており、
それにより、直列に連続して接続されたマルチプレクサ回路のそれぞれが、前段のマルチプレクサ回路の出力か入力信号の1つかを選択することを特徴とする直列マルチブレクサ回路。
[請求項2]
N-1の2進制御信号の状態に応じて、N(ここで、Nは4以上の整数)の入力変数信号の1つを最終出力信号として選択する直列マルチプレクサ回路であって、この直列マルチプレクサ回路は、
N-1の2入力1出力のマルチプレクサ回路であって、各マルチプレクサ回路は、1対の入力端子と制御端子と出力端子とを有しており、
上記各制御端子はユニークな2進制御信号を入力する様に接続され、
第1のマルチプレクサ回路の第1の入力端子を除く各第1の入力端子は、前段のマルチプレクサ回路の出力端子に接続され、
各第2の入力端子は、それぞれ入力変数の1つを入力する様に接続され、
上記第1のマルチプレクサ回路の第1の入力端子は、入力変数の最初の1つを入力する様に接続され、それにより最終のマルチプレクサの出力端子が、入力変数信号の内の1つを選択された最終出力信号として出力することを特徴とする直列マルチプレクサ回路。
[請求項12]
N(ここで、Nは4以上の整数)の入力変数信号の内から1つを最終出力信号として選択する方法であって、
直列に接続されたN-1の2入力1出力マルチプレクサ回路を設ける工程と、
N-1のユニークな制御信号であって、各制御信号が1つの2入力1出力マルチプレクサ回路に限定されたものを提供する工程と、
上記複数のマルチプレクサ回路の第1段において、第1および第2の入力変数の内の1つを第1段のマルチプレクサ回路の出力信号として選択する工程と、
上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の1つのいずれか1つをマルチプレクサ出力信号として選択する工程と、
上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の1つのいずれか1つを最終出力信号として選択する工程と、を有し、
前記複数のマルチプレクサ回路のそれぞれを前記制御信号のそれぞれ1つで制御し、それによって制御されるマルチプレクサに対する制御信号のそれぞれにおけるロードを制限することを特徴とする方法。

4.訂正の適否についての判断
(1)訂正の目的
ア.前記請求項1の訂正は、制御端子へ入力される制御信号の性質を限定するものであり、係る訂正は、特許請求の範囲の減縮を目的としてなされたものである。
イ.前記請求項2の訂正は、2進制御信号の性質を限定するものであり、係る訂正は、特許請求の範囲の減縮を目的としてなされたものである。
ウ.前記請求項12の訂正は、N-1の出力マルチプレクサ回路が必要とする制御信号について限定するものであり、係る訂正は、特許請求の範囲の減縮を目的としてなされたものである。
よって、前記訂正は、平成6年改正法附則第6条第1項の規定によりなお従前の例とされる平成6年改正法による改正前の特許法第134条第2項ただし書第1号を目的としてなされたものである。
(2)独立特許要件
前記訂正が、平成6年改正法附則第6条第1項の規定によりなお従前の例とされる平成6年改正法による改正前の特許法第134条第2項ただし書第1号を目的としてなされたものであるので、次に、本件訂正明細書請求項1〜15に係る発明が、出願の際独立して特許を受けることができるか否かについて検討する。
ア.訂正発明
訂正明細書及び図面の記載からみて、本件訂正明細書請求項1〜15に係る発明(以下、各々「訂正第1発明」〜「訂正第15発明」という。)は、訂正明細書請求項1〜15に記載された下記のとおりのものである。
なお、各請求項の記載における(A)等の記号は、下記4.、(2)、ウ.比較・判断、において(構成)要件を示すためのものであり、また、下線の記号は、訂正部分を示すものであり、いずれも発明の構成ではない。更に、引用請求項の記載(構成)は、下記4.、(2)、ウ.比較・判断のために行を改めて記載してあるが、改行により、発明の構成が変わるものではない。
[請求項1]
(A)複数の入力信号のうちの1つを選択する直列マルチプレクサ回路であって、
(B1)3またはそれ以上の直列接続された2入力1出力マルチプレクサ回路からなり、
(C)各マルチプレクサ回路はそれぞれ第1および第2の入力端子と出力端子とユニークな制御信号が入力されるように制御された制御端子とを有しており、
(D)上記第1のマルチプレクサ回路の出力端子が、次に隣接する第2のマルチプレクサ回路の入力端子の1つ接続され、上記第1のマルチプレクサ回路を介して該第1のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された1つの信号が上記第2のマルチプレクサ回路の入力端子に(入力信号として)供給されるようになっているとともに、該第2のマルチプレクサ回路の他方の入力端子は、他の入力信号が入力されるようになっており、
(E)上記第2のマルチプレクサ回路の出力端子が、次に隣接する第3のマルチプレクサ回路の入力端子の1つ接続され、上記第2のマルチプレクサ回路を介して該第2のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された1つの信号が上記第3のマルチプレクサ回路の入力端子に入力信号として供給されるようになっているとともに、該第2のマルチプレクサ回路の他方の入力端子は、他の入力号が入力されるようになっており、
(F)それにより、直列に連続して接続されたマルチプレクサ回路のそれぞれが、前段のマルチプレクサ回路の出力か入力信号の1つかを選択することを特徴とする直列マルチブレクサ回路。
[請求項2]
(G)N-1の2進制御信号の状態に応じて、N(ここで、Nは4以上の整数)の入力変数信号の1つを最終出力信号として選択する直列マルチプレクサ回路であって、各マルチプレクサ回路は、
N-1の2入力1出力のマルチプレクサ回路であって、各マルチプレクサ回路は、1対の入力端子と制御端子と出力端子とを有しており、
上記各制御端子はユニークな2進制御信号を入力する様に接続され、
(H)第1のマルチプレクサ回路の第1の入力端子を除く各第1の入力端子は、前段のマルチプレクサ回路の出力端子に接続され、
各第2の入力端子は、それぞれ入力変数の1つを入力する様に接続され、
上記第1のマルチプレクサ回路の第1の入力端子は、入力変数の最初の1つを入力する様に接続され、それにより最終のマルチプレクサの出力端子が、入力変数信号の内の1つを選択された最終出力信号として出力することを特徴とする直列マルチプレクサ回路。
[請求項3]
(I)マルチプレクサ回路であって、
第1および第2の信号入力端子と制御入力端子と出力端子とを有する第1段マルチプレクサ回路と、
第1および第2の信号入力端子と制御入力端子と出力端子とを有する第2段マルチプレクサ回路と、第1および第2の信号入力端子と制御入力端子と出力端子とを有する第3段マルチプレクサ回路と、を備え、
上記第1段マルチプレクサ回路の第1および第2の信号入力端子が、それぞれ第1および第2の入力変数を入力する様に接続され、
上記第1段マルチプレクサ回路の制御入力端子が、第1の制御信号を入力する様に接続され、
上記第2段マルチプレクサ回路の入力端子の1つが、上記第1段マルチプレクサ回路の出力端子に接続され、
上記第2段マルチプレクサ回路の他の入力端子が第3の入力変数を入力する様に接続され、
上記第2段マルチプレクサ回路の制御入力端子が、第2の制御信号を入力する様に接続され、
上記第3段マルチプレクサ回路の信号入力端子の1つが、上記第2段マルチプレクサ回路の出力端子に接続され、
上記第3段マルチプレクサ回路の信号入力端子の他の1つが、第4の入力変数を入力する様に接続され、
上記第3段マルチプレクサ回路の制御入力端子が、第3の制御信号を入力するように接続され、
これにより、4入力1出力直列マルチプレクサ回路が形成されることを特徴とするマルチプレクサ回路。
[請求項4]
(J)さらに、第1および第2の信号入力端子と制御入力端子と出力端子とを有する第4段マルチプレクサ回路を備え、
上記第4段マルチプレクサ回路の信号入力端子の1つが、第3段マルチプレクサ回路の出力端子に接続され、
上記第4段マルチプレクサ回路の入力端子の他の1つが、第5の入力変数を入力する様に接続され、
上記第4段マルチプレクサ回路の制御入力端子が、第4の制御信号を入力する様に接続され、
これにより、5入力1出力の直列マルチプレクサ回路が形成される
ことを特徴とする請求項3に記載のマルチプレクサ回路。
[請求項5]
(K1)上記各段のマルチプレクサ回路が、送信ゲートマルチプレクサTGM 回路を有している
ことを特徴とする請求項1、2、3または4に記載のマルチプレクサ回路。
[請求項6]
(L)各TGM 回路が、1対の送信ゲートからなる
ことを特徴とする請求項5に記載のマルチプレクサ回路。
[請求項7]
(M)各送信ゲートが、バストランジスタからなる
ことを特徴とする請求項6に記載のマルチプレクサ回路。
[請求項8]
(N)各送信ゲートが、1対のコンプメンタリートランジスタからなる
ことを特徴とする請求項6に記載のマルチプレクサ回路。
[請求項9]
(O1)さらに、上記信号入力端子 の少なくとも1つに接続されたバッファ回路を有する
ことを特徴とする請求項5に記載のマルチプレクサ回路。
[請求項10]
(P)上記マルチプレクサ回路の少なくとも1つが、1対の送信ゲートを有しており、上記1つのマルチプレクサ回路の制御端子が、上記1対の送信ゲートの最初の1つに直接に接続されると共に、他の送信ゲートにインバータを介して接続され、上記1対の送信ゲートがコンプリメンタリー形式で制御される
ことを特徴とする請求項1、2、3または4に記載のマルチプレクサ回路。
[請求項11]
(B2)上記各マルチプレクサ回路が、2入力1出力マルチプレクサである
ことを特徴とする請求項3ないし10のいずれかに記載のマルチプレクサ回路。
[請求項12]
(Q)N(ここで、Nは4以上の整数)の入力変数信号の内から1つを最終出力信号として選択する方法であって、
直列に接続されたN-1の2入力1出力マルチプレクサ回路を設ける工程と、 N-1のユニークな制御信号であって、各制御信号が1つの2入力1出力マルチプレクサ回路に限定されたものを提供する工程と、
上記複数のマルチプレクサ回路の第1段において、第1および第2の入力変数の内の1つを第1段のマルチプレクサ回路の出力信号として選択する工程と、
上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の1つのいずれか1つをマルチプレクサ出力信号として選択する工程と、
上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の1つのいずれか1つを最終出力信号として選択する工程と、を有し、
前記複数のマルチプレクサ回路のそれぞれを前記制御信号のそれぞれ1つで制御し、それによって制御されるマルチプレクサに対する制御信号のそれぞれにおけるロードを制限することを特徴とする方法。
[請求項13]
(K2)上記各マルチプレクサ回路がTGM 回路を有する
ことを特徴とする請求項12に記載の方法。
[請求項14]
(R)さらに、N-1の制御信号を備え、その制御信号の対応する1つによって各TGM回路を制御し、それにより、1つの TGM 回路に対する各制御信号のロードを制限する
ことを特徴とする請求項13に記載の方法。
[請求項15]
(O2)さらに、上記信号入力端子を緩衝する
ことを特徴とする請求項13に記載の方法。
イ.訂正拒絶理由で引用された甲各号証記載の発明
(ア)甲第2号証(特開平1-244531号公報)記載の発明
甲第2号証(公報)20頁の第11図(a)には、下位桁からの桁上げが”1”のときのブロック先見桁上げ発生回路、甲第2号証9頁右上欄第18行目〜左下欄第20行目には、第11図(a)の説明が記載されている。これら記載からみて、甲第2号証には、下記記a.〜f.において示す事項が記載されている。
a.甲第2号証第11図(a)及び甲第2号証9頁右上欄第18行目〜左下欄第20行目には、CMOS(相補形MOS)構成のトランスファーゲート(以下、TG1〜4と区別するため「CMOS回路」という。)を各1対用いたトランスファゲートTG1、TG2、TG3、TG4を有する回路(以下、「トランスファゲートTG1、TG2、TG3、TG4」という。)を直列に接続した回路が示されている。
第11図(a)の回路では、各トランスファーゲートTG1、TG2、TG3、TG4が、2つの入力端子と出力端子を有することは自明のことであり、
第11図(a)の回路には、
トランスファゲートTG1の一方の入力端子にはインバータを介して信号BP3が、他方の入力端子にはインバータを介して信号BG3が供給されており、また、1対のCM○S回路の導通を制御するための信号として信号BP3およびその反転信号が供給され、
トランスファゲートTG2の一方の入力端子にはインバータを介してトランスファゲートTG1の出力が、他方の入力端子には信号BG7が供給され、また、1対のCMOS回路の導通を制御するための信号として信号BP7およびその反転信号が供給され、
トランスファゲートTG3の一方の入力端子にはインバータを介してトランスファゲートTG2の出力が、他方の入力端子にはインバータを介して信号BG11が供給され、また、1対のCMOS回路の導通を制御するための信号として信号BP11およびその反転信号が供給され、
トランスファゲートTG4の一方の入力端子にはトランスファゲートTG3の出力が、他方の入力端子にはインバータを介して信号BG15が供給され、また、1対のCMOS回路の導通を制御するための信号として信号BP15およびその反転信号が供給されおり、トランスファゲートTG4の出力はインバータを介して取り出される、ことが記載されている。
b.ここで、第9頁右上欄第18行目〜同頁右下欄第11行目には「---BP3,BP7,BPll,BP15は---ブロック先見桁上げ制御信号であり、---また、BG3,BG7,BG11,BG15は---ブロック先見桁上げ発生信号であり、」と記載されていることから、BP3、BP7、BP11、BP15は、ブロック先見桁上げ制御信号というトランスファーゲートTG1、TG2、TG3、TG4を制御する制御信号であり、各々が2進の論理信号であることは言うまでもない。
c.ここで、第11図(a)の回路において、トランスファゲートTG1において、BP3が正論理で “1”である場合、上側のCMOS回路が導通となり、下側のCMOS回路が非導通し、トランスファゲートTG1の出力にはBP3の反転信号のみが取り出され、逆に、BP3が正論理で “0”である場合、上側のCMOS回路が非導通し、下側のCMOS回路が導通となり、トランスファゲートTG1の出力にはBG3の反転信号のみが取り出される。このことから、トランスファゲートTG1はBP3の反転信号かBG3の反転信号いずれか1つのみがその出力に取り出されているので、トランスファゲートTG1は2入力1出力のマルチプレクサを構成し、以下、説明が重複するので詳細な言及を行わないが、各トランスファゲートTG2、3および4はトランスファゲートTG1と同様にそれぞれ2入力1出力のマルチプレクサを構成していることは、第11図(a)の回路において自明のことである。
d.ここで、トランスファゲートTG1の出力がインバータを介してトランスファゲートTG2の一方の入力端子に結合され、トランスファゲートTG2の出力がインバー夕を介してトランスファゲートTG3の一方の入力端子に結合され、トランスファゲートTG3の出力がトランスファゲートTG4の一方の入力端子に結合され、トランスファゲートTG4の出力が最終的な出力となっているので、第11図(a)に示された回路全体は、各トランスファーゲートTG1、2入力1出力のマルチプレクサを4段直列接続した5入力1出力のマルチプレクサ回路を構成していることになる。
すなわち、第11図(a)において、BP3、BP7、BP11、BP15が正論理にて“0”の場合、各トランスファゲートTG1〜TG4内の下側のCMOS回路のみがすべてオンすることから、結果として、トランスファゲートTG4の出力にはトランスファゲートTG4の他方の入力端子に供給されたBG15の反転信号のみが取り出される。
同様に、BP3、BP7、BP11が“0”で、BP15が“1”の場合、トランスファゲートTG1〜TG3では下側のCMOS回路がオンし、トランスファゲートTG4では上側のCMOS回路がオンすることから、結果として、トランスファゲートTG4の出力にはトランスファゲートTG3の他方の入力端子に供給されたBG11の反転信号のみが取り出される。
以上要するに、BP3、BP7、BP11、BP15の4つの2進状態に応じて、BP3、BG3、BG7、BG11、BG15(又はその反転信号)の5つの入力のうち1つがトランスファゲートTG4の出力となっている。
e.なお、第11図(a)の回路において、BP3、BP7、BP11及びBP15の各々は各段トランスファゲートTG1〜4に独立、個別に供給されていることから、5入力1出力の直列マルチプレクサ回路において、各段に別個独立に制御信号を供給することは甲第2号証に開示されている。
f.また、トランスファゲートTG1の一方の入力端子にはインバータを介して信号BG3が供給されていることから、バッファ回路を設けて入力信号端子が緩衡されることも甲第2号証に示されている。なお、トランスファゲートTG2の一方、TG3の双方、TG4の一方の各入力にもインバータを介して信号が供給されており、同様にバッファ回路を設けて入力信号が緩衝される構成が開示されている。
(イ) 甲第3号証(特開平1-181127号公報)記載の発明
甲第3号証(公報)第8頁の第6図にはキャリー伝搬回路、同第2頁右上欄第8行目〜左下欄第6行目には第6図の回路についての説明が記載されており、第6図およびその説明からみて、下記a.〜f.において示す事項が記載されており、また、甲第3号証には、下記g.において示す事項も記載されている。
a.CMOSで構成された(以下、省略する)トランスファゲートT11とトランスファゲートT12の出力とを接続した回路(以下、「第1段目」という。)が示されており、トランスファゲートT11の入力端子(以下、「第1段目の一方の入力端子」という。)にはC0が、トランスファゲートT12の入力端子(以下、「第1段目の他方の入力端子」という。)にはB1が入力されている。そして、トランスファゲートT11とトランスファゲートT12にはE1(以下、E1が入力される端子を「第1段目の制御入力端子」という。)とその反転信号であるXE1が供給されており、C1が第1段目の出力とされている。
次ぎに、トランスファゲートT21とトランスファゲートT22の出力とを接続した回路(以下、「第2段目」という。)が示されており、トランスファゲートT21の入力端子(以下、「第2段目の一方の入力端子」という。)には第1段目の出力であるC1が、トランスファゲートT22の入力端子(以下、「第2段目の他方の入力端子」という。)にはB2が入力されている。そして、トランスファゲートT21とトランスファゲートT22にはE2(以下、E2が入力される端子を「第2段目の制御入力端子」という。)とその反転信号であるXE2が供給されており、C2が第2段目の出力として出力されている。
次ぎに、トランスファゲートT31とトランスファゲートT32の出力とを接続した回路(以下、「第3段目」という。)が示されており、トランスファゲートT31の入力端子(以下、「第3段目の一方の入力端子」という。)には第2段目の出力であるC2が、トランスファゲートT32の入力端子(以下、「第3段目の他方の入力端子」という。)にはB3が入力されている。そして、トランスファゲートT31とトランスファゲートT32にはE3(以下、E3が入力される端子を「第3段目の制御入力端子」という。)とその反転信号であるXE3が供給されており、C3が第3段目の出力とされている。
また、最後にトランスファゲートT41とトランスファゲートT42の出力とを接続した回路(以下、第4段目と称する。)が示されており、トランスファゲートT41の入力端子(以下、「第4段目の一方の入力端子」という。)には第3段目の出力であるC3が、トランスファゲートT42の入力端子(以下、「第4段目の他方の入力端子」という。)にはB4が入力されている。そして、トランスファゲートT41とトランスファゲートT4 2にはE4(以下、E4が入力される端子を「第4段目の制御入力端子」という。)とその反転信号であるXE4が供給されており、C4が第4段目の出力(第6図の回路全体としては最終出力)とされている。
b.ここで、第2頁右上欄第8行目〜左下欄第6行目の記載「第6図---その最下位ビットC0を上位桁に伝達するかどうかはトランスファーゲートT11の制御入力である信号E1及びインバー夕T13で反転された信号XE1(Xは反転を表わす)によって決定される。---各ビット夫々での加数、被加数をXi,Yi (iは正整数)としたとき信号B iはBi=Xi---表わされる。」によれば、B1〜B4、E1〜E4の各々は2進の信号であり、E1〜E4は各段の1対のトランスファーゲート(例えば、T11とT12)を択一的に選択するための制御信号として用いていることは自明の事項である。
c.前記b.からみて、上記第1段目〜第4段目のそれぞれは2入力1出力のマルチプレクサであり、
d.前記b.からみて、第6図の回路全体としては2入力1出力のマルチプレクサを直列に接続した5入力1出力のマルチプレクサを構成していることも自明の事項である。
e.図6の回路では、上記E1〜E4は対応する各段に別個独立に供給され、
f.また、上記1段目の一方の入力C0はインバータT01,T02の2段を介して信号Ciが供給されていることから、バッファ回路が設けられ入力信号が緩衡されることも甲第3号証に示されている。
g.また、甲第3号証第8頁第7図及び同第2頁右下欄第8行目〜第14行目には、前記第6図と同様の回路が記載されており、第1段目の一方の入力端子には3個のインバータT01、T02、T16、すなわちバッファ回路を介して信号Ciが供給されており、第2段目の一方の入力端子には2個のインバータT17、T26を介して第1段目の出力信号が供給されており、第3段目の一方の入力端子には2個のインバータT27、T36を介して第2段目の出力信号が供給されており、第4段目の一方の入力端子には2個のインバータT37、T46を介して第3段目の出力信号が供給されており、これらの信号が緩衝されている構成も開示されている

ウ.比較・判断
ただし、前記(A)〜(R)の要件中に引用請求項の記載がある場合には、下記各要件との比較においては、引用請求項の記載(構成)を除いて(構成)要件としている。

(ア)訂正発明における「ユニークな制御信号」の解釈
甲各号証と本件訂正第1〜15発明との比較にあたって、請求項1の「ユニークな制御信号が入力されるように制御された制御端子」、請求項2の「上記各制御端子はユニークな2進制御信号を入力する様に」、及び 請求項3の「N-1のユニークな制御信号であって、各制御信号が1つの2入力1出力マルチプレクサ回路に限定されたものを提供する工程と」の記載における、「ユニークな制御信号 (2進制御信号も含む)」の意味は、以下のように解すべきである。

訂正明細書4頁27行〜5頁3行には、「従来では、各ステージにおけるすべてのマルチプレクサが1つの対応する2進制御信号によって制御される様になっていた。従って、従来のマルチプレクサ回路は、多数の入力変数信号から1つを選択するため、log2段およびlog2制御(選択)入力を持っている。マルチプレクサ回路の従来例としては、TC19G000マクロセルデータシート(1986年)の1〜109ページ(mux 4 cell)および1〜110ページ(mux 8 cell )に記載されている。
上述した従来のマルチプレクサ回路の欠点の1つは、制御入力のかけ方(ロード)にある。すなわち、制御入力は、1つの段のすべてのマルチプレクサ、例えば、第1段では8から最大16のマルチプレクサを駆動しなければならない構成となっていた。これは、回路の制御において多大な遅延をもたらす原因となっていた。」(背景技術)なる記載、同明細書5頁20〜22行には、「このような新規の直列マルチプレクサ回路は、各制御信号入力のロードを制限し、単一のロードとする。このような新規の直列マルチプレクサ回路は、各制御信号入力のロードを制限し、単一のロードとする。上記新規のマルチプレクサは非常に多数の制御入力を備える。すなわち、従来技術ではlog2制御入力であったのに対し、ここではN-1制御入力が得られる。」(発明の要旨)なる記載、また、同明細書8頁1〜5行には、「上記TGM回路にコニークな制御信号を備えたことにより、各制御信号のロードが1つのTGM回路に限定される。上記構成では、段数の増加により伝送遅延が発生することとなるが、この遅延は従来装置の場合に比べて微少である。これは、必要とされる段数が従来装置に比べて微少な増加で良いためであり、ロードも最小となり伝達遅延も最小となるためである。」(実施例の詳細な説明)なる記載、があり、これら訂正明細書の記載によれば、本件特許発明の特徴は、複数(Nとする)の入力信号のうちの一つを選択して出力するマルチプレクサにおいて、従来の回路では制御信号の数がlog2Nであったためロードが大きかったのに対し、制御信号をN-1に増やすことができるようにすることによってロードの増大を防止するようにしたものである。すなわち、ここでロードを小さくするということは、Nの入力信号から一つを選択するために制御信号を供給する際に、入力信号を選択する複数のTGM回路に同一の制御信号を接続しないということを意味しているのであって、そうすることによって従来の回路比べてロードを小さくできるということが記載されているのであり、前記「ユニークな制御信号」の意味は、複数段のマルチプレクサからなる直列マルチプレクサにおいて、複数段のマルチプレクサ(TGM回路)に同一の制御信号を接続せず、各段のマルチプレクサに特有な制御信号を接続すること、と解される。そして、制御信号と、当該直列マルチプレクサの制御信号以外の信号との関係や、当該直列マルチプレクサ以外の回路(それがマルチプレクサ/TGMであろうとなかろうと)との接続関係は、本件特許の明細書には全く開示されていないことであって、前記「ユニークな制御信号」の意味に、このような制御信号との関係が含まれないことは、明らかである。

(イ)甲第2号証と本件訂正第1〜15発明との比較・判断
第11図(a)には、CMOS(相補形MOS)構成のトランスファゲートを各1対用いたトランスファゲートTG1、TG2、TG3、TG4が直列に接続された回路が開示されているが、各トランスファゲートが2入力1出力のマルチプレクサ回路を構成し、かつ第11図(a)に示された回路全体では、5入力1出力のマルチプレクサ回路をなしていることは前記4.、(2)、イ、(ア)甲第2号証(特開平1-244531号公報)記載の発明、のc.、d.で示したとおりである。
要件(A)との比較:
第11図(a)には、マルチプレクサ回路に相当するトランスファゲートTG1〜TG4を直列に接続し、インバータを介して供給された信号BP3、インバータを介して供給された信号BG3、信号BG7、インバータを介して供給された信号BG11、及びインバ一タを介して供給された信号BG15の複数の入力信号く又はその反転信号)のうちの1つを選択してトランスファゲートTG4の出力に出力する直列マルチプレクサ回路が開示されており、このことは要件(A)に該当する。
要件(B1)、(B2)との比較:
第11図(a)の回路は2入力1出力のマルチプレクサ回路に相当するトランスファゲ一トTG1〜TG4の4つが直列に接続されているので、要件(B1)、(B2)に該当する。
要件(C)との比較:
第11図(a)の回路は、2入力1出力のマルチプレクサ回路に相当するトランスファゲートTG1〜TG4はそれぞれ一方の入力端子、他方の入力端子、トランスファゲートを制御するための制御端子及び出力端子を有し、該回路は、下位桁からの桁上げが”1”のときのブロック先見桁上げ発生という機能をもった回路、であり、係る回路の中で、各トランスファーゲートTG1〜TG4の制御端子に入力される制御信号は、各々トランスファーゲートTG1〜TG4に対応するものとなっており、各制御端子には、各トランスファーゲートTG1〜TG4に対応するユニークすなわち特有な制御信号BP3、BP7、BP11、BP15が入力する構成となっているので、要件(C)に該当する。
要件(D)との比較:
第11図(a)の回路において、2入力1出力の第1のマルチプレクサ回路に相当するトランスファゲートTG1の出力端子はインバータを介して次に隣接する2入力1出力の第2のマルチプレクサ回路に相当するトランスファゲートTG2の一方の入力端子に接続され、トランスファゲートTG1を介してトランスファゲートTG1の一方の入力端子にインバータを介して入力された信号BP3か、他方の入力端子にインバータを介して入力された信号BG3のうちの選択された1つの信号がトランスファゲートTG2の一方の入力端子に入力信号として供給され、トランスファゲートTG2の他方の入力端子には他の入力信号BG7が供給されるようになっているので、第11図(a)の回路は、要件(D)に該当する。
要件(E)との比較:
第11図(a)の回路において、2入力1出力の第2マルチプレクサ回路に相当するトランスファゲートTG2の出力端子が、インバータを介して次に隣接する2入力1出力の第3マルチプレクサ回路を構成するトランスファゲートTG3の一方の入力端子に接続され、上記トランスファゲートTG2を介して上記トランスファゲートTG2の一方の入力端子にインバータを介して入力されたトランスファゲートTG1の出力信号か、あるいは上記トランスファゲートTG2の他方の入力端子に入力された信号BG7のうち選択された1つの信号の反転信号が上記トランスファゲートTG3の一方の入力端子に入力信号として供給されるようになっているとともに、上記トランスファゲートTG2の他方の入力端子には入力信号BG7が入力されており、これらのことは、要件(E)に該当する。
要件(F)との比較:
第11図(a)の回路において、トランスファゲートTG2乃至TG4のそれぞれは前段の出力(又はその反転信号)か入力信号の1つかを選択しており、また、回路全体は直列マルチプレクサ回路であるので、要件(F)に該当する。
要件(G)との比較:
前記4.、(2)、イ、(ア)甲第2号証(特開平1-244531号公報)記載の発明、のb.で記載したように、第11図(a)の回路における各信号BP3、BP7、BP11、BP15は各トランスファーゲートTG1〜TG4を制御するための制御信号であり、各々が2進の論理信号である。このことから、第11図(a)の回路は、BP3、BP7、BP11、BP15の4つの2進の制御信号の供給を受け、各々の信号の状態に応じて、BP3、BG3、BG7、BG11、BG15の5つの2進の論理信号(またはその反転信号)、即ち、入力変数信号のうち1つをトランスファゲートTG4の出力信号として選択する直列マルチプレクサ回路を構成している。なお、各トランスファゲーTG1〜TG4の各々が2入力1出力マルチプレクサ回路であって、1対の入力端子、制御端子と出力端子とを有し、BP3、BP7、BP11、BP15の各2進の制御信号は、各々トランスファーゲートTG1〜TG4に対応するものとなっており、各制御端子には、各トランスファーゲートTG1〜TG4に対応してユニークすなわち特有な制御信号BP3、BP7、BP11、BP15が入力する接続となっており、11図(a)の回路は、要件(G)に該当する。
要件(H)との比較:
第11図(a)の回路において、トランスファゲートTG1〜TG4のうち、トンスファゲートTG1を除く各トランスファゲートTG2〜TG4の各々の一方の入力端子は(TG2及びTG3についてはインバータを介して)、前段のトランスファゲートの出力端子に接続され、各他方の入力端子は入力変数であるBG3の反転信号、BG7、BG11の反転信号、BG15の反転信号を入力するように接続されており、トランスファゲートTG1の一方の入力端子には入力変数に相当するBP3の反転信号を入力するように接続されており、それにより、最終のトランスファゲートTG4の出力端子が入力変数信号であるBG3の反転信号、BG7の反転信号、BG11の反転信号、BG15の反転信号及びBP3の反転信号のうちの選択された1つを最終出力信号として出力しており、また回路全体は直列マルチプレクサ回路である。
よって、第11図(a)の回路は要件(H)に該当する。
要件(I)との比較
第11図(a)の第1段〜第3段の回路は、マルチプレクサ回路であり、各段のそれぞれが第1及び第2の信号入力端子と制御端子と出力端子とを有している。
トランスファゲートTG1の一方の信号入力端子はBP3を反転した入力変数信号を入力するように接続され、他方の信号入力端子G3を反転した入力変数信号を入力するように接続されている。
トランスファゲートTG1の制御入力端子は制御信号であるBP3を入力するように接続されている。
トランスファゲートTG2の一方の信号入力端子はインバー夕を介してトランスファゲートTG1の出力端子に接続されている。トランスファゲートTG2の他方の入力端子は入力変数であるBG7を入力するように接続されている。 トランスファゲートTG2の制御入力端子には制御信号であるBP7を入力するように接続されている。
トランスファゲートTG3の一方の信号入力端子はインバータを介してトランスファゲートTG2の出力端子に接続されている。
トランスファゲートTG3の他方の信号入力端子は入力変数であるBG11の反転信号を入力するように接続されている。
トランスファゲートTG3の制御入力端子は制御信号であるBP11を入力するように接続されている。
これによって、トランスファゲートTG1〜TG3は4入力1出力の直列マルチプレクサ回路をなしているので、第11図(a)のトランスファゲートTG1〜TG3からなる回路は、要件(I)に該当する。
要件(J)との比較:
第11図(a)の回路において、要件(I)を満たす上記トランスファゲートTG1〜TG3の段からなる回路に加え、さらに、一方の信号入力端子、他方の信号入力端子、制御入力端子、出力端子を有し、かつマルチプレクサ回路であるトランスファゲートTG4の段からなる回路が存在している。
トランスファゲートTG4の一方の信号入力端子はトランスファゲートTG3の出力端子に接続されている。トランスファゲートTG4の他方の信号入力端子は入力変数であるBG15の反転信号を入力するように接続されている。
トランスファゲートTG4の段の回路の制御入力端子は制御信号であるBP15を入力するように接続されている。
これによって、トランスファゲートTG1〜TG4の段からなる回路は5入力1出力の直列マルチプレクサ回路をなしているので、第11図(a)のトランスファゲートTG1〜TG4の段からなる回路は、要件(J)に該当する。
要件(K1)、(K2)との比較:
第11図(a)の回路において、トランスファゲートTG1〜TG4の段の回路の各々の上側のCMOSトランジスタからなる回路は、それぞれの一方の入力端子に供給された入力信号(BP3の反転信号、TG1の出力の反転信号、TG2の出力の反転信号、TG3の出力)を出力するか否かを制御する送信ゲートであり、TG1〜TG4の下側のCMOSトランジスタからなる回路は、他方の入力端子に供給された入力信号(BG3の反転信号、BG7、BG11の反転信号、BG15の反転信号)を出力するか否かを制御する送信ゲートであり、TG1〜TG4の各段の回路の各々はマルチプレクサであることから、TG1〜TG4の各段の回路の各々は送信ゲートマルチプレクサTGM回路を有しており、要件(K1)、(K2)に該当している。
要件(L)との比較:
トランスファゲートTG1〜TG4の各段の回路において、それぞれの上側のCMOSトランジスタからなる回路と、下側のCMOSトランジスタからなる回路が1対の送信ゲートに対応しているので、これらは要件(L)に該当している。
要件(M)との比較:
トランスファゲートTG1〜TG4の各段の回路において、それぞれの上側のCMOSトランジスタからなる回路と、下側のCMOSトランジスタからなる回路は、MOSFETによるパストランジス夕で構成されているので、要件(M)に該当している。
要件(N)との比較:
トランスファゲートTG1〜TG4の段の回路のそれぞれは、1対のCMOSトランジスタからなる回路で構成されている、すなわち、1対のコンプリメンタリートランジス夕で構成されているので、要件(N)に該当している。
要件(O1)、(O2)との比較:
第11図(a)の回路において、トランスファゲートTG1、TG2及びTG3の各段の各回路の一方の入力端子にはインバ一タ、すなわちバッファ回路を介してそれぞれ信号BP3、TG1の出力信号、TG2の出力信号が供給されており、トランスファーゲートTG1、TG3及びTG4の各段の各回路の他方の入力端子にはインバータ、すなわちバッファ回路を介してそれぞれ信号BG3、BG11及びBG15が供給されており、信号BP3、TG1の出力信号、TG2の出力信号、信号BG3、BG11、BG15は緩衝されているので、第11図(a)の回路は、要件(O1)、(O2)に該当する。
要件(P)との比較:
第11図(a)の回路において、トランスファゲートTG1〜TG4の各段の回路の各々は一方のCMOSで構成されたトランスファーゲートと他方のCMOSで構成された1対のトランスファーゲートとを具備している。
ここで、各一方のCMOSで構成されたトランスファーゲート中のNチャンネルMOSトランジスタのゲートにはBP3等の制御信号を供給する制御端子が直接接続され、各他方のCMOSで構成されたトランスファーゲート中のNチャンネルMOSトランジスタのゲートにはBP3等の制御信号を供給する制御端子がインバータを介して接続されているので、各一方のNチャンネルMOSトランジスタと各他方のNチャンネルMOSトランジスタはコンプリメンタリー形式でそれぞれオン、オフが制御されている。なお、各一方のNチャンネルMOSトランジスタと各他方のNチャンネルMOSトランジスタはそれぞれ送信ゲートをなしていることは言うまでない。
以上のことより、第11図(a)の回路は、要件(P)に該当する。
要件(Q)との比較:
既述のように第11図(a)の回路は、直列に接続された4段の2入力1出力マルチプレクサ回路からなるものであり、該回路を動作させるためには、
まず[ア]直列に接続された4段の2入力1出力マルチプレクサ回路を設ける工程があるのは当然である。
そして、第11図(a)の回路においては、各段マルチプレクサ回路に対応して、BP3、BP7、BP11、BP15の各制御信号が入力され、各制御信号BP3、BP7、BP11、BP15が対応した1つの段のマルチプレクサ回路に入力されるものであるので、[イ]N-1のユニークな制御信号であって、各制御信号が1つの2入力1出力マルチプレクサ回路に限定されたものを提供する工程をもつことも当然のことであり、
これら直列接続されたマルチプレクサ回路は、その第1段から信号が入力され順次処理されて最終段に至るものであるから、[ウ]複数のマルチプレクサ回路の第1段において、第1および第2の入力変数の内の1つを第1段のマルチプレクサ回路の出力信号として選択する工程があり、次に[エ]上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の1つのいずれか1つをマルチプレクサ出力信号として選択する工程があり、[オ]上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の1つのいずれか1つを最終出力信号として選択する工程があること、及び、第11図(a)の回路においては、各制御信号BP3、BP7、BP11、BP15のそれぞれ1つが、対応した1つの段のマルチプレクサ回路に別個独立に供給されるものであるので、[カ]前記複数のマルチプレクサ回路のそれぞれを前記制御信号のそれぞれ1つで制御し、それによって制御されるマルチプレクサに対する制御信号のそれぞれにおけるロードを制限すること、は自明のことである。
以上によれば、甲第2号証は要件(Q)を開示している。
要件(R)との比較:
要件(J)との比較において述べたように、第11図(a)の回路は5入力1出力のマルチプレクサ回路をなすものであり、制御信号はBP3、BP7、BP11、BP1 5の4つが用いられている。また、5入力1出力のマルチプレクサ回路をなす上で、各制御信号は1つのトランスファゲートTG1〜TG4に別個独立に供給されている。すなわち4の制御信号を備え、その制御信号の対応する1つによって各TGM回路を制御することは開示されており、その結果当然1つのTGM回路に対する各制御信号のロードが制限されることになる。以上により、甲第2号証は要件(R)を開示している。
以上、本件訂正第1〜15発明の構成要件(A)〜(R)は、全て甲第2号証に開示されていることから、本件訂正第1〜15発明は、いずれも甲第2号証に記載されたものと同一であり、本件訂正第1〜15発明は、特許法第29条第1項第3号に該当し、出願の際、独立して特許を受けることができないものである。

(ウ)甲第3号証と本件訂正第1〜15発明との比較・判断
甲第3号証の第6図において、CMOSで構成された(以下、省略する。)トランスファゲートT11とトランスファゲートT12の出力とを接続した回路(以下、「第1段目」という。)、トランスファゲートT21とトランスファゲートT22の出力とを接続した回路(以下、「第2段目」という。)、トランスファゲートT31とトランスファゲートT32の出力とを接続した回路(以下、「第3段目」という。)及びトランスファゲートT41とトランスファゲートT42の出力とを接続した回路(以下、「第4段目」という。)の各々が2入力1出力のマルチプレサ回路から成ること、第6図全体の回路が5入力1出力のマルチプレクサ回路をなす点、入力信号C0、B1〜B4が2進の論理信号であり、入力変数信号であること及び制御信号E1乃至E4が2進の制御信号であることは前記4.、(2)、イ、(イ)甲第3号証(特開平1-181127号公報)記載の発明、で示した通りであるので、以下の比較においては、これらの事項は省略する。
要件(A)との比較:
第6図にはマルチプレクサ回路を成す第1段目〜第4段目を直列に接続し、C0,B1乃至B4の複数の入力信号のうちの1つを選択して第4段目の出力端子に出力する直列マルチプレクサ回路が開示されており、このことは要件(A)に該当する。
要件(B1)、(B2)との比較:
第6図の回路は2入力1出力のマルチプレクサ回路を成す第1段目〜第4段目の4つが直列に接続されているので、要件(B1、B2)に該当する。
要件(C)との比較:
第6図の回路において、2入力1出力のマルチプレクサ回路を成す各第1段目〜第4段目はそれぞれ一方の入力端子、他方の入力端子、トランスファゲートを制御するための制御端子及び出力端子を有しているので、要件(C)に該当する。
第6図の回路は、2入力1出力のマルチプレクサ回路に相当する各第1段目〜第4段目は、それぞれ一方の入力端子、他方の入力端子、各第1段目〜4段目を制御するための制御端子及び出力端子を有し、該回路は、キャリー伝搬回路、であり、係る回路の中で、各第1段目〜第3段目の制御端子に入力される制御信号は、各々各第1段目〜第3段目に対応するものとなっており、各制御端子には、各々各第1段目〜第4段目に対応するユニークすなわち特有な制御信号E1、E2、E3、E4が入力する構成となっているので、要件(C)に該当する。
要件(D)との比較:
第6図の回路において、2入力1出力のマルチプレクサ回路を成す第1段目の出力端子は次に隣接する2入力1出力のマルチプレクサ回路を成す第2段目の一方の入力端子に接続され、第1段目を介して第1段目の一方の入力端子に入力された信号C0か他方の入力端子に入力された信号B1のうちの選択された1つの信号が第2段目の一方の入力端子に入力信号として供給され、第2段目の他方の入力端子にはB2が供給されるようになっているので、第6図の回路は要件(D)に該当する。

要件(E)との比較:
第6図の回路において、2入力1出力のマルチプレクサ回路を成す第2段目の出力端子が、次に隣接する2入力1出力のマルチプレクサ回路を成す第3段目の一方の入力端子に接続され、上記第2段目を介して上記第2段目の一方の入力端子に入力された第1段目の出力信号C1か、あるいは上記第2段目の他方の入力端子に入力された信号B2のうち選択された1つの信号が上記第3段目の一方の入力端子に入力信号として供給されるようになっているとともに、上記第2段目の他方の入力端子は、入力信号B2が供給されており、これらのことは、要件(E)に該当する。
要件(F)との比較:
第6図の回路において、直列に連続して接続された第2段目〜第4段目のそれぞれは前段の出力か入力信号の1つかを選択しており、また回路全体は直列マルチプレクサ回路であるので、要件(F)に該当する。
要件(G)との比較:
第6図の回路はE1〜E4の4つの2進の制御信号の供給を受け、各々の信号の状態に応じて、 C0、B1〜B4の5つの2進の論理信号、即ち、入力変数信号のうち1つを第4段目の出力信号C4として選択する直列マルチプレクサ回路を構成している。第1段目〜第4段目のそれぞれが2入力1出力マルチプレクサ回路であって、1対の入力端子と制御端子と出力端子とを有しており、各制御端子には第1段目〜第4段目に対応してユニークすなわち特有な制御信号E1〜E4が入力するように接続されている。
よって、第6図の回路は要件(G)に該当する。
要件(H)との比較:
第6図の回路において、第1段目〜第4段目のうち、第1段目の一方の入力端子には入力変数であるC0が入力されるように接続されており、第1段目を除く第2段目〜第4段目の各々は一方の入力端子が前段の出力端子に接続され、各他方の入力端子は入力変数であるB2乃至B4を入力するように接続されており、それにより、第4段目の出力に入力変数C0、B1〜B4のうちの1つを選択された最終出力信号として出力しており、また回路全体は直列マルチプレクサ回路である。
よって、第6図の回路は要件(H)に該当する。
要件(I)との比較:
第6図の第1段目〜第3段目の回路は、マルチプレクサ回路を成す回路であり、各段のそれぞれが1対の入力端子と制御端子と出力端子とを有している。
第1段目の一方の入力端子は入力変数であるC0が入力するように接続され、他方の入力端子は入力変数であるB1が入力するように接続されている。
第1段目の制御入力端子は制御信号であるE1を入力するように接続されている。第2段目の一方の入力端子は第1段目の出力端子に接続されている。第2段目の他方の入力端子は入力変数であるB2が入力するように接続されている。第2段目の制御入力端子は制御信号であるE2が入力するように接続されている。
第3段目の一方の入力端子は第2段目の出力端子に接続されている。第3段目の他方の入力端子は入力変数であるB3が入力するように接続されている。第3段目の制御入力端子には制御信号であるE3が入力するように接続されている。
これによって、第1段目〜第3段目は4入力1出力の直列マルチプレクサをなしているので、第6図の第1段目〜第3段目からなる回路は、要件(I)に該当する。
要件(J)との比較:
第6図の回路において、要件(I)を満たす上記第1段目〜第3段目からなる回路に加え、さらに、一方の入力端子、他方の入力端子、制御入力端子、出力端子を有し、かつマルチプレクサ回路を成す第4段目が存在している。
第4段目の一方の入力端子は第3段目の出力端子に接続されている。第4段目の他方の入力端子は入力変数であるB4が入力するように接続されている。第4段目の制御入力端子は制御信号であるE4が入力するように接続されている。
これによって、第1段目〜第4段目の回路は5入力1出力の直列マルチプレクサをなしているので、第6図の第1段目〜第4段目からなる回路は、要件(J)に該当する。
要件(K1)、(K2)との比較:
第6図の回路において、第1段目〜第4段目の各々の上側のトランスファーゲートは、それぞれの一方の入力端子に供給された入力信号を出力するか否かを制御する送信ゲートであり、第1段目〜第4段目の下側のトランスファーゲートは、他方の入力端子に供給された入力信号を出力するか否かを制御する送信ゲートであり、各段はマルチプレクサであることから、各段は送信ゲートマルチプレクサTGM回路を有しており、要件(K1)、(K2)に該当している。
要件(L)との比較:
第6図の回路の第1段目〜第4段目のそれぞれの上側のトランスファーゲートと、下側のトランスファーゲートが1対の送信ゲートに対応しているので、これらは要件(L)に該当している。
要件(M)との比較:
第6図の回路の第1段目〜第4段目において、それぞれの上側のトランスファーゲートと、下側のトランスファーゲートは、MOSFETによるバストランジスタで構成されているので、要件(M)に該当している。
要件(N)との比較:
第6図の回路の第1段目〜第4段目のそれぞれは、1対のCMOSトランジスタからなる回路で構成されている、すなわち、1対のコンプリメンタリートランジスタで構成されているので、要件(N)に該当している。
要件(O1)、(O2)との比較:
第6図の回路において、第1段目の一方の入力端子には2個のインバータT 01、T02、すなわちバッファ回路を介して信号Ciが供給されており、入力信号Ciは緩衝されているので、第6図の回路は、要件(O1)、(O2)に該当する。また、第7図の回路も、明らかに要件(O1)、(O2)に該当する。
要件(P)との比較:
第6図の回路において、第1段目〜第4段目の各々は一方のCMOSで構成されたトランスファゲートと他方のCMOSで構成されたトランスファゲートとを具備している。ここで、各一方のCMOSで構成されたトランスファゲート中のNチャンネルMOSトランジスタのゲートにはE1〜E4の制御信号が入力される制御端子が直接接続され、各他方のCMOSで構成されたトランスファゲート中のNチャンネルMOSトランジスタのゲートにはE1〜E4の制御信号が入力される制御端子がインバータを介して接続されているので、各一方のNチャンネルMOSトランジスタと各他方のNチャンネルMOSトランジスタはコンブリメンタリー形式でそれぞれオン、オフが制御されている。なお、各一方のNチャンネルMOSトランジスタと各他方のNチャンネルMOSトランジスタはそれぞれ送信ゲートをなしていることは言うまでもない。
以上のことより、第6図の回路は、要件(P)に該当する。
要件(Q)との比較:
既述のように甲第3号証に記載の回路は、直列に接続された4段の2入力1出力マルチプレクサ回路からなるものであり、甲第3号証記載の回路を動作させるためには、まず[ア]直列に接続された4段の2入力1出力マルチプレクサ回路を設ける工程があるのは当然である。
そして、第6図の回路においては、各段マルチプレクサ回路に対応して、E1、E2、E3、E4の各制御信号が入力され、各制御信号E1、E2、E3、E4が対応した1つの段のマルチプレクサ回路に入力されるものであるので、[イ]N-1のユニークな制御信号であって、各制御信号が1つの2入力1出力マルチプレクサ回路に限定されたものを提供する工程をもつことも当然のことであり、
これら直列接続されたマルチプレクサ回路は、その第1段から信号が入力され順次処理されて最終段に至るものであるから、[ウ]複数のマルチプレクサ回路の第1段において、第1および第2の入力変数の内の1つを第1段のマルチプレクサ回路の出力信号として選択する工程があり、次に[エ]上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の1つのいずれか1つをマルチプレクサ出力信号として選択する工程があり、[オ]上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の1つのいずれか1つを最終出力信号として選択する工程があること、及び、第6図の回路においては、各制御信号E1、E2、E3、E4のそれぞれ1つが、対応した1つの段のマルチプレクサ回路に別個独立に供給されるものであるので、[カ]前記複数のマルチプレクサ回路のそれぞれを前記制御信号のそれぞれ1つで制御し、それによって制御されるマルチプレクサに対する制御信号のそれぞれにおけるロードを制限すること、は自明のことである。
以上により、甲第3号証は要件(Q)を開示している。
要件(R)との比較:
要件(J)との比較において述べたように、第6図の回路は5入力1出力のマルチプレクサ回路をなすものであり、制御信号はE1〜E4の4つが用いられている。また、5入力1出力のマルチプレクサ回路をなす上で、各制御信号は各段に別個独立に供給されている。すなわち4の制御信号を備え、その制御信号の対応する1つによって各TGM回路を制御することが開示されており、その結果当然1つのTGM回路に対する各制御信号のロードが制限されることになる。
以上により、甲第3号証は要件(R)を開示している。
以上、本件訂正第1〜15発明の構成要件(A)〜(R)は、全て甲第3号証に開示されていることから、本件訂正第1〜15発明は、いずれも甲第3号証に記載されたものと同一であり、本件訂正第1〜15発明は、特許法第29条第1項第3号に該当し、出願の際、独立して特許を受けることができないものである。
(3)よって 、本件訂正請求における前記訂正は、平成6年改正法附則第6条第1項の規定によりなお従前の例とされる平成6年改正法による改正前の特許法第134条第5項で準用する同法第126条第3項の規定に適合しないので、当該訂正は認めない。

5.特許無効についての判断
(1)本件特許発明
上述のように訂正は認められないから、本件特許請求項1〜15に係る発明(以下、各々「本件第1発明」〜「本件第15発明」という。)は、特許明細書(平成11年5月6日付け全文訂正明細書)及び図面の記載からみて、その特許請求の範囲第1〜15項に記載された次のとおりのものである。
なお、請求項の記載における(A)等は、下記5、(5)比較・判断、において(構成)要件を示すためのものであり、発明の構成ではない。
[請求項1]
(A)複数の入力信号のうちの1つを選択する直列マルチプレクサ回路であって、
(B1)3またはそれ以上の直列接続された2入力1出力マルチプレクサ回路からなり、
(C’)各マルチプレクサ回路はそれぞれ第1および第2の入力端子と出力端子と制御端子とを有しており、
(D)上記第1のマルチプレクサ回路の出力端子が、次に隣接する第2のマルチプレクサ回路の入力端子の1つ接続され、上記第1のマルチプレクサ回路を介して該第1のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された1つの信号が上記第2のマルチプレクサ回路の入力端子に(入力信号として)供給されるようになっているとともに、該第2のマルチプレクサ回路の他方の入力端子は、他の入力信号が入力されるようになっており、
(E)上記第2のマルチプレクサ回路の出力端子が、次に隣接する第3のマルチプレクサ回路の入力端子の1つ接続され、上記第2のマルチプレクサ回路を介して該第2のマルチプレクサ回路の入力端子に入力された入力信号のうち選択された1つの信号が上記第3のマルチプレクサ回路の入力端子に入力信号として供給されるようになっているとともに、該第2のマルチプレクサ回路の他方の入力端子は、他の入力号が入力されるようになっており、
(F)それにより、直列に連続して接続されたマルチプレクサ回路のそれぞれが、前段のマルチプレクサ回路の出力か入力信号の1つかを選択することを特徴とする直列マルチブレクサ回路。
[請求項2]
(G’)N-1の2進制御信号の状態に応じて、N(ここで、Nは4以上の整数)の入力変数信号の1つを最終出力信号として選択する直列マルチプレクサ回路であって、各マルチプレクサ回路は、
N-1の2入力1出力のマルチプレクサ回路であって、各マルチプレクサ回路は、1対の入力端子と制御端子と出力端子とを有しており、
上記各制御端子は2進制御信号のそれぞれを入力する様に接続され、
(H)第1のマルチプレクサ回路の第1の入力端子を除く各第1の入力端子は、前段のマルチプレクサ回路の出力端子に接続され、
各第2の入力端子は、それぞれ入力変数の1つを入力する様に接続され、
上記第1のマルチプレクサ回路の第1の入力端子は、入力変数の最初の1つを入力する様に接続され、それにより最終のマルチプレクサの出力端子が、入力変数信号の内の1つを選択された最終出力信号として出力することを特徴とする直列マルチプレクサ回路。
[請求項12]
(Q’)N(ここで、Nは4以上の整数)の入力変数信号の内から1つを最終出力信号として選択する方法であって、
直列に接続されたN-1の2入力1出力マルチプレクサ回路を設ける工程と、
上記複数のマルチプレクサ回路の第1段において、第1および第2の入力変数の内の1つを第1段のマルチプレクサ回路の出力信号として選択する工程と、 上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の1つのいずれか1つをマルチプレクサ出力信号として選択する工程と、
上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の1つのいずれか1つを最終出力信号として選択する工程とを有することを特徴とする方法。

請求項3〜請求項11及び請求項13〜請求項15の記載は、前記4.(2)ア.の[請求項3]〜[請求項11]及び[請求項13]〜[請求項15]の記載と同じである。

(2)請求人の主張
請求人は、概略、以下の特許無効の理由により、本件特許発明は特許法第123条の規定により無効とされるべきと主張している。

ア.本件特許請求項1〜15に係る発明は、甲第1〜4号証に記載された発明と同一であるか、または、甲第1号証に記載された発明に基づいて、当業者が容易に発明をすることができたものであり、特許法第29条第1項第3号または第2項の規定により特許を受けることができないものであり、本件特許発明は、無効とされるべきである。

甲第1号証 特開平1-256219号公報
甲第2号証 特開平1-244531号公報
甲第3号証 特開平1-181127号公報
甲第4号証 超高速MOSデバイス、香山晋編、昭和61年2月10日発行、株式会社培風館発行 294〜295頁

イ.本件特許請求項1〜7、9〜15に係る発明は、甲第5号証に記載された発明と同一であるから、特許法第29条第1項第3号の規定により特許を受けることができないものであり、本件特許発明は、無効とされるべきである。

甲第5号証 特開平2-220130号公報

ウ.本件明細書には記載不備があり、特許法第36条第5項第1号又は第2号に規定する要件を満たしいていないので、本件特許は、無効とされるべきである。

(3)被請求人の主張
被請求人の主張は概略次のとおりである。
ア.甲第1号証〜甲第5号証には、従来の加算回路が開示されているだけであり、本発明のようなユニークな(特有の)制御信号を使用してマルチプレクサ回路を制御し、それによって回路におけるロードを減らし、さらに該回路の性能を向上させることは、教示も示唆もされていない。また、本発明のようなユニークな(特有な)制御信号は、甲第1号証〜甲第5号証の加算回路に用いることはできない。
イ.甲第2号証及び甲第3号証は、実質的に、それぞれ1つの入力と1つの制御ラインだけを有しているにすぎない。従って、甲第2号証及び第3号証の回路は、本発明のように第1の入力と分離した第2の入力というものを有しておらず、また、入力とは別のユニークな制御信号に相当するものも有していない。

(4)甲各号証記載の発明
ア.甲第2号証記載の発明
甲第2号証 には、前記4.、(2)、イ.、(ア)甲第2号証(特開平1-244531号公報)記載の発明、の項記載の発明が記載されている。
イ.甲第3号証記載の発明
甲第3号証 には、前記4.、(2)、イ.、(イ)甲第3号証(特開平1-181127号公報)記載の発明、の項記載の発明が記載されている。

(5)比較・判断
ただし、前記(A)〜(R)の要件中に引用請求項の記載がある場合には、下記各要件との比較においては、引用請求項の記載(構成)を除いて(構成)要件としている。
ア.甲第2号証と本件第1〜15発明との比較・判断
第11図(a)には、CMOS(相補形MOS)構成のトランスファゲートを各1対用いたトランスファゲートTG1、TG2、TG3、TG4が直列に接続された回路が開示されているが、各トランスファゲートが2入力1出力のマルチプレクサ回路を構成し、かつ第11図(a)に示された回路全体では、5入力1出力のマルチプレクサ回路をなしていることは前記4.、(2)、イ.、(ア)甲第2号証(特開平1-244531号公報)記載の発明、のc.、d.で示したとおりである。
要件(C’)との比較:
第11図(a)の回路は、2入力1出力のマルチプレクサ回路に相当するトランスファゲートTG1〜TG4はそれぞれ一方の入力端子、他方の入力端子、トランスファゲートを制御するための制御端子及び出力端子を有する構成となっているので、要件(C’)に該当する。
要件(G’)との比較:
前記4.、(2)、イ.、(ア)甲第2号証(特開平1-244531号公報)記載の発明、b.で記載したように、第11図(a)の回路における各信号BP3、BP7、BP11、BP15は各トランスファーゲートTG1〜TG4を制御するための制御信号であり、各々が2進の論理信号である。このことから、第11図(a)の回路は、BP3、BP7、BP11、BP15の4つの2進の制御信号の供給を受け、各々の信号の状態に応じて、BP3、BG3、BG7、BG11、BG15の5つの2進の論理信号(またはその反転信号)、即ち、入力変数信号のうち1つをトランスファゲートTG4の出力信号として選択する直列マルチプレクサ回路を構成している。 なお、各トランスファゲーTG1〜TG4の各々が2入力1出力マルチプレクサ回路であって、1対の入力端子、制御端子と出力端子とを有し、BP3、BP7、BP11、BP15の各2進の制御信号は、各々トランスファーゲートTG1〜TG4に対応するものとなっており、各制御端子には、各トランスファーゲートTG1〜TG4に対応して制御信号BP3、BP7、BP11、BP15が入力する接続となっており、11図(a)の回路は、要件(G’)に該当する。
要件(Q’)との比較:
既述のように第11図(a)の回路は、直列に接続された4段の2入力1出力マルチプレクサ回路からなるものであり、該回路を動作させるためには、
まず[ア]直列に接続された4段の2入力1出力マルチプレクサ回路を設ける工程があるのは当然である。
そして、これら直列接続されたマルチプレクサ回路は、その第1段から信号が入力され順次処理されて最終段に至るものであるから、[イ]複数のマルチプレクサ回路の第1段において、第1および第2の入力変数の内の1つを第1段のマルチプレクサ回路の出力信号として選択する工程があり、次に[ウ]上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の1つのいずれか1つをマルチプレクサ出力信号として選択する工程があり、[エ]上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の1つのいずれか1つを最終出力信号として選択する工程があること、は自明のことである。
以上によれば、甲第2号証は要件(Q’)を開示している。
また、前記本件発明の構成要件(C’)、(G’)、(Q’)以外の本件発明の構成要件は、前記4.、(2)、ウ.、(イ)甲第2号証と本件訂正第1〜15発明との比較・判断、で記載したのと同様の理由により、甲第2号証に開示されているものである。

以上、本件第1〜15発明の構成要件(A)〜(C’)〜(G’)〜(Q’)、(R)は、全て甲第2号証に開示されていることから、本件第1〜15発明は、いずれも甲第2号証に記載されたものと同一であり、本件第1〜15発明は、特許法第29条第1項第3号に該当し、特許をうけることができないものである。

ウ.甲第3号証と本件第1〜15発明との比較
甲第3号証の第6図において、CMOSで構成された(以下、省略する。)トランスファゲートT11とトランスファゲートT12の出力とを接続した回路(以下、「第1段目」という。)、トランスファゲートT21とトランスファゲートT22の出力とを接続した回路(以下、「第2段目」という。)、トランスファゲートT31とトランスファゲートT32の出力とを接続した回路(以下、「第3段目」という。)及びトランスファゲートT41とトランスファゲートT42の出力とを接続した回路(以下、「第4段目」という。)の各々が2入力1出力のマルチプレサ回路から成ること、第6図全体の回路が5入力1出力のマルチプレクサ回路をなす点、入力信号C0、B1〜B4が2進の論理信号であり、入力変数信号であること及び制御信号E1乃至E4が2進の制御信号であることは前記4.、(2)、イ.、(イ)甲第3号証(特開平1-181127号公報)記載の発明、の欄で示した通りであるので、以下の比較においては、これらの事項は省略する。
要件(C’)との比較:
第6図の回路において、2入力1出力のマルチプレクサ回路を成す各第1段目〜第4段目はそれぞれ一方の入力端子、他方の入力端子、トランスファゲートを制御するための制御端子及び出力端子を有しているので、第6図の回路は、要件(C’)に該当する。
要件(G’)との比較:
第6図の回路はE1〜E4の4つの2進の制御信号の供給を受け、各々の信号の状態に応じて、 C0、B1〜B4の5つの2進の論理信号、即ち、入力変数信号のうち1つを第4段目の出力信号C4として選択する直列マルチプレクサ回路を構成している。第1段目〜第4段目のそれぞれが2入力1出力マルチプレクサ回路であって、1対の入力端子と制御端子と出力端子とを有しており、各制御端子には第1段目〜第4段目に対応して制御信号E1〜E4が入力するように接続されている。
よって、第6図の回路は、要件(G’)に該当する。
要件(Q’)との比較:
既述のように甲第3号証に記載の回路は、直列に接続された4段の2入力1出力マルチプレクサ回路からなるものであり、甲第3号証記載の回路を動作させるためには、まず[ア]直列に接続された4段の2入力1出力マルチプレクサ回路を設ける工程があるのは当然である。
そして、第6図の回路においては、これら直列接続されたマルチプレクサ回路は、その第1段から信号が入力され順次処理されて最終段に至るものであるから、[イ]複数のマルチプレクサ回路の第1段において、第1および第2の入力変数の内の1つを第1段のマルチプレクサ回路の出力信号として選択する工程があり、次に[ウ]上記連続する各マルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と対応入力変数信号の1つのいずれか1つをマルチプレクサ出力信号として選択する工程があり、[エ]上記最後のマルチプレクサ回路において、前段のマルチプレクサ回路の出力信号と入力変数信号の最後の1つのいずれか1つを最終出力信号として選択する工程があること、は自明のことである。
以上により、甲第3号証は要件(Q’)を開示している。
また、前記本件発明の構成要件(C’)、(G’)、(Q’)以外の本件発明の構成要件は、前記4.、(2)、ウ.、(ウ)甲第3号証と本件訂正第1〜15発明との比較・判断、で記載したのと同様の理由により、甲第3号証に開示されているものである。
以上、本件第1〜15発明の構成要件(A)〜(C’)〜(G’)〜(Q’)、(R)は、全て甲第3号証に開示されていることから、本件第1〜15発明は、いずれも甲第3号証に記載されたものと同一であり、本件第1〜15発明は、特許法第29条第1項第3号に該当し、特許をうけることができないものである。

(6)被請求人の主張に対する検討
ア.本件訂正発明の「ユニークな制御信号」の意味は、前記4.、(2)、ウ.(ア)訂正発明における「ユニークな制御信号」の解釈、で述べたとおりであり、甲第2号証、甲第3号証の制御信号も、「ユニークな制御信号」といえるものであり、また、本件のような「ユニークな制御信号」は、甲第2、3号証の桁上げ信号発生回路に使用できるものである。よって、前記5.、(3)被請求人の主張、のア.は採用しない。
イ.甲第2、3号証の各トランスファゲートが2入力、1出力のマルチプレクサを構成することは、前記4.、(2)、イ、(ア)甲第2号証(特開平1-244531号公報)記載の発明、のc.、d.及び、前記4.、(2)、イ、(イ)甲第3号証(特開平1-181127号公報)記載の発明、で記載したとおりであり、甲第2号証、甲第3号証の回路が、第1入力と分離した第2の入力をもつことは、甲第2号証、甲第3号証において自明のことである。また、本件訂正発明の「ユニークな制御信号」の意味は、前記4、(2)、ウ.(ア)訂正発明における「ユニークな制御信号」の解釈、で述べたとおりであり、本件訂正発明においては、制御信号と入力信号の関係は限定されていないのであるから、「甲第2号証、甲第3号証の回路は、本件のように、入力とは別のユニークな制御信号を有していないという」主張は、請求項に記載された事項に基づくものではなく、当を得たものではない。よって、前記5.、(3)被請求人の主張、のイ.は採用しない。

オ.結び
以上のとおりであるから、本件第1〜15発明は、特許法第29条第1項第3号の発明に該当し、本件第1〜15発明の特許は、同法第29条第1項の規定に違反してなされたものであり、同法第123条第1項第1号に該当し、無効とすべきものである。
よって、結論のとおり審決する。
 
審理終結日 2001-08-27 
結審通知日 2001-08-31 
審決日 2001-09-18 
出願番号 特願平4-509329
審決分類 P 1 112・ 113- ZB (H03K)
最終処分 成立  
前審関与審査官 川名 幹夫  
特許庁審判長 武井 袈裟彦
特許庁審判官 佐藤 秀一
山本 春樹
登録日 1997-11-14 
登録番号 特許第2717111号(P2717111)
発明の名称 送信ゲート直列マルチプレクサ  
代理人 増田 達哉  
代理人 朝比 一夫  
代理人 井坂 光明  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ