ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 全部申し立て 2項進歩性 H03D |
|---|---|
| 管理番号 | 1086403 |
| 異議申立番号 | 異議2003-70902 |
| 総通号数 | 48 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許決定公報 |
| 発行日 | 1996-11-29 |
| 種別 | 異議の決定 |
| 異議申立日 | 2003-04-07 |
| 確定日 | 2003-09-16 |
| 異議申立件数 | 1 |
| 訂正明細書 | 有 |
| 事件の表示 | 特許第3332657号「ミキサ回路」の請求項1ないし4に係る特許に対する特許異議の申立てについて、次のとおり決定する。 |
| 結論 | 訂正を認める。 特許第3332657号の請求項1ないし2に係る特許を維持する。 |
| 理由 |
1.手続の経緯 特許出願 平成7年5月22日 特許権設定登録 平成14年7月26日 特許異議申立て(申立人 芦沢 富美子、請求項1-4に対して) 平成15年4月7日 取消理由通知 平成15年6月13日 訂正請求 平成15年8月12日 2.訂正の適否 (1)訂正の内容 平成15年8月12日付け訂正請求の訂正の内容は、次のa)乃至c)のとおりである。 a)請求項1を次のように訂正する。 「ソース電極、ドレイン電極、および、ゲート電極を有する電界効果トランジスタを内蔵する集積回路を有し、 上記集積回路上に設けられ、上記ソース電極に抵抗を介して接続された第1の接続点を、高周波接地に用い、 上記集積回路上に設けられ、上記ドレイン電極に接続された第2の接続点を、中間周波信号出力に用い、 上記ゲート電極に接続される第3の接続点を、高周波信号入力に用い、 上記第1の接続点と上記第2の接続点との間の上記集積回路中に、容量が形成されてなり、 上記第1の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第2の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いことを特徴とするミキサ回路。」 b)請求項2、4を削除する。 c)請求項3を新たに請求項2とし、次のように訂正する。 「上記電界効果トランジスタとして、第1及び第2のゲート電極を有するデュアルゲート電解効果トランジスタ、もしくは、カスコード接続の複数のトランジスタを用いる請求項1記載のミキサ回路。」 (2)訂正の目的の適否、新規事項の有無、及び特許請求の範囲の拡張・変更の存否 訂正a)は、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。 訂正b)は、請求項を削除するものであるから、特許請求の範囲の減縮を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。 訂正c)は、請求項の項番を変更し、それに伴って引用請求項を変更するものであるから、明りょうでない記載の釈明を目的とした明細書の訂正に該当し、新規事項の追加に該当せず、実質上特許請求の範囲を拡張し、又は変更するものではない。 (3)むすび 以上により、上記訂正は、特許法第120条の4第3項において準用する平成6年法律第116号による改正前の特許法第126項第1項ただし書、及び第2項の規定に適合し、訂正を認める。 3.特許異議の申立ての概要 申立人芦沢富美子は、下記の甲第1乃至2号証により、請求項1-4に係る発明の特許は、特許法第29条第2項の規定に違反してなされたものであるから取り消すべき旨主張している。 甲第1号証:特開平5-160645号公報 甲第2号証:特開平6-310662号公報 4.本件発明の特許について (1)本件発明 本件特許第3332657号の異議申し立てがなされた請求項に係る発明は、平成15年8月12日付け訂正請求により訂正された訂正明細書の特許請求の範囲の請求項1、2(上記「2.訂正の適否(1)訂正の内容」を参照)に記載されたとおりのものである。 (2)刊行物記載の発明 取消理由通知で引用した刊行物1(特開平5-160645号公報)(甲第1号証)には、図1とともに次の技術事項が記載されている。 (a1)「【産業上の利用分野】本発明は通信用無線機器に適した周波数変換回路に関するものである。」(【0001】を参照) (a2)「図2は従来の周波数変換回路の回路図を示すものである。図2において、1はデュアルゲートFETである。2、3、4、5は各々デュアルゲートFET1のドレイン端子、第1ゲート端子、第2ゲート端子、ソース端子である。ソース端子5は直接あるいは高周波的に接地している。デュアルゲートFET1の直流バイアス電圧は、インダクタ6を介してドレインバイアス端子7から、抵抗8を介して第1ゲートバイアス端子10から、抵抗9を介して第2ゲートバイアス端子11から印加する。13、16、17は直流阻止用キャパシタ。12、20はインピーダンス整合用のキャパシタである。14、18、21、22はインピーダンス整合用のインダクタである。15は出力端子、19は信号入力端子、23は局発信号入力端子である。」(【0003】を参照) (a3)「図1は本発明の一実施例における周波数変換回路の回路図である。図2、図3と同一の働きをする箇所は同一の番号を付してある。図1において、1はデュアルゲートFETである。2、3、4、5は各々デュアルゲートFET1のドレイン端子、第ゲート端子、第2ゲート端子、ソース端子である。ソース端子5は直接あるいは高周波的に接地している。デュアルゲートFET1の直流バイアス電圧は各々、インダクタ6を介してドレインバイアス端子7から、抵抗8を介して第1ゲートバイアス端子10から、抵抗9を介して第2ゲートバイアス端子11から印加する。13、16、17は直流阻止用キャパシタ。14、18はインピーダンス整合用のインダクタ。15は出力端子、19は信号入力端子、23は局発信号入力端子である。36はFET。37、38、39は各々FET36のドレイン端子、ゲート端子、ソース端子である。ゲート端子38は直接あるいは高周波的に接地する。FET36の直流バイアスはインダクタ40を介してドレインバイアス端子41より印加し、ソース39は抵抗42を介して接地する。」(【0011】を参照) (a4)「【発明の効果】以上のように本発明は、デュアルゲートFETと、前記デュアルゲートFETの第2ゲート端子にドレイン端子を高周波的に接続しゲート端子を高周波的にあるいは直接的に接地したFETを設けることにより、優れた変換利得特性とモノリシックIC化にも適した小形化を同時に達成することができるものである。」(【0014】を参照) 以上の記載及び図面から、刊行物1には、次の発明が記載されている。 「ソース端子5、ドレイン端子2、および、ゲート端子3を有するデュアルゲートFET1を内蔵するモノリシックIC化に適した周波数変換回路であって、 ソース端子5を、高周波的に接地し、 ドレイン端子2を、出力に用い、 上記ゲート端子3を、信号入力に用い、 上記ソース端子5とドレイン端子2の間に、キャパシタ12を形成してなる周波数変換回路。」 取消理由通知で引用した刊行物2(特開平6-310662号公報)(甲第2号証)には、図1の回路とともに次の技術事項が記載されている。 (b1)「【産業上の利用分野】本発明は、半導体基板に、マイクロ波用トランジスタ等の能動素子と、整合回路、MIM キャパシタ等の受動回路とを、マイクロストリップ線路を介して集積化した回路を形成している半導体装置に関するものである。」(【0001】を参照) (b2)「【従来の技術】図2は、例えば携帯電話機に使用されるダウンコンバータIC(集積回路)の回路図である。高周波信号RFが入力される高周波信号入力端子1はキャパシタC1 を介して接地され、キャパシタC2 とインダクタンスL1 との直列回路を介してFET 2のゲートと接続される。FET 2のゲートは抵抗R1 を介して接地される。電源端子3は、抵抗R2 とFET 2と抵抗R3 との直列回路を介して接地され、抵抗R3 にはキャパシタC3 が並列接続される。また電源端子3は抵抗R4 とデュアルゲートFET 4と抵抗R5 との直列回路を介して接地され、抵抗R5 にはキャパシタC4 が並列接続される。 FET 2のドレインは、キャパシタC5 を介してデュアルゲートFET 4の第1ゲートと接続され、キャパシタC6 を介して接地される。デュアルゲートFET 4の第1ゲートはインダクタンスL2 を介して接地される。局部発振周波数信号LOが入力される局部発振周波数信号入力端子5は、キャパシタC7 を介してデュアルゲートFET 4の第2ゲートと接続され、キャパシタC8 を介して接地される。デュアルゲートFET 4の第2ゲートはインダクタンスL3 を介して接地される。 デュアルゲートFET 4のドレインはキャパシタC9 を介して中間周波数信号IFを出力する中間周波数信号出力端子6と接続され、更にキャパシタC10を介して接地される。このダウンコンバータICは、高周波信号入力端子1に高周波信号RFを入力し、局部発振周波数信号入力端子5に局部発振周波数信号LOを入力すると、中間周波数信号出力端子6から中間周波数信号IFが出力される。 図3は、図2に示す高周波ミキサ回路を半導体基板に集積化したチップの構成を示す模式的上面図である。半導体基板10は正方形状をしており、その端縁K1と端縁K3 との交点位置には高周波信号入力端子1が、端縁K3 と端縁K2 との交点位置には中間周波数信号出力端子6が、端縁K1 と端縁K4 との交点位置には局部発振周波数信号入力端子5が夫々配置されている。端縁K3 側には、高周波信号入力端子1と中間周波数信号出力端子6とが対向する間の中間に電源端子3が配置されている。 半導体基板10の端縁K1 側には、キャパシタC1 , C3 C6 を形成する適宜幅寸法で長寸の一側導体B1 が端縁K1 に沿って配置されている。一側導体B1 の上面には図示しない絶縁物を介してキャパシタC1 , C3 , C6 を形成する長方形の他側導体A1 , A3 , A6 がその順序で適宜間隔を離隔して配置されている。 また端縁K4 側及び端縁K2 側に跨がって一側導体B1 と同幅寸法でL字状に形成され、キャパシタC8 , C4 , C10を形成する一側導体B2 が端縁K4 及び端縁K2 に沿って配置されている。一側導体B2 上には、図示しない絶縁物を介してキャパシタC8 , C4 を形成する長方形の他側導体A8 , A4 が端縁K4 に沿って配置されており、キャパシタC10を形成する長方形の他側導体A10が端縁K2 に沿って配置されている。これにより、キャパシタC1 , C3 , C6 , C8, C4 , C10は、絶縁物を介して導体を対向させた導体積層構造のMIM(Metal Insulated Metal)キャパシタが形成されている。」(【0002】〜【0007】を参照) 以上の記載及び図面から、刊行物2には、次の発明が記載されている。 「ソース電極、ドレイン電極、および、ゲート電極を有するデュアルゲートFET4を内蔵する集積回路を有し、 ソース電極に抵抗R5とキャパシタC4との並列回路を介して接続される点を接地に用い、 ドレイン電極を、中間周波信号出力に用い、 上記ゲート電極を、高周波信号入力に用い、 上記並列回路を介して接続される点と上記ドレイン電極との間の上記集積回路中に、キャパシタC10が形成されてなるダウンコンバータ。」 (3)対比・判断 i)請求項1に係る発明 請求項1に係る発明と、刊行物1に記載された発明とを対比する。 刊行物1に記載された発明おける「デュアルゲートFET1」、「周波数変換回路」、「キャパシタ12」、「ソース端子5」、「ドレイン端子2」、「ゲート端子3」は、それぞれ、請求項1に係る発明の「電界効果トランジスタ」、「ミキサ回路」、「容量」、「ソース電極に接続される第1の接続点」、「ドレイン電極に接続される第2の接続点」、「ゲート電極に接続される第3の接続点」に相当する。 また、刊行物1に記載された発明は、モノリシックIC化に適したものであるから、刊行物1の周波数変換回路(請求項1の「ミキサー回路」に相当)を集積回路を含むものとして構成すること、すなわち、ミキサー回路が電界効果トランジスタを内蔵する集積回路を有し、「ソース端子5」、「ドレイン端子2」(請求項1の「ソース電極に接続される第1の接続点」、「ドレイン電極に接続される第2の接続点」に相当)を該集積回路上に設け、該集積回路中に容量を形成することは、刊行物1に実質的に記載されていると認められる。 さらに、刊行物1に記載された発明において、出力は中間周波信号の出力であり、入力は高周波信号の入力であることは、刊行物1に記載のものが携帯型無線電話機などの周波数変換回路であることから明らかである。 したがって、請求項1に係る発明と刊行物1に記載された発明とは次の一致点及び相違点1、2を有する。 (一致点) 「ソース電極、ドレイン電極、および、ゲート電極を有する電界効果トランジスタを内蔵する集積回路を有し、 上記集積回路上に設けられ、上記ソース電極に接続された第1の接続点を、高周波接地に用い、 上記集積回路上に設けられ、上記ドレイン電極に接続された第2の接続点を、中間周波信号出力に用い、 上記ゲート電極に接続される第3の接続点を、高周波信号入力に用い、 上記第1の接続点と上記第2の接続点との間の上記集積回路中に、容量が形成されてなるミキサ回路。」 (相違点1) 請求項1に係る発明においては、第1の接続点はソース電極に抵抗を介し接続されているのに対し、刊行物1に記載された発明では、抵抗を介していない点。 (相違点2) 請求項1に係る発明においては、上記第1の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第2の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いものであるのに対し、刊行物1に記載された発明では、これらのインピーダンスに関しては明らかではない点。 まず、相違点2について検討する。 請求項1に係る発明の構成要件である「上記第1の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第2の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いこと」は、上記刊行物1、刊行物2には記載も示唆もされておらず、また、自明のことでもない。請求項1に係る発明は、この構成と「上記第1の接続点と上記第2の接続点のと間の上記集積回路中に、容量が形成されてな」る構成との相乗効果により、IF信号出力部の不要信号を除去し、スプリアスの少ない、線形性に優れたミキサ回路を実現できるという効果を奏するものである。 したがって、相違点1について検討するまでもなく、請求項1に係る発明は、刊行物1に記載された発明ではなく、かつ、該発明から容易に発明することができたものでもない。 次に、請求項1に係る発明と、刊行物2に記載された発明とを対比する。 刊行物2に記載された発明おける「デュアルゲートFET4」、「ダウンコンバータ」、「キャパシタC10」、「ソース電極に抵抗R5(とキャパシタC4との並列回路)を介して接続される点」、「ドレイン電極」、「ゲート電極」は、それぞれ、請求項1に係る発明の「電界効果トランジスタ」、「ミキサ回路」、「容量」、「ソース電極に抵抗を介して接続された第1の接続点」、「ドレイン電極に接続される第2の接続点」、「ゲート電極に接続される第3の接続点」に相当する。 また、刊行物2に記載された発明における「ソース電極に抵抗R5(とキャパシタC4との並列回路)を介して接続される点」、「ドレイン電極」(請求項1の「ソース電極に抵抗を介して接続された第1の接続点」、「ドレイン電極に接続される第2の接続点」に相当)は、集積回路上に設けられている。 さらに、刊行物2に記載された発明おける「接地」は、請求項1に係る発明の「高周波接地」に相当する。 したがって、請求項1に係る発明と刊行物2に記載された発明とは次の一致点及び相違点を有する。 (一致点) 「ソース電極、ドレイン電極、および、ゲート電極を有する電界効果トランジスタを内蔵する集積回路を有し、 上記集積回路上に設けられ、上記ソース電極に抵抗を介して接続された第1の接続点を、高周波接地に用い、 上記集積回路上に設けられ、上記ドレイン電極に接続された第2の接続点を、中間周波信号出力に用い、 上記ゲート電極に接続される第3の接続点を、高周波信号入力に用い、 上記第1の接続点と上記第2の接続点との間の上記集積回路中に、容量が形成されてなるミキサ回路。」 (相違点) 請求項1に係る発明においては、上記第1の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第2の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いものであるのに対し、刊行物1に記載された発明では、これらのインピーダンスに関しては明らかではない点。 そこで、相違点について検討する。 請求項1に係る発明の構成要件である「上記第1の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第2の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いこと」は、上記刊行物1、刊行物2には記載も示唆もされておらず、また、自明のことでもない。請求項1に係る発明は、この構成と「上記第1の接続点と上記第2の接続点のと間の上記集積回路中に、容量が形成されてな」る構成との相乗効果により、IF信号出力部の不要信号を除去し、スプリアスの少ない、線形性に優れたミキサ回路を実現できるという効果を奏するものである。 したがって、請求項1に係る発明は、刊行物2に記載された発明ではなく、かつ、該発明から容易に発明することができたものでもない。 ii)請求項2に係る発明 請求項2に係る発明は、請求項1の「電界効果トランジスタ」を「第1及び第2のゲート電極を有するデュアルゲート電解効果トランジスタ、もしくは、カスコード接続の複数のトランジスタ」に限定したものであって、請求項1の構成要件を全て含むものであるから、上記請求項1に対する判断と同様に、請求項2に係る発明は、刊行物1、または刊行物2に記載された発明ではなく、かつ、該発明から容易に発明することができたものでもない。 5.むすび 以上のとおりであるから、特許異議申立ての理由及び証拠によっては、本件請求項1、2に係る発明の特許を取り消すことはできない。 また、他に本件請求項1、2に係る発明の特許を取り消すべき理由を発見しない。 よって、結論のとおり決定する。 |
| 発明の名称 |
(54)【発明の名称】 ミキサ回路 (57)【特許請求の範囲】 【請求項1】 ソース電極、ドレイン電極、および、ゲート電極を有する電界効果トランジスタを内蔵する集積回路を有し、 上記集積回路上に設けられ、上記ソース電極に抵抗を介して接続された第1の接続点を、高周波接地に用い、 上記集積回路上に設けられ、上記ドレイン電極に接続された第2の接続点を、中間周波信号出力に用い、 上記ゲート電極に接続される第3の接続点を、高周波信号入力に用い、 上記第1の接続点と上記第2の接続点との間の上記集積回路中に、容量が形成されてなり、 上記第1の接続点と上記集積回路の外部に設けられた外部接地端子との間のインピーダンスは、上記第2の接続点と上記集積回路の外部に設けられた外部信号出力端子との間のインピーダンスより低いことを特徴とするミキサ回路。 【請求項2】 上記電界効果トランジスタとして、第1及び第2のゲート電極を有するデュアルゲート電解効果トランジスタ、もしくは、カスコード接続の複数のトランジスタを用いる請求項1記載のミキサ回路。 【発明の詳細な説明】 【0001】 【産業上の利用分野】 本発明は高周波回路にかかり、集積化に適した受信ミキサ回路を提供するものである。 【0002】 【従来の技術】 移動体通信の普及に伴い、高周波回路の集積化が積極的に推進されている。高周波回路の1つとして高周波信号を中間周波信号に変換するダウンコンバータがある。ダウンコンバータには多くの回路形式があるが、このなかでも代表的なものの1つにデュアルゲートFET(電界効果トランジスタ)を利用したシングルミキサがある。 【0003】 この従来のデュアルゲートミキサを図2に示す。デュアルゲートミキサは高周波(RF)信号入力整合回路,局部発振(LO)信号入力整合回路,中間周波数(IF)信号出力整合回路,デュアルゲートFETより構成される。デュアルゲートミキサの等価回路は2つのFETのカスコード接続で表される。図2を用いてデュアルゲートミキサの動作原理を説明する。下段のゲートG1にRF信号が入力される。入力端子とゲート端子の間にはゲート電圧VgをVg=ｖgAC+VgDCで与えたとすると、下段のFETのドレイン電流Idは、Id=gmｖgAC+IdDCで与えられる。ここでｖgACは交流ゲートバイアス電圧、VgDCは直流ゲートバイアス電圧、gmはFETの小信号相互コンダクタンス、IdDCは直流バイアス電流とする。上段のゲートG2にはLO信号が印加される。LO信号は十分大きく、上段のFETではオン状態とオフ状態の2状態が切り替わる動作が起こる。このスイッチング動作により周波数変換が起こる。この時ドレイン電流は数1で表される。 【0004】 【数1】 Id=(gm/ｐi)ｖgACｓin2ｐi(fRF-fLO)ｔ+(gm/ｐi)ｖgACｓin2ｐi(fRF+fLO)ｔ+IdDCｓin2ｐi(fLO)ｔ (数1) ここでｐiは円周率を表すものとする。数1で示す電流信号がIF信号出力整合回路を介して出力される。第1項はIF信号であり目的とする出力である。第2項はイメージ信号、第3項はローカル信号であり取り除く必要のある信号である。これらの信号が後段に伝わると、後段のセカンドミキサなどの非線形回路でスプリアス信号を発生させる。またミキサ回路自身の線形性の劣化の原因にもなる。 【0005】 劣化はドレイン電位が不要信号により変調されることで引き起こされる。従来のデュアルゲートミキサは個別部品を組み合わせて構成されており、IF出力回路には多くの回路形式が存在するが、基本的にはIF周波数において整合を取り、イメージ,ローカル周波数ではドレイン端子を接地するように設計されている。一般にRF周波数が高くなるに連れて、ローカル周波数,イメージ信号周波数も高くなり、ドレイン端子を接地インピーダンスにすることが困難になり、上記不要信号が特性劣化を招く。 【0006】 【発明が解決しようとする課題】 本発明の目的は、RF周波数が高くなっても高性能なミキサ回路を実現することにある。 【0007】 【課題を解決するための手段】 上記目的はIF出力端子と接地端子の間に集積回路上で容量を接続し、IF端子に混入するローカル信号などの不要信号を低減することで実現される。 【0008】 【作用】 IF出力端子を集積回路上で容量を介して接地することで、従来の個別部品で構成した場合に比べローカル周波数,イメージ周波数におけるIF出力端子(ドレイン)のインピーダンスを低くすることが出来る。 【0009】 図3を用いて詳細を説明する。図3は個別部品を用いた場合のIF整合回路の詳細等価回路である。図中の太線で囲まれた部分が集積回路であり、Lｐは実装に伴う寄生インダクタを示す。ドレイン出力に直列に挿入される寄生インダクタの影響によりドレイン端子のインピーダンスを十分に低減することが困難になっている。容量を集積化し集積回路内の接地端子に接続することにより、これらの寄生インダクタを大幅に低減することが出来、不要な信号を除去することが容易になる。 【0010】 【実施例】 本発明の第1の実施例を図1を用いて説明する。前記作用の項でも述べたように容量を集積化することで寄生インダクタの低減を図り、不要信号を効率良く除去することが本発明の要点である。図1では太線で囲まれた部分が集積回路であり、Lｐは実装に伴う寄生インダクタを示す。本実施例では容量C2を集積回路上の接地端子と、ドレイン出力端子の間に挿入することでドレインの高周波におけるインピーダンスの低減を実現している。 【0011】 集積回路上の接地端子はリードフレームの利用,複数のボンディングワイアの使用などの対策により容易にインピーダンスを下げることができる。図1においては1例として複数のボンディングワイアを使用した図面になっているが、本実施例はこれに限るものではない。 【0012】 本実施例により従来の個別部品で構成していたミキサ回路に比べ、容量(C2)に対して直列に挿入される寄生インダクタの影響を軽減し、線形性を改善したミキサ回路を実現できる。本実施例ではRF信号,ローカル信号用の整合回路も集積化しているが、これらの整合回路が外部で構成される場合も有り得る。 【0013】 本発明の第2の実施例を図4を用いて説明する。本実施例ではデュアルゲートミキサのソース端子とドレイン端子間に容量を挿入したものである。ソース端子にはセルフバイアス用抵抗が接続されており、DCバイアスレベルを決定している。高周波的にはバイパス容量C1にて接地されており低インピーダンス状態にある。このためソース端子を接地端子と見なし、ドレイン端子の不要高周波信号をソース端子を介して接地電位に短絡した。この場合も寄生インダクタLｐの影響は受けるが、ソースから回り込む不要信号と、ドレインより出力される不要信号が逆相であることからLｐのインピーダンスは見かけ上小さくなり、改善効果がある。本実施例においても容量(C2)に対して直列に挿入される寄生インダクタの影響を軽減し、線形性を改善したミキサ回路を実現できる。 【0014】 本発明の第3の実施例を図5に示す。本実施例はミキサ回路をデュアルゲートミキサに限らず、一般的なミキサ回路に拡張したものである。第1の実施例でも述べたが、集積回路上の接地端子は他の信号入出力端子に比較して、ボンディングワイア本数を増やすなどして容易に寄生効果を低減できる。集積回路上のIF出力端子と、集積回路上の接地端子の間に容量を接続することで容易に不要なローカル信号,イメージ信号の低減を図ることができる。なお図5では容量を接地端子に接続しているが、ミキサの電源端子を利用することも可能である。 【0015】 本発明の第4の実施例を図6に示す。本実施例は第3の実施例のミキサとして具体的にギルバート形ミキサを適用したものである。接地端子に付随する寄生インダクタLｐgがIF出力端子に付随するLｐに比べ容易に低減できることを利用している。 【0016】 本発明の第5の実施例を図7に示す。本実施例は第3の実施例のミキサとして具体的にギルバート形ミキサを適用し、容量を集積回路上のIF出力と集積回路上の電源端子間に挿入したものである。電源端子に付随する寄生インダクタLｐdがIF出力端子に付随するLｐに比べ容易に低減できることを利用している。 【0017】 本発明の第6の実施例を図8に示す。本実施例では寄生インダクタンスとローカル周波数で共振する集積化容量を接続し、寄生インダクタンスを利用してIF出力におけるローカル信号を抑圧している。通常ダウンコンバータに使用されるミキサのIF出力端子における最大の不要信号はローカル信号であり、本実施例では特にローカル信号の除去特性を強化している。勿論共振周波数の変更によりイメージ信号の除去も可能であるし、図中の点線で示すような複数の共振器を適用することも可能である。 【0018】 本発明の第7の実施例を図9に示す。本実施例は第6の実施例の寄生インダクタを集積回路上のスパイラルインダクタに置換したものであり、第6の実施例に比べピン数の削減効果がある。 【0019】 【発明の効果】 以上各実施例で示したように本発明によりIF出力部の不要信号を除去し、スプリアスの少ない、線形性に優れたミキサ回路を実現できる。 【図面の簡単な説明】 【図1】 本発明の第1の実施例を示す回路ブロック図。 【図2】 従来のデュアルゲートミキサを示す回路ブロック図。 【図3】 IF整合回路の詳細等価回路図。 【図4】 本発明の第2の実施例を示す回路ブロック図。 【図5】 本発明の第3の実施例を示す回路ブロック図。 【図6】 本発明の第4の実施例を示す回路ブロック図。 【図7】 本発明の第5の実施例を示す回路ブロック図。 【図8】 本発明の第6の実施例を示す回路ブロック図。 【図9】 本発明の第7の実施例を示す回路ブロック図。 【符号の説明】 Lｐ,Lｐg,Lｐd…寄生インダクタ、S…ソース、D…ドレイン、G1,G2…ゲート、C1,C2…容量。 |
| 訂正の要旨 |
審決(決定)の【理由】欄参照。 |
| 異議決定日 | 2003-08-27 |
| 出願番号 | 特願平7-122149 |
| 審決分類 |
P
1
651・
121-
YA
(H03D)
|
| 最終処分 | 維持 |
| 前審関与審査官 | 和田 志郎 |
| 特許庁審判長 |
下野 和行 |
| 特許庁審判官 |
仲間 晃 千葉 輝久 |
| 登録日 | 2002-07-26 |
| 登録番号 | 特許第3332657号(P3332657) |
| 権利者 | 株式会社日立製作所 |
| 発明の名称 | ミキサ回路 |
| 代理人 | 筒井 大和 |
| 代理人 | 筒井 大和 |