ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1094502 |
| 審判番号 | 不服2002-2247 |
| 総通号数 | 53 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 1996-07-12 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2002-02-12 |
| 確定日 | 2004-04-01 |
| 事件の表示 | 平成 6年特許願第320977号「薄膜トランジスタとその製造方法」拒絶査定に対する審判事件[平成 8年 7月12日出願公開、特開平 8-181320]について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成6年12月22日の出願であって、平成13年12月21日付けで拒絶査定がなされ、これに対し、平成14年2月12日に拒絶査定に対する審判請求がなされるとともに、同年3月14日付けで手続補正がなされたものである。 2.平成14年3月14日付けの手続補正(以下、「本件補正」という。)について [補正却下の決定の結論] 平成14年3月14日付けの手続補正を却下する。 [理由] (1)本件補正の内容 本件補正の内容は、特許請求の範囲を次のとおりに補正するとともに、発明の詳細な説明を補正するものである。 「【請求項1】 透明絶縁基板上に形成されたゲート電極と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に形成された非晶質半導体層と、該半導体層の上に形成された第2の絶縁膜と、該第2の絶縁膜をマスクとし、前記半導体層へ不純物をドーピングして形成したn+層と、該n+層の上に形成されたシリサイド層と、該シリサイド層の上に、該シリサイド層と電気的接触を保つ透明電極からなるソース・ドレイン電極を有しており、該透明電極にて絵素電極をも兼ねて、前記ソース・ドレイン電極と前記絵素電極とが同時に形成されていることを特徴とする薄膜トランジスタ。」(以下、「補正発明1」という。) 「【請求項2】 透明絶縁基板上に形成されたゲート電極と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に形成された非晶質半導体層と、該半導体層の上に形成された第2の絶縁膜と、該第2の絶縁膜と自己整合的に形成されたレジストパターンをマスクとし、前記半導体層へ不純物をドーピングして形成したn+層と、該n+層の上に形成されたシリサイド層と、該シリサイド層の上に、該シリサイド層と電気的接触を保つ透明電極からなるソース・ドレイン電極を有しており、該透明電極にて絵素電極をも兼ねて、前記ソース・ドレイン電極と前記絵素電極とが同時に形成されていることを特徴とする薄膜トランジスタ。」(以下、「補正発明2」という。) 「【請求項3】 前記透明電極が酸化インジウム又は酸化インジウムスズ,酸化スズであることを特徴とする請求項1又は2記載の薄膜トランジスタ。」(以下、「補正発明3」という。) 「【請求項4】 前記ソース・ドレイン透明電極上にさらに金属層を重ねたことを特徴とする請求項1又は2記載の薄膜トランジスタ。」(以下、「補正発明4」という。) 「【請求項5】 透明絶縁基板上にゲート電極を形成する工程と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に非晶質半導体層を形成する工程と、前記ゲート電極をマスクとし、前記透明絶縁基板側から裏面露光によるパターニングを行うことにより第2の絶縁膜を形成する工程と、該第2の絶縁膜をマスクにし、前記半導体層に不純物をドーピングしてn+層を形成する工程と、該n+層の表面にシリサイド層を形成する工程と、その上にスパッタリングにより前記シリサイド層と電気的接触するソース・ドレイン電極を透明電極にて絵素電極と共有化して同時に形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法。」(以下、「補正発明5」という。) 「【請求項6】 透明絶縁基板上にゲート電極を形成する工程と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に非晶質半導体層を形成する工程と、前記ゲート電極をマスクとし、前記透明絶縁基板側から裏面露光によるパターニングを行うことにより第2の絶縁膜を形成する工程と、該第2の絶縁膜及び自己整合的に形成されたレジストパターンをマスクにし、前記半導体層に不純物をドーピングしてn+層を形成する工程と、該n+層の表面にシリサイド層を形成する工程と、その上にスパッタリングにより前記シリサイド層と電気的接触するソース・ドレイン電極を透明電極にて絵素電極と共有化して同時に形成する工程とを含むことを特徴とする薄膜トランジスタの製造方法。」(以下、「補正発明6」という。) 「【請求項7】 前記ソース・ドレイン透明電極上にさらに金属層を形成する工程とを含むことを特徴とする請求項5又は6記載の薄膜トランジスタの製造方法。」(以下、「補正発明7」という。) (2)本件補正についての検討 (2-1)新規事項の有無及び補正の目的の適否について 本件補正は、特許請求の範囲について、請求項1、請求項2、請求項5及び請求項6を補正し、発明の詳細な説明の段落【0007】【0008】【0009】【0010】【0023】【0024】を補正するものである。 請求項1及び請求項2に係る発明の補正は、請求項1及び請求項2の両者に記載した発明の構成に欠くことができない事項である「電気的接触を保つ透明電極からなるソース・ドレイン電極」について「該シリサイド層と電気的接触を保つ透明電極からなるソース・ドレイン電極」との限定と、「ソース・ドレイン電極と絵素電極」について「前記ソース・ドレイン電極と前記絵素電極とが同時に形成されて」いるとの限定とを付加するものであって、特許法第17条の2第2項で準用する同法第17条第2項の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであって、かつ、同法第17条の2第3項第2号の特許請求の範囲の減縮を目的とするものに該当する。 請求項5及び請求項6に係る発明の補正は、請求項5及び請求項6の両者に記載した発明の構成に欠くことができない事項である「ソース・ドレイン電極を透明電極にて絵素電極と同時に形成する工程」について「ソース・ドレイン電極を透明電極にて絵素電極と共有化して同時に形成する工程」との限定を付加するものであって、特許法第17条の2第2項で準用する同法第17条第2項の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものであって、かつ、同法第17条の2第3項第2号の特許請求の範囲の減縮を目的とするものに該当する。 発明の詳細な説明の上記段落の補正は、願書に最初に添付した明細書又は図面の記載から自明の事項の範囲内におけるものであるから、特許法第17条の2第2項で準用する同法第17条第2項の願書に最初に添付した明細書又は図面に記載した事項の範囲内におけるものである。 (2-2)独立特許要件について (2-2-1)本件補正後の発明 本件補正後のその請求項1乃至7に係る発明は、本件補正後における特許請求の範囲に記載されているとおりの上記補正発明1乃至補正発明7である。 (2-2-2)刊行物に記載された発明 刊行物1:特開平5-53144号公報 刊行物1は、「薄膜トランジスタ素子アレイ(発明の名称)」に関するものであって、図1及び図2と共に以下の点が記載されている。 「図2(f)、(g)は先にソース・ドレイン電極を形成する場合を示している。この場合、非晶質シリコン表面に低抵抗のシリサイドが形成されるためソース電極側の金属を除去しこのシリサイドを直接ドレイン電極として利用できる。その後画素電極をシリサイドドレイン電極とオーバーラップさせる形でパターンニングする。これらの構造を用いれば従来例に示すようなソース・ドレイン領域端面における大きな段差が生じることなく画素電極とドレイン電極との電気的な接続が可能となる。」(段落【0007】) 「次に本発明の実施例について図面を参照して説明する。図1は本発明による4種類の薄膜トランジスタ素子アレイの一素子分の断面図である。図2は本発明に係る薄膜トランジスタ素子アレイの製造方法を工程順に示した素子の断面図及び完成図である。まず絶縁性基板としてのガラス基板10上にゲート金属としてクロミウムを100nmスパッタリング法により成膜しパターンニングしてゲート電極11を成形する。次にゲート絶縁膜第1の絶縁膜12としてSiNx 400nm、非晶質シリコン膜13を100nm、第2の絶縁膜14SiNx を100nmプラズマCVD法で形成した後、第2の絶縁膜SiNx を所望の形状にパターンニングする。つづいてパターンニングされた第2の絶縁膜をマスクとして不純物原子として燐15を非晶質シリコン膜中に導入する(図2(a))。さらに非晶質シリコンをトランジスタ島状部にパターンニングする(図2(b))。」(段落【0008】) 「次にソース・ドレイン電極を先に形成する場合について説明する。まずソース・ドレイン電極用金属としてクロミウムを70nm成膜し、ドレイン電極の形状にパターンニングする。このときソース領域の非晶質シリコンの表面には低抵抗のシリサイドが形成されている(図2(f))。その後画素電極としてITO30nmをこのソース領域と重なるようにパターンニグし電気的な接続をとる(図2(g))。」(段落【0010】) 刊行物1に記載の発明を、第1図、第2図及びその説明の欄の記載を参照してまとめると、刊行物1には、 「絶縁性基板としてのガラス基板上に形成されたゲート電極と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に形成された非晶質シリコン膜と、該非晶質シリコン膜の上に形成されたパターンニングされた第2の絶縁膜と、該パターンニングされた第2の絶縁膜をマスクとし、前記非晶質シリコン膜へ不純物原子として燐を導入して形成した不純物導入層と、該不純物導入層の上に形成されたシリサイド層と、該シリサイド層の上に、該シリサイド層と電気的接触を保つクロミウムからなるドレイン電極と、前記シリサイド層の上に、ソース領域と重なるようにパターンニングし電気的な接続をとったITOからなる電極とを有しており、該ITOからなる電極は画素電極である薄膜トランジスタ。」が記載されている。 刊行物2:特開平1-265233号公報 刊行物2は、「アクティブマトリクス(発明の名称)」に関するものであって、第2図、第3図と共に以下の点が記載されている。 「…電極部コンタクトとして用いるリン(P)をドーピングしたa-Si膜(…以下n+a-Si膜と呼ぶ、図示せず)とを、反応室の真空を破ることなく順次連続成膜する(第2図(b))。 ・・・ (4) 酸化スズと酸化インジウムからなる透明導電膜20(…以下ITO膜と呼ぶ)をスパッタリング法で成膜する。… (5) 通常のホトエッチング工程により、ITO膜20をエッチングし、画素電極7のパターンを形成する。このとき、画素電極7パターンを半導体膜4アイランド上まで広げている。なお、この例では、ドレイン電極側にもITO膜7’を残している。」(第3頁左下欄第4行〜同頁右下欄第3行) 「(6) ドレイン電極およびソース電極それぞれの2層の導電膜として用いるCｒ膜31とAl膜32をスパッタリング法により順次成膜する(第3図(a)) (7) 通常のホトエッチング工程により、Cｒ膜31とAl膜32のエッチングを行い、薄膜トランジスタのドレイン電極5とソース電極6を形成する。」(第3頁右下欄第8〜13行) 上記記載を参照すると、ホトエッチング工程後の上記透明導電膜20は電極部コンタクトとして用いるn+a-Si膜上に形成され、ソース領域側とドレイン領域側に残されているから、刊行物2には、薄膜トランジスタにおいて、「透明電極からなるソース・ドレイン電極を有しており、該透明電極にて絵素電極をも兼ねて、ソース・ドレイン電極と絵素電極とが同時に形成されている」ものが記載されている。 (2-2-3)対比・判断 補正発明1と刊行物1に記載された発明とを対比する。 刊行物1に記載された発明の「絶縁性基板としてのガラス基板」、「非晶質シリコン膜」、「ソース領域と重なるようにパターンニングし電気的な接続をとったITOからなる電極」、「画素電極」は、それぞれ補正発明1の「透明絶縁基板」、「非晶質半導体層」、「該シリサイド層と電気的接触を保つ透明電極からなるソース電極」、「絵素電極」に相当する。 当該技術分野において「ドーピング」とは物質の性質を制御するために不純物をその物質に添加することを意味し、刊行物1に記載された発明の「前記シリコン膜へ不純物原子として燐を導入して形成した不純物導入層」において燐は導電型をn型に制御するために添加されていることは明らかであると共に、刊行物1に記載された発明の「非晶質シリコン膜」は補正発明1の「非晶質半導体層」に相当するので、刊行物1に記載された発明の「前記シリコン膜へ不純物原子として燐を導入して形成した不純物導入層」は、補正発明1の「前記半導体層へ不純物をドーピングして形成したn層」であるといえる。 刊行物1に記載されたソース領域と重なるようにパターンニングされたITOからなる電極はソース電極としても機能するものであるから、該ITOからなる電極にて画素電極をも兼ねて、ソース電極と画素電極とが同時に形成されているといえる。 したがって、両者は 「透明絶縁基板上に形成されたゲート電極と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に形成された非晶質半導体層と、該半導体層の上に形成された第2の絶縁膜と、該第2の絶縁膜をマスクとし、前記半導体層へ不純物をドーピングして形成したn層と、該n層の上に形成されたシリサイド層と、該シリサイド層の上に、該シリサイド層と電気的接触を保つ透明電極からなるソース電極を有しており、該透明電極にて絵素電極をも兼ねて、前記ソース電極と前記絵素電極とが同時に形成されていることを特徴とする薄膜トランジスタ。」の点で一致し、次の点で相違する。 「前記半導体層へ不純物をドーピングして形成したn層」が、前者はn+層であるのに対して、後者は燐を導入して形成した不純物導入層である点。(以下、「第1の相違点」という。) シリサイド層の上のソース・ドレイン電極が、前者は、透明電極からなるソース・ドレイン電極で、該透明電極にて絵素電極をも兼ねて、前記ソース・ドレイン電極と前記絵素電極とが同時に形成されているものであるのに対して、後者は、ドレイン電極の構成がソース電極の構成と相違し、クロミウムからなるドレイン電極と、透明電極からなるソース電極で、該透明電極にて絵素電極をも兼ねて、前記ソース電極と前記絵素電極とが同時に形成されているものである点。(以下、「第2の相違点」という。) 上記相違点について検討する。 (第1の相違点について) 非晶質半導体層へ不純物をドーピングして形成されたn型層と、その上にソース・ドレイン電極を有する薄膜トランジスタにおいて、ソース・ドレイン電極とのオーミック接触性を良好にすべく不純物を必要十分な量導入して、前記n型層をn+層とすることは慣用手段に過ぎず、しかも、刊行物1に記載の発明における燐はn型不純物であるので、刊行物1に記載の発明において、燐を導入して形成した不純物導入層を、補正発明1の如く、n+層とすることは格別困難なものではない。 (第2の相違点について) 薄膜トランジスタにおいて、透明電極からなるソース・ドレイン電極を有しており、該透明電極にて絵素電極をも兼ねて、ソース・ドレイン電極と絵素電極とが同時に形成されているものは、刊行物2に記載されているように公知技術であり、さらに、薄膜トランジスタを形成するに当たって、所望の特性が満たされ、且つ工程上可能な限り、ソース電極とドレイン電極等とを同時に同一の材料で形成されているものとすることが有利であることは当業者には明らかである。 したがって、刊行物1に記載の発明において、ドレイン電極と絵素電極を兼ねているソース電極とを同時に透明電極により形成することは当業者にとって格別困難なものではない。 よって、補正発明1は、上記刊行物1及び刊行物2に記載された発明に基づいて当業者が容易に発明をすることができたものである。 (3)むすび したがって、補正発明1は特許出願の際独立して特許を受けることができるものではない。よって、補正発明2乃至補正発明7について検討するまでもなく、適法でない補正を含む本件補正は特許法第17条の2第5項で準用する同法第126条第4項の規定に適合しないものであり、本件補正は特許法第159条第1項で準用する同法第53条第1項の規定により却下されるべきものである。 3.本願発明 平成14年3月14日付けの手続補正は上記のとおり却下されたので、本願の請求項1乃至7に係る発明は、平成13年3月30日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1乃至7に記載されたとおりのものであると認められるところ、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載された、以下のとおりのものである。 「透明絶縁基板上に形成されたゲート電極と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に形成された非晶質半導体層と、該半導体層の上に形成された第2の絶縁膜と、該第2の絶縁膜をマスクとし、前記半導体層へ不純物をドーピングして形成したn+層と、該n+層の上に形成されたシリサイド層と、該シリサイド層の上に電気的接触を保つ透明電極からなるソース・ドレイン電極を有しており、該透明電極にて絵素電極をも兼ねていることを特徴とする薄膜トランジスタ。」 4.引用例 刊行物1:特開平5-53144号公報 (上記「2.平成14年3月14日付けの手続補正について」の「(2-2-2)刊行物に記載された発明」で提示した「刊行物1」) 刊行物1は、「薄膜トランジスタ素子アレイ(発明の名称)」に関するものであって、図1及び図2と共に以下の点が記載されている。 「図2(f)、(g)は先にソース・ドレイン電極を形成する場合を示している。この場合、非晶質シリコン表面に低抵抗のシリサイドが形成されるためソース電極側の金属を除去しこのシリサイドを直接ドレイン電極として利用できる。その後画素電極をシリサイドドレイン電極とオーバーラップさせる形でパターンニングする。これらの構造を用いれば従来例に示すようなソース・ドレイン領域端面における大きな段差が生じることなく画素電極とドレイン電極との電気的な接続が可能となる。」(段落【0007】) 「次に本発明の実施例について図面を参照して説明する。図1は本発明による4種類の薄膜トランジスタ素子アレイの一素子分の断面図である。図2は本発明に係る薄膜トランジスタ素子アレイの製造方法を工程順に示した素子の断面図及び完成図である。まず絶縁性基板としてのガラス基板10上にゲート金属としてクロミウムを100nmスパッタリング法により成膜しパターンニングしてゲート電極11を成形する。次にゲート絶縁膜第1の絶縁膜12としてSiNx 400nm、非晶質シリコン膜13を100nm、第2の絶縁膜14SiNx を100nmプラズマCVD法で形成した後、第2の絶縁膜SiNx を所望の形状にパターンニングする。つづいてパターンニングされた第2の絶縁膜をマスクとして不純物原子として燐15を非晶質シリコン膜中に導入する(図2(a))。さらに非晶質シリコンをトランジスタ島状部にパターンニングする(図2(b))。」(段落【0008】) 「次にソース・ドレイン電極を先に形成する場合について説明する。まずソース・ドレイン電極用金属としてクロミウムを70nm成膜し、ドレイン電極の形状にパターンニングする。このときソース領域の非晶質シリコンの表面には低抵抗のシリサイドが形成されている(図2(f))。その後画素電極としてITO30nmをこのソース領域と重なるようにパターンニグし電気的な接続をとる(図2(g))。」(段落【0010】) 刊行物1に記載の発明を、第1図、第2図及びその説明の欄の記載を参照してまとめると、刊行物1には、 「絶縁性基板としてのガラス基板上に形成されたゲート電極と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に形成された非晶質シリコン膜と、該非晶質シリコン膜の上に形成されたパターンニングされた第2の絶縁膜と、該パターンニングされた第2の絶縁膜をマスクとし、前記非晶質シリコン膜へ不純物原子として燐を導入して形成した不純物導入層と、該不純物導入層の上に形成されたシリサイド層と、該シリサイド層の上に、該シリサイド層と電気的接触を保つクロミウムからなるドレイン電極と、前記シリサイド層の上に、ソース領域と重なるようにパターンニングし電気的な接続をとったITOからなる電極とを有しており、該ITOからなる電極は画素電極である薄膜トランジスタ。」が記載されている。 刊行物2:特開平1-265233号公報(上記「2.平成14年3月14日付けの手続補正について」の「(2-2-2)刊行物に記載された発明」で提示した「刊行物2」) 刊行物2は、「アクティブマトリクス(発明の名称)」に関するものであって、第2図、第3図と共に以下の点が記載されている。 「…電極部コンタクトとして用いるリン(P)をドーピングしたa-Si膜(…以下n+a-Si膜と呼ぶ、図示せず)とを、反応室の真空を破ることなく順次連続成膜する(第2図(b))。 ・・・ (4) 酸化スズと酸化インジウムからなる透明導電膜20(…以下ITO膜と呼ぶ)をスパッタリング法で成膜する。… (5) 通常のホトエッチング工程により、ITO膜20をエッチングし、画素電極7のパターンを形成する。このとき、画素電極7パターンを半導体膜4アイランド上まで広げている。なお、この例では、ドレイン電極側にもITO膜7’を残している。」(第3頁左下欄第4行〜同頁右下欄第3行) 「(6) ドレイン電極およびソース電極それぞれの2層の導電膜として用いるCｒ膜31とAl膜32をスパッタリング法により順次成膜する(第3図(a)) (7) 通常のホトエッチング工程により、Cｒ膜31とAl膜32のエッチングを行い、薄膜トランジスタのドレイン電極5とソース電極6を形成する。」(第3頁右下欄第8〜13行) 上記記載を参照すると、ホトエッチング工程後の上記透明導電膜20は電極部コンタクトとして用いるn+a-Si膜上に形成され、ソース領域側とドレイン領域側に残されているから、刊行物2には、薄膜トランジスタにおいて、「透明電極からなるソース・ドレイン電極を有しており、該透明電極にて絵素電極をも兼ねている」ものが記載されている。 5.対比・判断 本願発明と上記刊行物1に記載された発明とを対比する。 刊行物1に記載された発明の「絶縁性基板としてのガラス基板」、「非晶質シリコン膜」、「ソース領域と重なるようにパターンニングし電気的な接続をとったITOからなる電極」、「画素電極」は、それぞれ本願発明の「透明絶縁基板」、「非晶質半導体層」、「該シリサイド層と電気的接触を保つ透明電極からなるソース電極」、「絵素電極」に相当する。 当該技術分野において「ドーピング」とは物質の性質を制御するために不純物をその物質に添加することを意味し、刊行物1に記載された発明の「前記シリコン膜へ不純物原子として燐を導入して形成した不純物導入層」において燐は導電型をn型に制御するために添加されていることは明らかであると共に、刊行物1に記載された発明の「非晶質シリコン膜」は補正発明1の「非晶質半導体層」に相当するので、刊行物1に記載された発明の「前記シリコン膜へ不純物原子として燐を導入して形成した不純物導入層」は、本願発明の「前記半導体層へ不純物をドーピングして形成したn層」であるといえる。 刊行物1に記載されたソース領域と重なるようにパターンニングされたITOからなる電極はソース電極として機能するものであるから、該ITOからなる電極にて画素電極をも兼ねているといえる。 したがって、両者は 「透明絶縁基板上に形成されたゲート電極と、該ゲート電極を覆うように形成された第1の絶縁膜と、該第1の絶縁膜上に形成された非晶質半導体層と、該半導体層の上に形成された第2の絶縁膜と、該第2の絶縁膜をマスクとし、前記半導体層へ不純物をドーピングして形成したn層と、該n層の上に形成されたシリサイド層と、該シリサイド層の上に電気的接触を保つ透明電極からなるソース電極を有しており、該透明電極にて絵素電極をも兼ねていることを特徴とする薄膜トランジスタ。」の点で一致し、次の点で相違する。 「前記半導体層へ不純物をドーピングして形成したn層」が、前者はn+層であるのに対して、後者は燐を導入して形成した不純物導入層である点。(以下、「第1の相違点」という。) シリサイド層の上のソース・ドレイン電極が、前者は、透明電極からなるソース・ドレイン電極で、該透明電極にて絵素電極をも兼ねているものであるのに対して、後者は、ドレイン電極とソース電極の構成が相違し、クロミウムからなるドレイン電極と、透明電極からなるソース電極で、且つ絵素電極をも兼ねているものである点。(以下、「第2の相違点」という。) 上記相違点について検討する。 (第1の相違点について) 第1の相違点は上記補正発明1についての第1の相違点と同一であるから、上記補正発明1についての判断と同様な理由により、刊行物1記載の発明において、燐を導入して形成した不純物導入層を、本願発明の如く、n+層とすることは格別困難なものではない。 (第2の相違点について) 薄膜トランジスタにおいて、透明電極からなるソース・ドレイン電極を有しており、該透明電極にて絵素電極をも兼ねているものは、刊行物2に記載されているように公知技術であるから、刊行物1に記載の発明において、ドレイン電極と絵素電極を兼ねているソース電極とを別の構成であるものに代えて、上記公知技術を採用することは格別困難なものではない。 よって、本願発明は、上記刊行物1及び刊行物2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明は、特許法第29条第2項の規定により特許を受けることができない。 6.むすび 以上のとおりであるから、請求項2乃至7に係る発明について検討するまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2004-01-28 |
| 結審通知日 | 2004-02-03 |
| 審決日 | 2004-02-16 |
| 出願番号 | 特願平6-320977 |
| 審決分類 |
P
1
8・
575-
Z
(H01L)
P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 棚田 一也、棚田 一也 |
| 特許庁審判長 |
内野 春喜 |
| 特許庁審判官 |
河合 章 恩田 春香 |
| 発明の名称 | 薄膜トランジスタとその製造方法 |
| 代理人 | 高野 明近 |