• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1114518
審判番号 不服2004-19827  
総通号数 65 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 1995-09-26 
種別 拒絶査定不服の審決 
審判請求日 2004-09-24 
確定日 2005-03-31 
事件の表示 平成 6年特許願第 37388号「半導体装置」拒絶査定不服審判事件〔平成 7年 9月26日出願公開、特開平 7-249022〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.出願の経緯
本願は、平成6年3月8日に出願されたものであって、平成16年8月18日付けで拒絶査定がなされ、これに対し、平成16年9月24日に拒絶査定に対する審判請求がなされるとともに、平成16年10月25日付けで手続補正がなされたものである。
2.平成16年10月25日付けの手続補正についての補正却下の決定
(補正の内容)
請求人は、平成16年10月25日付けで手続補正書(以下、本件手続補正書という。)を提出し、明細書の補正を行っているところ、特許請求の範囲を次のとおりに補正している。
「【請求項1】
基板と、
CPUが搭載されたCPUチップと、
メモリが搭載されたメモリチップと、
を備え、
前記CPUチップと前記メモリチップとは配線面が向かい合わないように前記CPUチップを上にして積層されるとともに、前記CPUチップと前記メモリチップとが共に封止され、
前記CPUチップの第1の辺に接続されるボンディングワイヤと、前記第1の辺に対応する前記メモリチップの第2の辺に接続されるボンディングワイヤとが、前記第1の辺と前記第2の辺と同じ側にある前記基板に形成された配線を介して接続され、
前記メモリチップは、第1のメモリ領域と第2のメモリ領域とを備え、前記第1のメモリ領域と前記第2のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること
を特徴とする半導体装置。
【請求項2】
メモリが交換可能なように、メモリチップとCPUチップとが基板に搭載された半導体装置において、
前記CPUチップと前記メモリチップとは配線面が向かい合わないように前記CPUチップを上にして積層されるとともに、前記CPUチップと前記メモリチップとが共に封止され、
前記CPUチップの第1の辺に接続されるボンディングワイヤと、前記第1の辺に対応する前記メモリチップの第2の辺に接続されるボンディングワイヤとが、前記第1の辺と前記第2の辺と同じ側にある前記基板に形成された配線を介して接続され、
前記メモリチップは、第1のメモリ領域と第2のメモリ領域とを備え、前記第1のメモリ領域と前記第2のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること
を特徴とする半導体装置。
【請求項3】
基板と、
CPUが搭載されたCPUチップと、
メモリが搭載されたメモリチップと、
を備え、
前記CPUチップと前記メモリチップとは配線面が向かい合わないように前記CPUチップを上にして積層されるとともに、前記CPUチップと前記メモリチップとが共に封止され、
前記CPUチップの辺に接続されるボンディングワイヤと、前記CPUチップの辺と同じ側にある前記メモリチップの辺に接続されるボンディングワイヤとが、前記CPUチップの辺と同じ側にある基板部分に形成された配線を介して接続され、
前記メモリチップは、第1のメモリ領域と第2のメモリ領域とを備え、前記第1のメモリ領域と前記第2のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること
を特徴とする半導体装置。
【請求項4】
基板と、
CPUが搭載されたCPUチップと、
メモリが搭載されたメモリチップと、
を備え、
前記CPUチップと前記メモリチップとは配線面が向かい合わないように前記CPUチップを上にして積層されるとともに、前記CPUチップと前記メモリチップとが共に封止され、
前記CPUチップの辺に接続されるボンディングワイヤが前記辺の下方向にある基板部分に降ろされ、前記基板部分に形成された配線を介して前記メモリチップに接続されるボンディングワイヤに接続され、
前記メモリチップは、第1のメモリ領域と第2のメモリ領域とを備え、前記第1のメモリ領域と前記第2のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること
を特徴とする半導体装置。
【請求項5】
基板と、
CPUが搭載されたCPUチップと、
メモリが搭載されたメモリチップと、
を備え、
前記CPUチップと前記メモリチップとは配線面が向かい合わないように前記CPUチップを上にして積層されるとともに、前記CPUチップと前記メモリチップとが共に封止され、
前記CPUチップの第1の辺に接続されるボンディングワイヤと、前記第1の辺に対応する前記メモリチップの第2の辺に接続されるボンディングワイヤとが、前記第1の辺と前記第2の辺と同じ側にある前記基板に形成された配線を介して接続され、
前記メモリチップは、偶数アドレスと奇数アドレスとに基づいて1サイクル内で連続してデータが読み出されること
を特徴とする半導体装置。
【請求項6】
メモリが交換可能なように、メモリチップとCPUチップとが基板に搭載された半導体
装置において、
前記CPUチップと前記メモリチップとは配線面が向かい合わないように前記CPUチップを上にして積層されるとともに、前記CPUチップと前記メモリチップとが共に封止され、
前記CPUチップの第1の辺に接続されるボンディングワイヤと、前記第1の辺に対応する前記メモリチップの第2の辺に接続されるボンディングワイヤとが、前記第1の辺と前記第2の辺と同じ側にある前記基板に形成された配線を介して接続され、
前記メモリチップは、偶数アドレスと奇数アドレスとに基づいて1サイクル内で連続してデータが読み出されること
を特徴とする半導体装置。
【請求項7】
基板と、
CPUが搭載されたCPUチップと、
メモリが搭載されたメモリチップと、
を備え、
前記CPUチップと前記メモリチップとは配線面が向かい合わないように前記CPUチップを上にして積層されるとともに、前記CPUチップと前記メモリチップとが共に封止され、
前記CPUチップの辺に接続されるボンディングワイヤと、前記CPUチップの辺と同じ側にある前記メモリチップの辺に接続されるボンディングワイヤとが、前記CPUチップの辺と同じ側にある基板部分に形成された配線を介して接続され、
前記メモリチップは、偶数アドレスと奇数アドレスとに基づいて1サイクル内で連続してデータが読み出されること
を特徴とする半導体装置。
【請求項8】
基板と、
CPUが搭載されたCPUチップと、
メモリが搭載されたメモリチップと、
を備え、
前記CPUチップと前記メモリチップとは配線面が向かい合わないように前記CPUチップを上にして積層されるとともに、前記CPUチップと前記メモリチップとが共に封止され、
前記CPUチップの辺に接続されるボンディングワイヤが前記辺の下方向にある基板部分に降ろされ、前記基板部分に形成された配線を介して前記メモリチップに接続されるボンディングワイヤと接続され、
前記メモリチップは、偶数アドレスと奇数アドレスとに基づいて1サイクル内で連続してデータが読み出されること
を特徴とする半導体装置。
【請求項9】
前記所定のアドレスは、奇数アドレス又は偶数アドレスであること
を特徴とする請求項1〜請求項4のうちいずれか一項に記載の半導体装置。」
(補正の適否の検討)
上記補正の適否について検討すると、
(i)補正後の請求項1は、「前記CPUチップの第1の辺に接続されるボンディングワイヤと、前記第1の辺に対応する前記メモリチップの第2の辺に接続されるボンディングワイヤとが、前記第1の辺と前記第2の辺と同じ側にある前記基板に形成された配線を介して接続され、」及び「前記メモリチップは、第1のメモリ領域と第2のメモリ領域とを備え、前記第1のメモリ領域と前記第2のメモリ領域とは所定のアドレスに基づいて連続してアクセスされること」をそれぞれ構成要件としているところ、特許法第17条の2第3項第2号の要件を満たすためには、補正後の請求項は補正前の請求項に記載された構成要件の限定に係るものでなければならないが、補正後の請求項1の上記構成要件に対応する構成を有する補正前の請求項は、請求項5(請求項5は間接的に請求項1又は2を引用)を引用する請求項12であるから、上記補正により請求項1の補正は、補正前の請求項12の補正に係るものと考えられる。
しかるに、補正後の請求項1には、請求項12が引用する請求項5の「ボンディングパッド」の構成要件が削除されている。
(ii)補正後の請求項1が、(補正前の)請求項1を間接的に引用する(補正前の)請求項5をさらに引用する補正前の請求項12であるとすると、補正前の前記請求項は「データバス、アドレスバス及びコントロールバス」を構成要件としているが、補正後の請求項1においてはその構成要件が削除されている。
(iii)補正後の請求項1が、(補正前の)請求項2を間接的に引用する(補正前の)請求項5をさらに引用する補正前の請求項12であるとすると、補正前の前記請求項は「メモリが交換可能なように、メモリチップとCPUチップとをそれぞれ別のチップに搭載した」を構成要件としているが、補正後の請求項1においてはその構成要件が削除されている。
したがって、上記補正は、特許法第17条の2第3項第2号に規定する減縮に該当しない。
また、補正後の請求項1は、特許法第17条の2第3項第3号、第4号にも該当しない。
(結論)
よって、本件の手続補正は、その余を検討するまでもなく、適法になされたものではないから、特許法第159条第1項で読み替えて準用する特許法第53条第1項の規定により却下する。
3.本件発明について
(本件発明の内容)
本件手続補正書による補正は上記のとおり却下されたので、本願の請求項1乃至14に係る各発明は、特許請求の範囲の請求項1乃至14に記載されたとおりのものであるところ、その請求項1に係る発明(以下、本件発明という。)は次のとおりのものである。
「データバス、アドレスバス及びコントロールバスとCPUとが搭載さ
れたCPUチップと、
データバス、アドレスバス及びコントロールバスとメモリとが搭載されたメモリチップと
を備え、
前記CPUチップと前記メモリチップとは配線面が向かい合わせにならないように積層され、
前記CPUチップと前記メモリチップとは共に封止されていることを特徴とする半導体装置。」
(刊行物記載の発明)
原審において拒絶の理由に引用された特開平5-13664号公報(以下、刊行物1という。)には、半導体装置に関する発明が記載されており、「【0001】【産業上の利用分野】 本発明は、半導体装置、特に複数の半導体チップを封止した半導体装置に関する。」、「【0007】 まず、図1(A)に従って半導体装置の構成の概略を説明する。1はTABテープであり、例えばポリイミドからなるベースフィルム2の表面に電極取り出し用の例えば銅箔からなるリード(以下「TABリード」という)3を形成してなる。この具体的形状については後で図1(B)に従って詳細に説明する。」、「【0008】4a、4bは半導体チップで、その電極5、5、…は例えば金からなるバンプ6、6、…を介してTABテープ1のTABリード3、3、…に接続されている。該半導体チップ4a、4bはTABテープ1の一方の側(例えばTABリード3が形成された側)にその長手方向に沿って配置されている。
そして、TABテープ1は、半導体チップ4aが接続された部分が半導体チップ4bが接続された部分に重なり半導体チップ4a、4bが背中合せになるようにつづら折りにされている。」、「【0009】上記半導体チップ4aと4bの裏面どうしは後述するリードフレームのダイパッド7を介して接着されている。12、12はダイパッド7と半導体チップ4a、4bとの間を接着する接着剤で、例えばエポキシ樹脂からなる。8、8、…はリードフレームのリードで、TABリード3、3、…の一端(TABテープ4b側の端)に接続されている。9は封止樹脂である。」、「【0011】各半導体チップ4a、4bは図2に示すように周縁部のうち長辺に電極5、5、…が配置されている。5a、5a、…は半導体チップ4a、4bの一方の長辺に一定ピッチで配置され、5b、5b、…は半導体チップ4a、4bの他方の長辺に上記ピッチで配置されている。但し、一方の長辺の電極5a、5a、…と他方の長辺の電極5b、5b、…とは上記ピッチの2分の1だけ位置がずれており、1つの半導体チップ4の各電極5a、5b、5b、…を結ぶラインは千鳥状になる。」、「【0012】そして、2つの半導体チップ4a、4bの電極5a、5aはTABリード3のうち3aに接続され、電極5b、5bはTABリード3のうち3bに接続されている。TABリード3aと3bとは交互に配置されており、また、半導体チップ4aと4bの電極5a、5bの対応するものどうしがTABリード3a、3bにより接続されている。それと共に、半導体チップ4a、4bの電極5a、5bはTABリード3a、3b及びリードフレームのリード8を介して樹脂9の外部に電気的に導出されている。」、「【0016】このような半導体装置によれば、2つの半導体チップ4a、4bをダイパッド7の両面に配置して樹脂封止しているので、装置の占有面積を広くすることなくマルチチップ化して装置内部の回路集積密度を高めることができる。そして、樹脂封止型半導体装置内部の半導体チップ4aと4bとの間における電気的接続は、封止樹脂9内部で行われ、樹脂封止型半導体装置を搭載する多層回路基板の配線により行う必要がない。従って、多層回路基板の配線の数を多くすることなく、配線長を長くすることなく、配線密度等を高くすることなく大容量の回路を実装できる。」、「【0017】また、本半導体装置によれば、一枚の長尺のTABリード1に半導体チップ4a、4b、…を多数の半導体装置を接続しておき、そして、TABテープ1を1ブロック[図1(B)参照]毎に分割する切断をして半導体チップ4a、4bのダイパッド7へのボンディングに供するという方法を駆使して装置の製造ができるので、量産性が高くなり、組立がやり易くなる。」、「【0018】そして、各ブロックのTABテープ1、1、…をそれぞれつづら折りとして半導体チップ4a、4bをダイパッド7の両面にダイボンディングし、TABリードをリードフレーム11のリード8、8、…のインナーリード部分に接続した状態で樹脂封止でき、樹脂注入時には半導体チップ4a、4bがダイパッド7の両面に固定された状態になっている。従って、注入された樹脂9によって半導体チップ4a、4bが動く虞れが少なく、不良が生じにくい。従って、マルチチップ化が容易である。」、「【0019】図4は本発明半導体装置の別の実施例を示す断面図である。本実施例は、トランフファーモールドによる樹脂封止はせず、TABテープ1への半導体チップ4a、4bの接続、半導体チップ4a、4bのダイパッド13への接続、TABテープ1の不要部分のカットを終えた後、TABリード3、3、…のアウターリード部分を回路基板14の表面の配線膜15、15、…に接続し、その後ポッティングにより樹脂16で半導体チップ4a、4bを封止するようにしたものである。尚、TABリード3、3、…のアウターリード部分と回路基板14の配線膜15、15、…との接続は例えば金・錫共晶合金により行う。本実施例でダイパッド13は絶縁性を有していても良いし、放熱性向上のため金属で形成しても良い。」と説明されている。
(対比)
本件発明と上記刊行物1記載の発明とを対比すると、両者は、2つのチップが配線面が向かい合わせにならないように積層され、それらチップが共に封止されている半導体装置である点で一致し、次の点で相違する。
2つのチップに関し、本件発明が、データバス、アドレスバス及びコントロールバスとCPUとが搭載されたCPUチップと、データバス、アドレスバス及びコントロールバスとメモリとが搭載されたメモリチップであるとしているのに対し、上記刊行物1記載の発明はそのような限定がなされていない点
(相違点についての検討)
しかるに、マイクロプロセッサあるいはDSPといった半導体装置がCPU、メモリを搭載することはごく普通に知られていること(必要ならば、例えば、原審で示された特開昭55-110344号公報、特開平4-273470号公報を参照されたい。)であるから、上記刊行物1記載の半導体装置をマイクロプロセッサあるいはDSPとする際に、上記刊行物1記載の半導体チップとしてCPUチップ及びメモリチップを用いることは当業者が適宜なし得ることにすぎない。
また、CPU及びメモリをデータバス、アドレスバス及びコントロールバスに接続することはごく普通に行われていることであるから、CPUチップ及びメモリチップのそれぞれが、データバス、アドレスバス及びコントロールバスとを搭載しているとすることは、当業者が適宜なし得ることにすぎない。
(まとめ)
したがって、本件発明は、上記刊行物1に記載された発明に基づき、周知技術を参酌して、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。
よって、結論のとおり審決する。
 
審理終結日 2005-01-25 
結審通知日 2005-02-01 
審決日 2005-02-16 
出願番号 特願平6-37388
審決分類 P 1 8・ 121- Z (G06F)
最終処分 不成立  
前審関与審査官 酒井 恭信  
特許庁審判長 川名 幹夫
特許庁審判官 山中 実
堀江 義隆
発明の名称 半導体装置  
代理人 恩田 博宣  
代理人 恩田 誠  
代理人 恩田 誠  
代理人 恩田 博宣  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ