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審決分類 |
審判 全部無効 2項進歩性 H03M |
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管理番号 | 1150390 |
審判番号 | 無効2005-80348 |
総通号数 | 87 |
発行国 | 日本国特許庁(JP) |
公報種別 | 特許審決公報 |
発行日 | 1996-07-30 |
種別 | 無効の審決 |
審判請求日 | 2005-12-02 |
確定日 | 2006-12-06 |
訂正明細書 | 有 |
事件の表示 | 上記当事者間の特許第3280186号発明「シリアル通信方法及び装置」の特許無効審判事件について、次のとおり審決する。 |
結論 | 訂正を認める。 特許第3280186号の請求項1に係る発明についての特許を無効とする。 特許第3280186号の請求項2、3に係る発明についての審判請求は、成り立たない。 審判費用は、その3分の2を請求人の負担とし、3分の1を被請求人の負担とする。 |
理由 |
第1 手続の経緯 1.本件特許第3280186号の請求項1?3に係る発明(以下それぞれ、「本件特許発明1」?「本件特許発明3」という。)についての出願は、平成7年1月13日に出願され、平成14年2月22日にその発明について特許の設定登録がされたものである。 2.これに対して、請求人は、平成17年12月2日に無効理由1、2を根拠に無効審判を請求し、その無効理由1では、本件特許発明1?3は、甲第1号証?甲第3号証に記載された発明に基いて当業者が容易に発明することができたものであり、したがって、本件特許発明1?3は、特許法第29条第2項の規定に違反してなされたと主張し、また無効理由2では、本件特許発明1は、甲第5号証に記載された発明であるから、本件特許発明1は、特許法第29条第1項3号の規定に違反してなされたと主張し、その証拠方法として周知技術を示すためのものを含め、甲第1号証?甲11号証を提出している。 3.一方、被請求人は、平成18年3月9日に訂正請求書を提出して訂正を求めた。その後、平成18年4月27日付で訂正拒絶理由が通知され、これに対して被請求人は平成18年5月29日付けの手続補正により訂正内容を補正した。当該補正により訂正の内容は、本件特許発明の明細書及び図面を訂正請求書に添付した訂正明細書及び図面のとおりに訂正しようとするものである。即ち、特許請求の範囲及び発明の詳細な説明を下記のとおり訂正することを求めるものである。 3-1)平成18年3月9日に求めた訂正事項 a.特許請求の範囲の【請求項1】の「 シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力するシリアル通信方法であって、 前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送することを特徴とするシリアル通信方法。」という記載を、 「シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックと、複数の入出力ポートとを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力する関係で、各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信するシリアル通信方法であって、 前記伝送データには、各入出力ポートに対応してチャンネルアドレス0?Nを割り当てし、該チャンネルアドレス順に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送することで、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス0から通信を開始し、順次にチャンネルアドレスNまでを1サイクルとして通信を行うことを特徴とするシリアル通信方法。」という記載に訂正する。 b.特許請求の範囲の【請求項2】の「 シリアル受信入力信号をパラレル受信信号に変換するシリアル-パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、前記ゲートアレイが前記受信ブロック又は送信ブロックに選択的に接続されるCPUデータバス及びデータレジスタを有し、前記CPUデータバスを介しMPUで制御される前記データレジスタを入出力ポートとして使用することを特徴とするシリアル通信装置。」という記載を、 「シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、前記ゲートアレイが、前記受信ブロック又は送信ブロックに対して、選択的に接続されるCPUデータバス及びデータレジスタを有すると共に、該CPUデータバスを介してMPUで制御される前記データレジスタを、前記入出力ポートとして使用すべくMPUが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記MPUで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力/出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴とするシリアル通信装置。」という記載に訂正する。 c.特許請求の範囲の【請求項3】「前記送受信部が、前記ゲートアレイを内蔵したベースターミナルと、入出力機器接続用のサテライトターミナルとをパラレルラインで接続したものである請求項2記載のシリアル通信装置。」という記載を、 「前記ベースターミナルは、入出力機器接続用のサテライトターミナルとパラレルラインで接続されると共に、該ベースターミナル内の各入出力ポートは、全てを入力または出力ポートとし、または、入力ポートと出力ポートとを混在させて設定可能に構成されていることを特徴とする請求項2記載のシリアル通信装置。」という記載に訂正する。 d.発明の詳細な説明の段落【0008】の「上記目的を達成するために、本発明のシリアル通信方法は、シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換 して入出力ポートに出力する場合に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送することを特徴としている。」という記載を、 「上記目的を達成するために、本発明のシリアル通信方法は、シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックと、複数の入出力ポートとを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポート に出力する関係で、各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信する場合に、前記伝送データに各入出力ポートに対応してチャンネルアドレス0?Nを割り当てしておき、該チャンネルアドレスの順に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、 割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送することで、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス0から通信を開始し、順次にチャンネルアドレスNまでを1サイクルとして通信を行うことを特徴としている。」という記載に訂正する。 e.発明の詳細な説明の段落【0010】の「本発明のシリアル通信装置は、シリアル受信入力信号をパラレル受信信号に変換するシリアル-パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続する構成であって、前記ゲートアレイが前記受信ブロック又は送信ブロックに選択的に接続されるCPUデータバス及びデータレジスタを有し、前記CPUデータバスを介しMPUで制御される前記データレジスタを入出力ポートとして使用することを特徴としている。」という記載を、 「本発明のシリアル通信装置は、シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続する構成であって、前記ゲートアレイが前記受信ブロック又は送信ブロックに対して、選択的に接続されるCPUデータバス及びデータレジスタを有すると共に、該CPUデータバスを介してMPUで制御される前記データレジスタを、前記入出力ポートとして使用すべくMPUが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記MPUで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力/出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴としている。」という記載に訂正する。 f.発明の詳細な説明の段落【0011】の「さらに、前記送受信部が、前記ゲートアレイを内蔵したベースターミナルと、入出力機器接続用のサテライトターミナルとをパラレルラインで接続した構成であってもよい。」という記載を、 「さらに、前記ベースターミナルは、入出力機器接続用のサテライトターミナルとパラレルラインで接続されると共に、該ベースターミナル内の各入出力ポートは、全てを入力または出力ポートとし、または、入力ポートと出力ポートとを混在させて設定可能とした構成であってもよい。」という記載に訂正する。 g.発明の詳細な説明の段落【0058】【発明の効果】の「以上説明したように、本発明によれば、シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続した場合において、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力することができ、高速ゲートアレイを各送受信部に用いることで、多数の入出力ポート間の高速シリアル通信が可能である。例えば、伝送遅延時間は、入出力機器の接続点数にもよるが、0.5mS以内とすることができ、コンピュータ内部バスに匹敵する程の伝送速度の高速化を図ることができる。従って、スイッチ、センサ等の入力機器からの信号入力に対するアクチュエータ等の出力機器駆動までの動作の時間差は実質的に零とみなすことが可能で、その時間差分を補償するためにスイッチ、センサ等の取付位置調整を行う必要は無くなり、多数の入出力機器を用いるFA装置等の各種装置の設計も容易となる。」という記載を、 「以上説明したように、本発明によれば、シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるともに各送受信部をシリアルラインで接続した場合において、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力することができ、高速ゲートアレイを各送受信部に用いることで、MPU制御によらずにベースターミナル同士を接続させた態様でチャンネルアドレス順のデータ通信を行うことができ、また、MPU接続モードで動作するゲートアレイとベースターミナルとを接続させた態様の通信では、その接続した構成において、ベースターミナル内の入出力ポートの入力/出力の使用設定が可能であり、該ポート設定に対応してデータレジスタを用いることができ、何れの接続態様においても多数の入出力ポート間の高速シリアル通信が可能である。例えば、伝送遅延時間は、入出力機器の接続点数にもよるが、0.5mS以内とすることができ、コンピュータ内部バスに匹敵する程の伝送速度の高速化を図ることができる。従って、スイッチ、センサ等の入力機器からの信号入力に対するアクチュエータ等の出力機器駆動までの動作の時間差は実質的に零とみなすことが可能で、その時間差分を補償するためにスイッチ、センサ等の取付位置調整を行う必要は無くなり、多数の入出力機器を用いるFA装置等の各種装置の設計も容易となる。」という記載に訂正する。 3-2)平成18年5月29日付けの手続補正により補正した内容 標記手続補正によりなされた訂正請求に対する補正は、上記訂正事項のうちc及びfの項の訂正を削除する、即ち、特許請求の範囲の請求項3の記載を訂正前のものと同じものとするとともに、当該請求項3の記載に関連する発明の詳細な説明の段落0011の記載を、訂正前のものと同じものとするというものである。 第2 訂正の可否の判断 1.訂正請求に対する補正について 平成18年5月29日付けの手続補正は、訂正事項の削除に該当し、訂正請求書の要旨を変更するものではないから、この補正を認める。即ち、訂正事項c及びfは削除され、その結果、該当の訂正箇所は訂正前のものと同じものになった。 2.各訂正事項について 訂正事項c及びfは削除されたから、訂正事項a、b、d、e、gについて、検討する。 2-1)訂正事項aについて 訂正前の請求項1のゲートアレイについて「複数の入出力ポートとを有する」という構成を直列的に付加し、同じくシリアル通信方法について「各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信する」という限定を付加し、同じく伝送データについて「前記伝送データには、各入出力ポートに対応してチャンネルアドレス0?Nを割り当てし、該チャンネルアドレス順に」という限定を付加し、同じくシリアル通信方法について「伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス0から通信を開始し、順次にチャンネルアドレスNまでを1サイクルとして通信を行う」という限定を付加するものだから、特許請求の範囲の減縮を目的とするものである。 2-2)訂正事項bについて 訂正前の請求項2の「前記受信ブロック又は送信ブロックに選択的に接続される」を「前記受信ブロック又は送信ブロックに対して、選択的に接続される」(2カ所)とし、同じく「データレジスタを有し、前記CPUデータバスを介しMPUで」を「データレジスタを有すると共に、該CPUデータバスを介してMPUで」とし、同じく「前記データレジスタを入出力ポート」を「前記データレジスタを、前記入出力ポート」とする訂正は、明りょうでない記載の釈明に該当する訂正であるとともに、請求項2のシリアル通信方法について、「MPUが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記MPUで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力/出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してある」という限定を付加するものだから、特許請求の範囲の減縮を目的とするものである。 2-3)訂正事項d、e、gについて 上記「3-1)平成18年3月9日に求めた訂正事項」の項「d」、「e」、「g」に記載した訂正は、何れも特許請求の範囲の請求項1及び2の訂正に由来して発明の詳細な説明の対応する部分の記載を訂正するものであるから、明りょうでない記載の釈明を目的とするものである。 2-4)むすび 上記訂正事項は、上記「2-1)」?「2-3)」の項に記載したとおり、特許請求の範囲の減縮又は明りょうでない記載の釈明を目的とするものであるほか、何れの訂正事項も願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものであるとともに、実質上特許請求の範囲を拡張し、又は変更するものではない。 したがって、平成18年3月9日に請求され、平成18年5月29日付けの手続補正により補正された上記訂正は、特許法第134条の2第1項ただし書き、及び同条第5項の規定において準用する同法第126条第3項、及び第4項の規定に適合するので、当該訂正を認める。 第3 本件発明 上記「第2 訂正の可否の判断」の項において記載したとおり、上記訂正が認められるから、本件の訂正後の請求項1?3に係る発明(以下、「本件発明1」?「本件発明3」という。)は、平成18年5月29日付けの手続補正により補正された上記訂正請求に係る訂正明細書及び図面の記載からみて、その特許請求の範囲の請求項1?3に記載された次のとおりのものと認める。 (本件発明1) シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックと、複数の入出力ポートとを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力する関係で、各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信するシリアル通信方法であって、 前記伝送データには、各入出力ポートに対応してチャンネルアドレス0?Nを割り当てし、該チャンネルアドレス順に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送することで、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス0から通信を開始し、順次にチャンネルアドレスNまでを1サイクルとして通信を行うことを特徴とするシリアル通信方法。 (本件発明2) シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、前記ゲートアレイが、前記受信ブロック又は送信ブロックに対して、選択的に接続されるCPUデータバス及びデータレジスタを有すると共に、該CPUデータバスを介してMPUで制御される前記データレジスタを、前記入出力ポートとして使用すべくMPUが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記MPUで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力/出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴とするシリアル通信装置。 (本件発明3) 前記送受信部が、前記ゲートアレイを内蔵したベースターミナルと、入出力機器接続用のサテライトターミナルとをパラレルラインで接続したものである請求項2記載のシリアル通信装置。 第4 請求人の主張 請求人は、平成18年4月14日付けの弁駁書及び平成18年7月27日付け口頭審理陳述要領書において、本件訂正は認められるべきではない、仮に認められたとしても、本件発明1の特許は甲第1、2号証に記載された発明及び周知技術に基いて、また、本件発明2、3の特許は甲第1、3号証に記載された発明及び周知技術に基いて当業者が容易に発明できたものだから、特許法第29条第2項の規定により特許を受けることができないものであって、本件発明1?3に係る特許は、同法第123条第1項第2号の規定に該当し、無効とされるべきものである旨主張する。更に、請求人は、本件発明1は、甲第5号証に記載された発明なので、特許法第29条第1項3号に規定された発明に該当するので特許を受けることができず、本件発明1に係る特許は、同法第123条第1項第2号の規定に該当し、無効とされるべきものである旨主張する。 なお、請求人は本件訂正は認められるべきではないと主張するが、平成18年5月29日付けの手続補正により補正された当該訂正請求は、上記「第2 訂正の可否の判断」の項において記載したとおり、その訂正は認められるものである。 第5 被請求人の主張 一方、被請求人は、平成18年3月9日付けの答弁書において、本件発明1?3は、無効理由1における甲第1?3号証に記載された発明に基いて当業者が容易に発明できたものでもなく、また、本件発明は、甲第5号証に記載された発明ではないので、本件発明1?3に係る特許に無効理由は存在しない旨、主張している。 第6 各甲号証の記載内容 1.甲第1号証(特開平6-292275号公報)の記載 甲第1号証には、信号入力装置及び信号通信装置に関する技術が、図1?31とともに、以下イ?ハのとおり記載されている。 イ.「【請求項1】 入力信号をサンプリング周期毎にサンプリングしてそのデータを記憶する第1の記憶回路と、i=2,…,nでn≧2のとき第(i-1)の記憶回路の記憶しているデータをサンプリング周期毎に記憶する第iの記憶回路と、前記第1の記憶回路から第nの記憶回路が記憶しているデータの一致を検出する一致検出回路とを具備し、データの一致を検出したときの前記第1の記憶回路のデータを真正出力とすることを特徴とする信号入力装置。 ・・・(中略)・・・ 【請求項5】 前記第1の記憶回路と前記一致検出回路とからなるデジタルフィルタを複数の入力信号に対応して複数具備すると共に、複数の真正出力をシリアル信号に変換してシリアル通信線に送出するシリアルインタフェースを具備したことを特徴とする請求項1または請求項2に記載の信号入力装置。 【請求項6】 前記シリアルインタフェースは、シリアル信号の最初と最後を知らせるFLAG、自己の局番およびエラーチェックコードを、複数の真正出力に付加してシリアル信号とすることを特徴とする請求項5に記載の信号入力装置。 【請求項7】 シリアル通信線から出力データシリアル信号を取り込むシリアルインタフェース回路と、前記取り込んだ出力シリアル信号から複数の出力データを取り出して保持し並列に出力する記憶回路とを具備したことを特徴とする請求項5または請求項6に記載の信号入力装置。 ・・・(中略)・・・ 【請求項9】 シリアル通信線からシリアル信号を取り込むシリアルインタフェース回路と、前記取り込んだ出力シリアル信号から複数の真正出力を取り出して保持し且つROMのもつインタフェースを模擬してデータバスに複数の真正出力をパラレル出力するパラレルインタフェース回路を具備したことを特徴とする信号通信装置。 【請求項10】 RAMのもつインタフェースを模擬してデータバスから出力データパラレル信号を取り込むパラレルインタフェース回路と、前記取り込んだ出力データパラレル信号から複数の出力データを取り出しシリアル信号に変換してシリアル通信線に送出するシリアルインタフェースを具備したことを特徴とする請求項9に記載の信号通信装置。」(第2頁第1?2欄、特許請求の範囲)、 ロ.「【0001】 【産業上の利用分野】本発明は、信号入力装置および信号通信装置に係わり、更に詳しくは、工作機械や産業機械と数値制御装置とを接続する装置として有用な信号入力装置および信号通信装置に係わる。」(第2頁第2欄)、 ハ.「【0067】実施例4.図12は、本発明の実施例4に係る機械入出力I/Fホスト107と機械入出力I/Fリモート404の接続図である。なお、実施例4に関係しない部分は図示を省略している。1台の機械入出力I/Fホスト107に、8台の機械入出力I/Fリモート404が接続されている。402BはA/D変換器、403AはD/A変換器である。 【0068】図13は、機械入出力I/Fリモート404の詳細図である。1100は、機械入出力I/FリモートICであり、機械入出力I/Fリモート404の主要機能をIC化したものである。1095は、双方向シリアルI/Fであり、機械入出力I/Fホスト107と接続され、シリアルデータの送受信を行う。 【0069】1103は、マルチプレクサである。1093は、P/S変換回路であり、パラレル/シリアル変換回路、FLAGや相手側局番やCRCの挿入回路、データとクロックを混合する回路などからなるHDLC送信用の回路ブロックである。1099Aはシリアルデータの先頭を示すFLAG、1099Bは機械入出力I/Fリモート404の#1?#8に対応する局番、1099Cは通信時にエラーが発生したかどうか判別するためのCRCである。 【0070】1094は、S/P変換回路であり、シリアル/パラレル変換回路、FLAG識別回路、局番識別回路、CRCエラー判別回路などからなるHDLC受信用の回路ブロックである。1097は、前記S/P変換回路1094で8bitのパラレルデータに変換されたデータを、8つのラッチ回路1077に、次々と送るためのシフトレジスタである。1098は、実施例3と同様のコマンドレジスタである。1096は、クロックとデータの混合した受信シリアルデータよりクロック部分を分離するクロック分離回路である。機械入出力I/FリモートIC1100では、この分離したクロックを使用する。1087Bは、実施例3と同様のサンプリングクロック&シーケンス回路である。 【0071】図14は、機械入出力I/Fホスト107の詳細図である。1110は、機械入出力I/FホストICであり、機械入出力I/Fホスト107の主要機能をIC化したものである。1095は、双方向シリアルI/Fであり、機械入出力I/Fリモート404と接続され、シリアルデータの送受信を行う。 【0072】1093は、P/S変換回路であり、パラレル/シリアル変換回路、FLAGや相手側局番やCRCの挿入回路、データとクロックを混合する回路などからなるHDLC送信用の回路ブロックである。1099Aはシリアルデータの先頭を示すFLAG、1099Bは機械入出力I/Fリモート404の#1?#8に対応する局番、1099Cは通信時にエラーが発生したかどうか判別するためのCRCである。 【0073】1101は、送信用レジスタファイルであり、図12の8個の機械入出力I/Fリモート404に対応して、8個ある。各々の送信用レジスタファイル1101には、図13の機械入出力I/FリモートIC1100の8個のラッチ回路1077Aおよびコマンドレジスタ1098に対応して、8個のラッチ回路1077およびコマンドレジスタ1102がある。また、8個のラッチ回路1077およびコマンドレジスタ1102のいずれかを選択するためのマルチプレクサ1111を有している。1103は、8個の送信用レジスタファイル1101のいずれかを選択するためのマルチプレクサである。 【0074】1104は、受信用レジスタファイルであり、図12の8個の機械入出力I/Fリモート404に対応して、8個ある。各々の受信用レジスタファイル1104には、図13の機械入出力I/FリモートIC1100の8個のラッチ回路1077に対応して、8個のラッチ回路1077がある。 【0075】1094Aは、S/P変換回路であり、シリアル/パラレル変換回路、FLAG識別回路、局番識別回路、CRCエラー判別回路などからなるHDLC受信用の回路ブロックである。1097は、前記S/P変換回路1094Aで8bitのパラレルデータに変換されたデータを、8つのラッチ回路1077に、次々と送るためのシフトレジスタである。1086Aは、前記送信用レジスタファイル1101および前記受信用レジスタファイル1104のラッチ回路1077のいずれか1つを有効にし、他をハイインピーダンスにするデコーダ回路であり、CPU101で制御される。 【0076】図15は、機械入出力I/FホストIC1110のアドレスマップである。図16、図17は、通常モードでの送信データとコマンドモードでの送信データを表すタイムチャートである。図18は、受信データを表すタイムチャートである。図19は、送受信のデータの一例を表すタイムチャートである。 【0077】次に、数値制御装置1から機械入出力I/Fリモート404への出力動作について説明する。数値制御装置1のCPU101は、図15のアドレスマップに従い、機械入出力I/Fリモート#1の接点出力#1?#8から#71?#78までの64点の接点出力に出力したいデータを、$8?F番地にライトする。また、機械入出力リモート#2の接点出力#1?#8から#71?#78までの64点の接点出力に出力したいデータを、$18?1F番地にライトする。以下同様に、機械入出力リモートの接点出力に出力したいデータを、該当する番地にライトする。すると、これらのデータは、図14の送信用レジスタファイル1101のラッチ回路1077に書き込まれる。 【0078】送信用レジスタファイル1101のラッチ回路1077に書き込まれた64点×8接点出力のデータ(64Byte分)は、図16の送信データ(通常モード)のタイムチャートに従って送信される。すなわち、機械入出力I/FホストIC1110内部の制御回路(図示せず)に従い、リフレッシュ周期中に、マルチプレクサ1103は、送信用レジスタファイル#1?#8を選択する。また、選択された送信用レジスタファイル1101のMPX1111は、ラッチ回路#7?#0を順に選択する。MPX1111で順に選択されたラッチ回路#7?#0のデータ(図16のC列)は、P/S変換回路1093に送り込まれ、ここでFLAG1099A、局番1099B、CRC1099Cを付加され、パケット(図16のB列)に変換される。かくして、機械入出力I/Fリモート#1?#8へのパケット(図16のB列)が並んだシリアルデータ(図16のA列)が生成される。このシリアルデータ(図16のA列)は、双方向シリアルI/F1095を通って、図12の機械入出力I/Fリモート#1?#8に送信される。 【0079】機械入出力I/Fリモート404では、送信されてきたシリアルデータ(図16のA列)が、図13の双方向シリアルI/F1095を通って、機械入出力I/FリモートIC1100に入力される。そして、S/P変換回路1094に入力される。S/P変換回路1094は、シリアルデータ(図16のA列)のFLAG、局番、CRCから判定して、自分の局番のパケット(図16のB列)のみを取り出す。そして、そのパケット(図16のB列)のデータ(図16のC列)を取り出して、8bit×8個のパラレルデータに変換し、シフトレジスタ1097に順に送る。シフトレジスタ1097は、8bit×8個のデータを保持した後、通常モードであるため、ラッチ回路#7?#0に引き渡す。ラッチ回路1077Aは、ドライバ4031を介して、接点出力403へ値を出力する。 【0080】数値制御装置1から機械入出力I/Fリモート#1?#8へのコマンドの送信動作は、図17に示すタイムチャートを用いるが、実質的には前述の数値制御装置1から機械入出力I/Fリモート#1?#8への出力動作と同様にして行われる。機械入出力I/Fリモート404では、送信されてきたコマンドをコマンドレジスタ1098にラッチし、サンプリングクロック&シーケンス回路1087Bに入力する。 【0081】次に、機械入出力I/Fリモート#1?#8から数値制御装置1への入力動作について説明する。図13の64点の接点入力#1?#8から#71?#78は、ディジタルフィルタ#1?8から#71?#78でサンプリングされる。サンプリング周期はサンプリングクロック&シーケンス回路1087Bにより決められるが、図17のD列に示すコマンドにより、8個の接点入力毎に、調整モード、フィルタOFF、マニュアル設定等の制御が可能になっている。ディジタルフィルタ#1?8から#71?#78でサンプリングされたデータは、ラッチ回路#0?#7にラッチされる。ラッチ#0?#7の出力は、図18のC列に示すように、ラッチ回路#7?#0の順にマルチプレクサ1103で選択され、P/S変換回路1093に入力される。 【0082】P/S変換回路1093は、FLAG1099A、局番1099B、CRC1099Cを付加してパケット(図18のB列)を生成する。そして、そのパケット(図18のB列)を、双方向シリアルI/F1095を介して、シリアルBUSに送出する。ただし、図18のA列に示すように、リフレッシュ周期を8分割して各機械入出力I/Fリモート#1?#8に割り当てており、各機械入出力I/Fリモート404は、自己に割り当てられた期間にパケット(図18のB列)を送出する。 【0083】シリアルBUSに送出されたシリアルデータ(図18のA列)は、図14の双方向シリアルI/F1095を通って、機械入出力I/FホストIC1110のS/P変換回路1094Aに入力される。S/P変換回路1094Aは、シリアルデータ(図18のA列)を各機械入出力I/Fリモート#1?#8のパケット(図18のB列)に分解し、そのFLAG、局番、CRCをチェックする。次に、各パケットを8bitごとのパラレルデータに変換し、シフトレジスタ1097に送る。シフトレジスタ1097は、8bit×8個のデータを保持した後、順に受信用レジスタファイル#1から#8のラッチ回路#0?#7に引き渡す。ラッチ回路1077のラッチしているデータは、データバスを介して、CPU101によりリードされる。 【0084】なお、図14のラッチ回路1077の出力を、適当なタイミングで、マルチプレクサ1103に入力すれば、エコーバック機能が可能になる。また、図16?図18では、送信データ、受信データがあたかも連続して送られているように図示されているが、実際には、データが衝突しないように、例えば図19のように交互に送信/受信が繰り返される。この制御は、機械入出力I/FホストIC1110および機械入出力I/FリモートIC1100の内部の制御回路(図示せず)により行われる。 【0085】以上により、CPU101のMPU1011は、機械入出力I/Fホスト107のレジスタファイル1001、1104をリード/ライトすることで、離れた場所に置かれた機械入出力I/Fリモート404に接続される接点入力402、接点出力403に対して、RAMへのアクセスと全く同じようにアクセスできることが判る。そこで、上記接点信号入力&出力回路の方式を、接点入出力リモートRAM方式という。」(第9頁第16欄?第11頁第19欄)。 上記甲第1号証の記載において、その段落0077に記載された(機械入出力I/FホストICの)ラッチ回路1077は、CPU101からデータが書き込まれるのだから、入力用のラッチ回路群ということができ、同じく、段落0083に記載された(機械入出力I/FホストICの)ラッチ回路#0?#7のデータはCPU101によりリードされるのだから、出力用のラッチ回路群ということができる。同様に、その段落0079に記載された(機械入出力I/FリモートICの)ラッチ回路#7?#0は、接点出力へ値を出力するのだから、出力用のラッチ回路群ということができ、同じく、段落0081に記載された(機械入出力I/FリモートICの)ラッチ回路#0?#7は、接点入力からデータが入力されるのだから、入力用のラッチ回路群ということができる。 更に、上記段落0077?0085の記載によれば、上記機械入出力I/FホストICの入力用及び出力用のラッチ回路群と機械入出力I/FリモートIC♯1?♯8の出力用及び入力用のラッチ回路群との間で、伝送データをP/S変換回路及びS/P変換回路を介して通信するものであって、前記伝送データには、送信先の出力用のラッチ回路群に対応して局番アドレスを割り当て、1サイクルの開始から終了までの局番のアドレス順にデータの送受信を繰り返すのだから、これは各ラッチ群間を1対1で対応づけた通信に他ならず、実質的に同じ番号を持つ送信側と受信側のラッチ回路群間の通信であるということができる。 また、上記記載されたS/P変換回路、P/S変換回路、入力用及び出力用のラッチ回路を含めたものはICであるということができる。更に、上記甲第1号証の段落0084等の記載によれば、図示しない制御回路により前記IC間で図19のように交互に送信受信が繰り返されるのだから、送受信するICは送受信部であるということができる。 すると、上記甲第1号証の記載及び添付図面、並びにこの分野の技術常識によれば、上記甲第1号証には下記の発明(以下、「甲1発明1」という。)が開示されていると認められる。 (甲1発明1) 「シリアル-パラレル変換用のS/P変換回路(HDLC受信)及びパラレル-シリアル変換用のP/S変換回路(HDLC送信)と、入力用のラッチ回路群と出力用のラッチ回路群とを有するICをそれぞれの送受信部に設けるとともに各送受信部をシリアル通信線で接続しておき、送信側の送受信部では入力用のラッチ回路群に入力されたパラレル送信信号を前記P/S変換回路(HDLC送信)でシリアル送信出力信号に変換して送信し、受信側の送受信部では前記S/P変換回路(HDLC受信)で前記シリアル通信線を経由したシリアル受信入力信号をパラレル受信信号に変換して出力用のラッチ回路に出力する関係で、各送受信部が有する各々の入力用のラッチ回路群と出力用のラッチ回路群との間で伝送データを前記P/S変換回路(HDLC送信)及びS/P変換回路(HDLC受信)を介して通信するシリアル通信方法であって、 前記伝送データには、各出力用のラッチ回路群に対応して局番アドレス番号を割り当てし、該局番アドレス順に、伝送データにCRCを付加して、同じ番号を持つ送信側と受信側のラッチ回路群間で開始局番アドレス番号から通信を開始し、順次に終了局番アドレス番号までを1サイクルとして通信を行うとともに、 前記ICは、機械入出力IFホスト用に使用される特定のICと、機械入出力用リモート用に使用される8つのICとで構成され、前記特定のICには他の8つのICの入力用ラッチ回路群及び出力用ラッチ回路群に対応する数の入力用ラッチ回路群及び出力用ラッチ回路群を備えることを特徴とするシリアル通信方法。」 上記認定に加え、上記甲第1号証の記載及び添付図面、並びにこの分野の技術常識によれば、上記甲第1号証には下記の発明(以下、「甲1発明2」という。)が開示されていると認められる。 (甲1発明2) 「シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用のS/P変換回路(HDLC受信)と、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用のP/S変換回路(HDLC送信)と、前記S/P変換回路(HDLC受信)に接続される出力用のラッチ回路群と、前記P/S変換回路(HDLC送信)に接続される入力用のラッチ回路群とを有するICを内蔵した複数の送受信部を備え、これらの送受信部のS/P変換回路(HDLC受信)及びP/S変換回路(HDLC送信)同士をシリアル通信線で接続したシリアル通信装置であって、 前記ICが、前記S/P変換回路(HDLC受信)に接続される出力用のラッチ回路群と、前記P/S変換回路(HDLC送信)に接続される入力用のラッチ回路群からなるレジスタファイル、及びレジスタファイルに接続されるデータバスを有するとともに、該データバスを介してMPUで制御される前記レジスタファイルを、接点入出力リモートRAMとして使用すべくMPUが書き込み、読み出し可能に構成する一方、前記シリアル通信線で接続された他方の送受信部を、前記ICを内蔵した機械入出力I/Fリモートで構成し、前記MPUで制御されるレジスタファイルは、前記機械入出力I/Fリモート内のそれぞれの入力用及び出力用のラッチ回路群に対応して伝送データを取り扱うよう構成せしめ、該レジスタファイルを、前記機械入出力I/Fリモート内における出力用のラッチ回路群及び入力用のラッチ回路群の出力及び入力に対応して、該レジスタファイルの入力用のラッチ回路群に書き込まれた伝送データを出力用のラッチ回路群を有する端末に伝送し、ターミナルの入力用のラッチ回路群からの伝送データを該レジスタファイルの出力用ラッチ回路群に格納すべく構成してあることを特徴とするシリアル通信装置。」 2.甲第2号証の記載 甲第2号証には、その83頁、及び222?223頁に、伝送誤り制御に関する技術が、図とともに、以下イ?ハのとおり記載されている。 イ.その83頁の図4.Bに、一般的な誤り制御の手順として、受信側が受信したデータとチェックコードに基づいて、誤りの有無を検査し、誤りが無ければACKを送信側に応答することが記載されている。 ロ.「CRCは、データを2進数とみなします。これをメッセージ多項式と呼びます。このメッセージ多項式を、予め定められた数(生成多項式という)で割り算します(図10.10)。割り算の結果生じる余りが、チェックコードです。・・・(中略)・・・ 送信側では、生成したチェックコードを図(e)のようにデータに付けて送ります。受信側では、図(f)のように割り算を行い、余りがゼロのとき誤りなしと判定します。」 ハ.その222頁の「図10.10 CRCの計算」の(a)に、データの例として110011が記載されているが、これは送信出力信号のビット列であり、多項式に相当するものである。同じく、(b)に生成多項式として11001が記載され、同じく(d)に割り算の実行として、多項式が生成多項式で割り算されて、その余りが1001であり、これがチェックコードC(X)になることが示されている。同じく、(e)に送信内容として、上記多項式のビット列110011に上記チェックコード1001が付加されたものが記載され、同じく(f)では、受信部におけるチェックとして割り算を実行し、余りなしのときに誤りなしと記載されている。 上記イ?ハの項の記載、図面及びこの分野の技術常識によれば、上記甲2号証には、「送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送する」技術が開示されている。 3.甲第3号証の記載 甲第3号証には、その182?184頁に、シリアル通信用ICに関する技術が、図とともに記載されている。特にその「図5-98 8251Aの内部構造とピン接続」には、送信データTxDを送信するトランスミット・バッファ(P-S変換)及び受信データRxDを受信するレシーブ・バッファ(S-P変換)がそれぞれ内部バスに接続され、更に、データバスD7?D0に接続されたデータ・バス・バッファがこの内部バスに接続される様子が記載されている。 4.甲第4号証の記載 甲第4号証には、平成6年特許願 第309479号について、平成15年7月25日付けで起案された拒絶理由通知の内容が記載されている。 5.甲第5号証(特開平5-102988号公報)の記載 甲第5号証には、通信制御装置に関する技術が、図1?5とともに、以下イ?ハのとおり記載されている。 イ.「【構成】 複数の信号入力端子501 ?50n を特定する送信元アドレス及び信号入力がなされた信号入力端子に予め対応付けられている送信先アドレスを格納した送信元・先アドレス格納装置55と、信号が入力された信号入力端子501 ?50nに対応して送信元及び送信先アドレスを付加する送信信号発生装置56と、複数の信号出力端子511 ?51n を特定する受信元アドレス及び信号の送信元を特定する受信先アドレスを格納した受信元・先アドレス格納装置57と、これに格納されている受信元・先アドレスに一致した受信元・先アドレスを有する一つまたは複数の出力端子511 ?51n に信号を出力する受信信号解読装置58とを有している。」(第1頁、下欄、(57)要約)、 ロ.「【0001】 【産業上の利用分野】本発明は通信制御装置に関し、更に詳述すれば、小規模の通信ネットワークであるローカルエリアネットワーク(LAN)システム、特にたとえば自動車等の移動体に搭載される LANシステム等に使用される通信制御装置に関する。」(第2頁第2欄)、 ハ.「【0023】 【実施例】以下、本発明をその実施例を示す図面に基づいて詳述する。 【0024】図4は LANシステムの一例としての車載用LAN システムの構成例を示す模式図であり、図5はその LAN配線に複数が接続されている本発明の通信制御装置としての LAN用ICの内部構成の概略を示すブロック図である。なお、図4及び図5において前述の従来例の説明で参照した図1及び図2と同一の参照符号は同一又は相当部分を示している。 【0025】図4, 図5において、 LAN配線1にはこの例では4個のターミナル41, 42, 43, 44が接続されている。各ターミナル41, 42, 43, 44はいずれも LAN用ICとマイクロプロセッサユニットとで構成されているが、ここではターミナル42と43とについて説明する。 【0026】LAN配線1にはターミナル42, 43の LAN用IC 2a, 3a が接続されている。各 LAN用IC 2a, 3a は、通信用のデータの作成,処理を行うマイクロプロセッサユニット(MPU) 2b, 3bに接続されている。またターミナル42の LAN用IC 2a にはこのLAN用IC 2a により駆動される複数のアクチュエータ211 ?21n と複数のスイッチ201 ?20n とが接続されており、ターミナル43の LAN用IC 3a にはこの LAN用IC 3a により駆動される複数のアクチュエータ311 ?31n と複数のスイッチ301?30n とが接続されている。 【0027】各 LAN用IC 2a, 3a …は、 LAN用IC 2a を例にとると図5に示されているように構成されている。 【0028】図5において、参照符号501 ?50n は LAN用IC 2a の入力端子であり、スイッチ201 ?20n がそれぞれ接続されている。また参照符号511 ?51n は出力端子であり、アクチュエータ211 ?21n がそれぞれ接続されている。 【0029】参照符号55はデータの送信元(この場合はターミナル42)及び各入力端子501?50n それぞれにを特定する送信元アドレス番号及び送信先を特定する送信先アドレス番号を格納する送信元・先アドレス格納装置であり、送信信号発生装置56と接続されている。送信信号発生装置56には上述の入力端子501 ?50n が接続されている。従って、これらの入力端子501 ?50n に接続されているスイッチ201?20n のいずれかがオンされると、送信信号発生装置56はスイッチがオンされたことを表す信号にオンされたスイッチ201 ?20n に対応して送信元・先アドレス格納装置55に格納されている送信元・先アドレスを付加し、通信に必要なデータを加えた通信データを前述の図3に示されている基本フレームフォーマットに従ってデータを整え、更に定められた通信方式に従ってシリアル電気信号に変換してトランシーバ9へ送る。 【0030】一方、参照符号57は受信したデータが自分宛(この場合はターミナル43)であること及びその出力端子511 ?51n 宛であることを判断するための受信元(送信元と同義)アドレスを格納する受信元アドレス格納装置であり、受信信号解読装置58と接続されている。受信信号解読装置58には上述の出力端子511 ?51n が接続されている。従って、受信した信号の送り先が自身の出力端子511 ?51n のいずれであるかを受信した信号に含まれている送信先アドレスと受信元アドレス格納装置57に格納されている受信元アドレスとを照合して判断し、またデータが正常であるか否かをも判断する。 【0031】トランシーバ9は、送信信号発生装置56から送られてきた電気信号を LAN配線1で充分送信可能な程度の強度の電気信号に変換して LAN配線1へ送信し、またLAN配線1から受信した信号を受信信号解読装置58で受信し易い信号に変換して波形整形し、且つ受信信号が複数所個所から送られてきていて衝突していないかを判断する衝突検知等も行う。」(第4頁第5?6欄)。 上記イ?ハの項の記載、図面及びこの分野の技術常識によれば、上記甲5号証には、「複数の信号入力端子を特定する送信元アドレス及び信号入力がなされた信号入力端子に予め対応付けられている送信先アドレスを格納した送信元・先アドレス格納装置と、信号が入力された信号入力端子に対応して送信元及び送信先アドレスを付加する送信信号発生装置と、複数の信号出力端子を特定する受信元アドレス及び信号の送信元を特定する受信先アドレスを格納した受信元・先アドレス格納装置と、これに格納されている受信元・先アドレスに一致した受信元・先アドレスを有する一つまたは複数の出力端子に信号を出力する受信信号解読装置を備えた通信制御装置」の発明(以下、「甲5発明」という。)が開示されている。 6.甲第6号証の記載 甲第6号証には、その162?165頁に、パラレル入出力ポートに関する技術が、図とともに、以下イ?ハのとおり記載されている(下線加筆)。 イ.「Z80 PIO(パラレル入出力の意味)の概要を箇条書きにして記すと次のようになります。 ・5V単一電源である。 ・40ピンDIPである。 ・四つのモードを持っている。 (1)出力モード(2)入力モード(3)双方向モード (4)ビット・モード」(162頁、左欄、4?13行目)、 ロ.「各ポートは、7個のレジスタとハンドシェーク制御ロジックとからなります。これらのレジスタは、 (1)データ入力レジスタ(2)データ出力レジスタ(3)モード制御レジスタ」(162頁、右欄、11?15行目)、 ハ.「モード制御レジスタは2ビットで、前述の四つの動作モードのうちの一つを選択するのに用いられます。」(163頁、1?3行目) 上記イ?ハの項の記載、図面及びこの分野の技術常識によれば、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」及び「入力モードと出力モードが設定可能な入出力ポート」は、周知である。 7.甲第7号証について 甲第7号証は、上記調書の5)の記載に基づいて提出されたものであるが、その発行日について、「1996年(平成8年)5月20日発行」と記載されているから、本件出願(出願日平成7年1月13日)前に公開されたものではなく、証拠として採用できない。 8.甲第8号証について 甲第8号証は、上記調書の5)の記載に基づいて提出されたものであるが、その発行日について、「Revised December 1998(平成10年)」と記載されているとともに、この改訂前にも甲8号証に記載された内容が掲載されていたという証拠はないから、甲第8号証は、本件出願(出願日平成7年1月13日)前に公開されたものではなく、証拠として採用できない。 9.甲第9号証の記載 甲第9号証は、上記調書の5)の記載に基づいて提出されたものであり、平成2年8月にその第4版が発行された、日立8ビットマイクロコンピュータのハードウエアマニュアルであって、その第3頁の図3-1に、「ブロックダイヤグラム(HD643180X、HD647180X)」が記載されている。しかしながら、これが請求人が提出した参考図6の左側の機械入出力IFホストの作図を補強説明するものであるとの根拠が不明であり、新たな主張の展開であるということが相当であるから、証拠として採用できない。 10.甲第10号証の記載 甲第10号証は、上記調書の5)の記載に基づいて提出されたものであり、1991年(平成3年)に発行された、8ビットマイクロプロセッサTLCS-Z80,85のデータブック、その「3.5 I/O部動作説明」の項に、「3.5.1 I/O部ブロック図」と「3.5.2 I/O部システム構成」に関して記載がある。しかしながら、これが請求人が提出した参考図6の左側の機械入出力IFホストの作図を補強説明するものであるとの根拠が不明であり、新たな主張の展開であるということが相当であるから、証拠として採用できない。 11.甲第11号証の記載 甲第11号証は、上記調書の5)の記載に基づいて提出されたものであり、甲第3号証の続き頁である第185?188頁を提示するもので、甲第3号証に記載された8251Aの補足説明が記載されている。 第7 対比・判断 1.無効理由1について 1-1)本件発明1について (イ)対比 本件発明1と甲1発明1とを対比する。 a)甲1発明1の「S/P変換回路(HDLC受信)」、「P/S変換回路(HDLC送信)」、「シリアル通信線」は、それぞれ本件発明1の「受信ブロック」、「送信ブロック」、「シリアルライン」に相当する。 b)本件発明1の「入出力ポート」の解釈については、訂正明細書の段落【0026】の「入出力制御部12は各入出力ポートP0乃至P3の使用、不使用の設定信号を端子PEN0乃至PEN3で受け、各入出力ポートP0乃至P3を入力ポートとして使用するか出力ポートとして使用するかを設定する信号を端子IOM0乃至IMO3で受ける。」との記載及び関連する図面の記載からみて、各ポートにおいて入力と出力の設定が可能なものであると解釈することができる。 この点は、平成18年7月27日に開催された本件の口頭審理において作成された第1回口頭審理調書(以下、「調書」という。)の【当事者の最も主張したい点】の「4)」の項に「本件発明は「入出力ポート」は入力も出力も可能であるのに対して、甲1号証の「入力ポート」及び「出力ポート」は何れか一方に固定されていると被請求人は主張し、請求人も同意した。」旨の記載にも沿うものである。 このように、本件発明1の入出力ポートは、入力も出力も設定可能であることに加え、各々の複数の入出力ポート間で順次にサイクリックに、即ち時分割的にデータ伝送するよう使われるものであるから、単なる入出力端子や接点というよりは、データレジスタ等のデータ保持手段と一体のものと考えることが自然である。なお、例えば甲第6号証に例示されるように、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」は周知である。 次に、甲第1号証の何れの部分をポートというべきかについては、甲第1号証には明示がない。また、上記調書の「1)」の項によれば、ポートに対応するものが扱うデータとして、請求人は、図13(機械入出力I/Fリモート)に記載された一つのラッチ回路が扱う8ビットが該当する旨、主張する一方、被請求人は、8つのラッチ回路が扱う64ビットが該当する旨、主張する。 何れの主張にも特段の否定要因は見あたらないが、甲第1号証の段落0050の「1090がサンプリング周期自動調整機能付信号入力回路ICであり、1個で64点の接点入力に対応できる。数値制御装置1を工作機械に適用する場合、小型機械で接点入力402は64点であるから、64点とした。」旨の記載を踏まえ、仮に甲第1号証の図13の8つのラッチ回路が扱う64ビットを一つのポートが扱うデータのビット数として考えるとすると、上記のとおり、本件発明1の「入出力ポート」はデータ保持手段と一体のものと考えることが自然だから、甲1発明1の機械入出力用リモート用に使用されるICの入力用及び出力用のラッチ回路群は、「入力と出力の設定が可能なものである」点を除き、本願発明1の入出力ポートに相当する。即ち、これらは「入力用又は出力用のポート」という点で共通する。 c)上記調書の「3)」によれば、被請求人は、甲第1号証の図14(機械入出力I/Fホスト)のラッチ回路は、本件請求項1でいうところの入出力ポートではないと主張する。しかし、上記「b)」の項で述べたように、本件発明1の「入出力ポート」は、データ保持手段と一体となったものであると考えることが自然である一方、甲第1号証の段落0085の記載によれば、入力用のラッチ回路群と出力用のラッチ回路群を「接点入出力RAM」と呼び、接点入力及び接点出力に対して、RAMへのアクセスと全く同じようにアクセスできるものである点に加え、同じく甲第1号証の第2頁の請求項9の「データバスに複数の真正出力をパラレル出力するパラレルインタフェース回路」との記載、同じく請求項10の「データバスから出力データパラレル信号を取り込むパラレルインタフェース回路」との記載、及び、同じく甲第1号証の段落0084等の記載により、甲1発明1における機械入出力IFリモートの入力用ラッチ回路群及び出力用ラッチ回路群と機械入出力IFホストの入力用ラッチ回路群及び出力用ラッチ回路群との間のサイクリック通信は、外部MPUに依らず、機械入出力IFホストIC内及び機械入出力IFリモートIC内の制御回路(図示せず)によって行われる点を踏まえれば、機械入出力IFホストIC自体で見ても、そのIC内の入力用ラッチ回路群及び出力用ラッチ回路群は、入力用ポート及び出力用ポートとして使用されることが明らかであるから、機械入出力IFホスト用の電子回路の入力用ラッチ回路群及び出力用ラッチ回路群もまた、「入力と出力の設定が可能なものである」点を除き、本願発明1の入出力ポートに相当するものである。即ち、これらは「入力用又は出力用のポート」という点で共通する。 d)甲1発明1の「IC」と、本件発明1の「ゲートアレイ」は、何れも「IC」であるという点で共通する。 e)甲1発明1の「局番アドレス」、「局番アドレス番号」は、それぞれ、本件発明1の「チャンネルアドレス」、「チャンネルアドレス0?N」と実質的に差異がない。 f)甲1発明1の「CRC」は、本件発明1の「誤り検出用ビット」に相当する。 したがって、本件発明1と甲1発明1は、次の点で一致し、相違する。 (一致点) シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックと、複数の入力用又は出力用のポートとを有するICをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入力用のポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して出力用のポートに出力する関係で、各送受信部が有する各々の入力用又は出力用のポートとの間で伝送データを前記送受信ブロックを介して通信するシリアル通信方法であって、 前記伝送データには、各出力用のポートに対応してチャンネルアドレス0?Nを割り当てし、該チャンネルアドレス順に、伝送データに誤り検出用ビットを付加して、同じポート番号を持つ送信側と受信側の入力用又は出力用のポート間で前記チャンネルアドレス0から通信を開始し、順次にチャンネルアドレスNまでを1サイクルとして通信を行うことを特徴とするシリアル通信方法。 (相違点1) 上記ICが、本件発明1ではゲートアレイであって、そのゲートアレイが「入出力ポート」、即ち入力又は出力の設定が可能なものを有するのに対して、甲1発明1では、ICがゲートアレイに特定されず、また、そのICが入力用及び出力用のポートを有する点。 (相違点2) 本件発明1では、「前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送する」のに対して、甲1発明1では、送信ブロックは伝送データに誤り検出用ビットを付加して送信するものの、その余の構成については不明である点。 (相違点3) 本件発明1では、ゲートアレイが有する複数の入出力ポートの数は、各ゲートアレイ間で差異はないのに対して、甲1発明1では、機械入出力IFホスト用に使用される特定のICにおいては、他の8つのICの入力用ラッチ回路群及び出力用ラッチ回路群に対応する数の入力用ラッチ回路群及び出力用ラッチ回路群を備える点。 (ロ)判断 以下、相違点について検討する。 (相違点1について) 本件発明1の「ゲートアレイ」と甲1発明1の「IC」とは、何れも、受信ブロック、送信ブロック、入力又は出力用のポートを有するという点で、その包含する構成に差異はないとともに、送受信部を「ゲートアレイ」で構成することは、例えば特開平4-266144号公報(段落0010等参照)や実開平5-66705号公報(段落0013等参照)に開示されているように周知であるから、甲1発明1の「IC]に代えて、本件発明1のように「ゲートアレイ」を採用することは当業者が適宜なし得ることである。 そして、上記「第6 各甲号証の記載内容」の「6.甲第6号証の記載」の項で述べたとおり、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」及び「入力モードと出力モードが設定可能な入出力ポート」は、周知であり、甲1発明1においても入力用と出力用の双方のポートが備えられているとともに、上記周知技術を甲1発明に適用することに特段の阻害要因は見あたらないから、上記周知技術を甲1発明1に適用し、本件発明1のように「入出力ポート」として構成することは、当業者が容易になし得ることである。 (相違点2について) 上記「2.甲第2号証の記載」の項で述べたように、上記甲第2号証には「送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送する」ことが開示されている。 そして、甲1発明1と甲第2号証に記載されたものはCRCを使って伝送誤りを行うという点で共通するとともに、甲第2号証に記載されたものを甲1発明に適用することに特段の阻害要因は見あたらないから、上記甲第2号証に記載されたものを甲1発明1に適用し、本件発明1のように構成することは、当業者が容易になし得ることである。 (相違点3について) 甲1発明1では、機械入出力用リモートICが8つ備えられているが、各々の機能や使われ方は同等であり、単に多数の機械入出力用リモートに対応することができるように所定数用意したものと認められるから、その数を8つから1つに減縮するとともに、機械入出力IFホストに設けられる入力用又は出力用のポートの数を1つの機械入出力用リモートに設けられた入力用又は出力用のポートの数に対応させることは、当業者が適宜行う設計変更にすぎない。 よって、当該設計変更により、本件発明1のように、ゲートアレイが有する複数の入出力ポートの数は、各ゲートアレイ間で差異がないよう構成することは、当業者が容易になし得ることである。 上記相違点1?3についての判断に加え、本件発明1が奏する効果は、上記各甲号証に記載されたものから当業者が予測できる範囲のものである。 したがって、本件発明1は、甲第1、2号証に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものであり、特許法第29条第2項の規定により特許を受けることができないものというべきである。 1-2)本件発明2について (イ)対比 本件発明2と甲1発明2とを対比する。 a)甲1発明2の「S/P変換回路(HDLC受信)」、「P/S変換回路(HDLC送信)」、「シリアル通信路」、「データバス」、「機械入出力I/Fリモート」は、それぞれ本件発明2の「受信ブロック」、「送信ブロック」、「シリアルライン」、「CPUデータバス」、「ベースターミナル」に相当する。 b)上記「1-1)本件発明1について」の「(イ)対比」の「b)」の項で述べたことと同じ理由で、本件発明2の「入出力ポート」は、各ポートにおいて入力と出力の設定が可能なものであると解釈することができるとともに、単なる入出力端子や接点にとどまらず、データレジスタ等のデータ保持手段と一体のものと考えることが自然である。 更に、甲1発明2のICの入力用及び出力用のラッチ回路群は、「入力と出力の設定が可能なものである」点を除き、本願発明1の「入出力ポート」に相当する。即ち、これらは「入力用又は出力用のポート」という点で共通する。 c)甲1発明1の「IC」と、本件発明1の「ゲートアレイ」は、何れも「IC」であるという点で共通する。 d)甲1発明2のレジスタファイルは、入力用及び出力用のラッチ回路群で構成されるとともに、接点入出力リモートRAMとして使用すべくMPUが書き込み、読み出し可能に構成されるのだから、甲1発明2のレジスタファイルと本件発明2のデータレジスタは、入力用又は出力用のポートとして使用すべくMPUが書き込み、読み出し可能なデータレジスタという点で共通する。 したがって、本件発明2と甲1発明2は、次の点で一致し、相違する。 (一致点) シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、入力用又は出力用のポートを有するICを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、 前記電子回路が、CPUデータバス及びデータレジスタを有すると共に、該CPUデータバスを介してMPUで制御される前記データレジスタを、入力用又は出力用のポートとして使用すべくMPUが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ICを内蔵したベースターミナルで構成し、前記MPUで制御されるデータレジスタは、前記ベースターミナル内の夫々の入力用又は出力用のポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入力用又は出力用のポートの入力又は出力に対応して、該レジスタに書き込まれた伝送データを出力用のポートを有するベースターミナルに伝送し、ベースターミナルの入力用のポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴とするシリアル通信装置。 (相違点1) 本件発明2のゲートアレイは「前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有する」のに対して、甲1発明2では、ICであって、そのICは「前記受信ブロックに接続される出力用のラッチ回路群と、前記送信ブロックに接続される入力用のラッチ回路群とを有する」点。 (相違点2) 本件発明2のゲートアレイは「前記受信ブロック又は送信ブロックに対して、選択的に接続されるCPUデータバス及びデータレジスタを有する」のに対して、甲1発明2では、レジスタに接続されるCPUデータバス、及び、受信ブロックに接続される出力用のラッチ回路群と送信ブロックに接続される入力用のラッチ回路群からなるレジスタを有する」点。 (相違点3) 本件発明2のゲートアレイは、複数の入出力ポートとは別途、データレジスタを有するのに対して、甲1発明2では、入力用及び出力用のポートがデータレジスタとしても使われる点。 (相違点4) データレジスタについて、本件発明2では、「前記入出力ポートとして使用すべくMPUが書き込み、読み出し可能に構成する」とともに、「前記ベースターミナル内における入出力ポートの入力/出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成」されるのに対して、甲1発明2では、入力用又は出力用のポートとして使用すべくMPUが書き込み、読み出し可能に構成するとともに、ベースターミナル内における出力用のポート及び入力用のポートの出力又は入力に対応して、該データレジスタに書き込まれた伝送データを出力用のポートを有するベースターミナルに伝送し、ベースターミナルの入力用のポートからの伝送データを該データレジスタに格納すべく構成される点。 (ロ)判断 以下、相違点について検討する。 (相違点1について) 上記「1-1)本件発明1について」の「(イ)対比」の「(相違点1について)」の項で述べたように、甲1発明2の「電子回路」に代えて、本件発明2のように「ゲートアレイ」を採用することは当業者が適宜なし得ることである。 そして、上記「第6 各甲号証の記載内容」の「6.甲第6号証の記載」の項で述べたとおり、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」及び「入力モードと出力モードが設定可能な入出力ポート」は、周知であるとともに、上記「3.甲第3号証の記載」の項で述べたように、甲第3号証には「送信ブロック又は受信ブロックに対して、選択的に接続されるバス」が開示されている。しかしながら、「送信ブロック又は受信ブロックに対して、選択的に接続される複数の入出力ポート」の点は開示されておらず、また、他の甲号証にも記載や示唆はない。なお、「第6 各甲号証の記載内容」の項で述べたように、甲第7号証?甲第10号証は、本件無効事件の証拠として採用することができない。 (相違点2について) 上記「3.甲第3号証の記載」の項で述べたように、甲第3号証には「送信ブロック又は受信ブロックに対して、選択的に接続されるバス」が開示されている。しかし、本件発明2では、更に、当該バスを介してデータレジスタがMPUで制御される構成を有するところ、「当該バスを介してデータレジスタがMPUで制御される構成」を有する甲1発明2のバスと、上記甲第3号証に開示されたバスを同一のものにできることについては、何れの甲号証にも記載や示唆はない。 加えて、送信ブロック又は受信ブロックに対して、選択的に接続されるデータレジスタについても、甲第3号証には開示がない。 また、これらの点は、他の甲号証にも開示がない。なお、「第6 各甲号証の記載内容」の項で述べたように、甲第7号証?甲第10号証は、本件無効事件の証拠として採用することができない。 (相違点3について) 複数の入出力ポートとは別途、データレジスタを有するゲートアレイの点は、甲第3号証を始め、他の甲号証にも開示がない。なお、「第6 各甲号証の記載内容」の項で述べたように、甲第7号証?甲第10号証は、本件無効事件の証拠として採用することができない。 (相違点4について) 上記「6.甲第6号証の記載」の項で述べたように、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」及び「入力モードと出力モードが設定可能な入出力ポート」は、周知である。 そして、甲1発明2の入力用又は出力用のポートを、当該周知の「入力モードと出力モードが設定可能な入出力ポート」に置換えることに特段の阻害要因は見あたらず、また、こうした場合に、甲1発明2が備えるように、例えば一方が入力用ポートであれば他方を出力用ポートとするよう、送信側と受信側のポートの入出力を対応づけることは当然のことであるから、甲1発明2に当該周知技術を適用して、本件発明2のように、「前記入出力ポートとして使用すべくMPUが書き込み、読み出し可能に構成する」とともに、「該データレジスタを、前記ベースターミナル内における入出力ポートの入力/出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく」構成することは、当業者が容易になし得ることである。 そうすると、上記相違点4については、当業者が容易になし得る範囲であるが、相違点1?3については、上記採用された甲号証には記載も示唆もないので、結局、甲第1、3号証に記載された発明及び上記周知技術をいかに組み合わせても、本件発明2に至らないことは明らかであるから、本件発明2は、甲第1号証、甲第3号証に記載された発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものとはいえない。 1-3)本件発明3について 本件発明3は、請求項2の従属項である請求項3に係る発明であるところ、請求項2に係る本件発明2は、上記「1-2)本件発明2について」で記載したとおり、甲第1号証、甲第3号証に記載された発明、及び上記周知技術に記載された発明に基いて当業者が容易に発明をすることができたものとはいえないのだから、本件発明3もまた第1号証、甲第3号証に記載された発明、及び周知技術に基いて、当業者が容易に発明をすることができたものとはいえないことが明らかである。 2.無効理由2について 本件発明1と「上記5.甲第5号証(特開平5-102988号公報)の記載」で述べた甲5発明とを対比すると、少なくとも本件発明1の「各入出力ポートに対応してチャンネルアドレス0?Nを割り当てし、該チャンネルアドレス順に、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス0から通信を開始し、順次にチャンネルアドレスNまでを1サイクルとして通信を行う」という構成について相違があり、当該相違に関する構成については、甲5号証には記載も示唆も見あたらない。 よって、本件発明1は、その余の相違点について検討するまでもなく、甲第5号証に記載された発明であるということはできない。 なお、被請求人は平成18年9月14日付けの上申書において、弁駁書の「II.訂正後の発明についても無効理由が存在する理由」は要旨変更である旨、主張し、そうであれば、その要旨変更に係る主張については採用されないよう主張する。 そこで、弁駁書を参照すると、その第8?14頁に、上記「II.訂正後の発明についても無効理由が存在する理由」について、請求人の主張が記載され、その中で請求人は、甲第6号証を証拠として追加した上で、その第13頁の「III.まとめ」において、本件請求項1に係る発明は甲第1、2、6号証に記載された発明に基いて、また、本件請求項2、3に係る発明は甲第1、3、6号証に記載された発明に基いて、当業者が容易に発明できたものである旨、主張する。 しかし、請求人は、その後提出した口頭審理陳述要領書の第2頁7?8行目、及び上記調書の「4)」の項の中で、入出力ポートの入出力設定を行う機能は、甲第6号証により周知であると主張するものであるが、甲第6号証を組み合わせる発明としてではなく、これを周知技術として追加的に主張することは、請求理由の要旨変更にあたるとはいえない。 第8 むすび 以上のとおり、本件発明1は、甲5号証に記載された発明である(無効理由2)ということはできないが、甲1、2号証に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものである(無効理由1)から、本件発明1に係る特許は、特許法第29条第2項の規定に違反してなされたものであり、同法第123条第1項第2号に該当し、無効とすべきものである。 一方、請求人の主張及び証拠方法によっては、本件発明2、3に係る特許を無効とすることはできない。 審判に関する費用については、特許法169条2項の規定で準用する民事訴訟法61条の規定により、3分の1を被請求人が、3分の2を請求人が負担すべきものとする。 よって、結論のとおり審決する。 |
発明の名称 |
(54)【発明の名称】 シリアル通信方法及び装置 (57)【特許請求の範囲】 【請求項1】シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックと、複数の入出力ポートとを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力する関係で、各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信するシリアル通信方法であって、前記伝送データには、各入出力ポートに対応してチャンネルアドレス0?Nを割り当てし、該チャンネルアドレス順に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送することで、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス0から通信を開始し、順次にチャンネルアドレスNまでを1サイクルとして通信を行うことを特徴とするシリアル通信方法。 【請求項2】シリアル受信入力信号をパラレル受信信号に変換するシリアル-パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、前記ゲートアレイが、前記受信ブロック又は送信ブロックに対して、選択的に接続されるCPUデータバス及びデータレジスタを有すると共に、該CPUデータバスを介してMPUで制御される前記データレジスタを、前記入出力ポートとして使用すべくMPUが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記MPUで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力/出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴とするシリアル通信装置。 【請求項3】前記ベースターミナルは、入出力機器接続用のサテライトターミナルとパラレルラインで接続されると共に、該ベースターミナル内の各入出力ポートは、全てを入力または出力ポートとし、または、入力ポートと出力ポートとを混在させて設定可能に構成されていることを特徴とする請求項2記載のシリアル通信装置。 【発明の詳細な説明】 【0001】 【産業上の利用分野】 本発明は、シリアルラインを用いて多数の入出力ポートの入出力情報を高速で伝達するためのシリアル通信方法及び装置に係り、とくに半導体集積回路のシリアル通信用ゲートアレイを用いたシリアル通信方法及び装置に関する。 【0002】 【従来の技術】 一般に、FA装置等においては、各種センサ、リミットスイッチ等の入力機器や、ソレノイドバルブ、リレー、その他のアクチュエータ、発光ダイオード(LED)等の出力機器が多数設置されており、入力機器とこれに対応する出力機器とを一対一で全て直接配線を行う場合、配線本数が極めて多くなり、配線作業が大変であった。特に、可動部分と固定部分との間の配線は、配線本数が増えると可動部分の動きの妨げになったり、断線が発生したりする問題がある。 【0003】 そこで、従来から各種センサ、スイッチ等の入力機器とアクチュエータ、表示機構等の出力機器との間をシリアルラインで接続し、シリアル通信によりアクチュエータ、表示機構等の出力機器を駆動することが提案されている。 【0004】 【発明が解決しようとする課題】 ところで、従来のシリアル通信によるアクチュエータ、表示機構等の出力機器の駆動は、プログラマブルコントローラ、コントロール用コンピュータを介して制御を行っており、その制御に当たって高速化の配慮がなされていないため、伝送速度が低速で、スイッチ、センサ等の入力機器よりの信号入力に対しアクチュエータ等の出力機器駆動までの動作に時間差があり、その時間差分を補償するためにスイッチ、センサ等の取付位置調整を行う必要があった。また、シリアル通信での誤信号の発生を考慮して装置に対する安全機構が必要であった。 【0005】 このため、シリアル通信を用いてスイッチ、センサ等の入力機器とアクチュエータ等の出力機器が一対一で実質的に接続されるように、かつ間に制御装置を介さずに制御を行えるようにし、また、センサやスイッチ信号入力に対しアクチュエータ等の駆動の時間差を少なくすることにより、スイッチ、アクチュエータ等の取付位置調整を行わないで設計、組立ができるようにすることが要望されている。さらに、シリアル通信において、伝送データの誤り検出を可能として高い信頼性を確保することが要望されている。 【0006】 本発明は、上記の点に鑑み、パラレル-シリアル変換機能や通信機能を備える高速ゲートアレイを用いて、高速かつ高信頼性のシリアル通信を可能にしたシリアル通信方法及び装置を提供することを目的とする。 【0007】 本発明のその他の目的や新規な特徴は後述の実施例において明らかにする。 【0008】 【課題を解決するための手段】 上記目的を達成するために、本発明のシリアル通信方法は、シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックと、複数の入出力ポートとを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力する関係で、各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信する場合に、前記伝送データに各入出力ポートに対応してチャンネルアドレス0?Nを割り当てしておき、該チャンネルアドレスの順に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送することで、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス0から通信を開始し、順次にチャンネルアドレスNまでを1サイクルとして通信を行うことを特徴としている。 【0009】 【0010】 本発明のシリアル通信装置は、シリアル受信入力信号をパラレル受信信号に変換するシリアル-パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続する構成であって、前記ゲートアレイが前記受信ブロック又は送信ブロックに対して、選択的に接続されるCPUデータバス及びデータレジスタを有すると共に、該CPUデータバスを介しMPUで制御される前記データレジスタを、前記入出力ポートとして使用すべくMPUが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記MPUで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力/出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴としている。 【0011】 さらに、前記ベースターミナルは、入出力機器接続用のサテライトターミナルとパラレルラインで接続されると共に、該ベースターミナル内の各入出力ポートは、全てを入力または出力ポートとし、または、入力ポートと出力ポートとを混在させて設定可能とした構成であってもよい。 【0012】 【0013】 【作用】 本発明のシリアル通信方法及び装置においては、シリアル受信入力信号をパラレル受信信号に変換するシリアル-パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに選択的に接続される複数の入出力ポートとを有する高速ゲートアレイを各送受信部に用いており、高速シリアル通信が可能である。例えば、伝送遅延時間は、入出力機器の接続点数にもよるが、0.5mS以内とすることができ、コンピュータ内部バスに匹敵する程の伝送速度の高速化を図ることができる。従って、スイッチ、センサ等の入力機器からの信号入力に対するアクチュエータ等の出力機器駆動までの動作の時間差は実質的に零とみなすことが可能で、その時間差分を補償するためにスイッチ、センサ等の取付位置調整を行う必要は無くなり、FA装置等の各種装置の設計も容易となる。 【0014】 また、前記送信ブロックが、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックが前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、送信側の送受信部に正常受信であることを示すACK信号を返送する場合、シリアル通信におけるデータ伝送の信頼性を高めることができ、誤った伝送データで出力機器が誤動作する事態の発生を未然に防止できる。 【0015】 さらに、前記送受信部を、前記ゲートアレイを内蔵したベースターミナルと、入出力機器接続用のサテライトターミナルとをパラレルラインで接続した構成とした場合、多種多様な入出力機器に合わせて複数種のサテライトターミナルを予め用意しておくことで、多種多様な入出力機器の接続を可能とすることができる。 【0016】 また、前記ゲートアレイが前記受信ブロック又は送信ブロックに選択的に接続されるCPUデータバス及びデータレジスタを有する構成とし、前記CPUデータバスを介しMPUで制御される前記データレジスタを入出力ポートとして使用することができる。前記データレジスタを、入力ポートとして用いる場合、MPUで制御された(例えばデータが書き込まれた)データレジスタの内容を送信ブロックを介してシリアル通信で相手方の送受信部のゲートアレイの受信ブロックに伝送し、出力ポートから前記データレジスタの内容を出力する。前記データレジスタを、出力ポートとして用いる場合、相手方の送受信部におけるゲートアレイの入力ポートの伝送データが送信ブロックからシリアル通信で伝送され、それを受信ブロックで受信して前記データレジスタの内容が相手方からの伝送データに書き換えられ(データレジスタに伝送データが格納され)、これをMPUでモニタすることができる。 【0017】 【実施例】 以下、本発明に係るシリアル通信方法及び装置の実施例を図面に従って説明する。 【0018】 図1乃至図5で本発明に係るシリアル通信装置の第1実施例を説明する。図1は第1実施例のブロック図であり、左側の送受信部30Aと右側の送受信部30B間でシリアル通信によるデータ伝送を行う場合を示している。 【0019】 図1において、左側の送受信部30Aは、半導体集積回路で構成された固定チャンネル型ゲートアレイGAとライン・ドライバ/レシーバDRとを内蔵したベースターミナル31Aと、該ベースターミナル31Aにパラレルラインで接続されたサテライトターミナル32Aとを備えている。そして、サテライトターミナル32Aには入出力機器が接続される。例えば、左側の送受信部30Aから右側の送受信部30Bに伝送データを送信する場合であれば、送受信部30Aのサテライトターミナル32Aには各種スイッチ(リミットスイッチ等)、センサ(圧力センサ、温度センサ、光センサ等)、その他の入力操作器等の入力機器33が接続されている。 【0020】 また、右側の送受信部30Bは、半導体集積回路で構成された固定チャンネル型ゲートアレイGAとライン・ドライバ/レシーバDRとを内蔵したベースターミナル31Bと、該ベースターミナル31Bにパラレルラインで接続されたサテライトターミナル32Bとを備えている。そして、サテライトターミナル32Bには前記入力機器33に対応したバルブ、リレー、LED等の表示機器、アクチュエータ等の出力機器34が接続されている。そして、左右の送受信部30A,30Bは、データ伝送回線としてのシリアルライン(例えば2本のツイストワイヤ)35で接続されている。 【0021】 図2は第1実施例で用いている半導体集積回路として構成された固定チャンネル型ゲートアレイGAの構成を示す。この固定チャンネル型ゲートアレイGAは、端子SIに入力された外部からのシリアル受信入力信号をパラレル受信信号に変換するシリアル-パラレル変換用の受信ブロック1と、パラレル送信信号をシリアル送信出力信号に変換して端子SOから出力するパラレル-シリアル変換用の送信ブロック2と、4個の入出力ポート(I/O)P0,P1,P2,P3と、それらの入出力ポートのいずれかを時分割で順次選択するセレクタ3と、前記受信ブロック1又は送信ブロック2と前記セレクタ3で選択された入出力ポートP0乃至P3とを接続する通信データバス4と、前記セレクタ3で選択された入出力ポートP0乃至P3に接続可能なMPU接続用の8ビットCPUデータバス5と、前記通信データバス4及びCPUデータバス5に接続されていて前記送信ブロック2に送る送信データ又は前記受信ブロック1からの受信データ等を格納するデータレジスタ#0乃至#15と、CPUデータバス5に接続された入力/出力設定レジスタ7及びステータスレジスタ8と、CPUデータバス5と外部のMPUを接続するための端子DB0乃至DB7との間に設けられるバスバッファ9とを具備している。なお、前記セレクタ3は通信データバス4とCPUデータバス5とを接続することもできる。 【0022】 前記受信ブロック1及び送信ブロック2による送受信は、マンチェスタ符号を用いるサイクリック符号方式で行い、伝送データの誤りを検知して高信頼性のデータ伝送を目的とするために伝送データに誤り検出用のビット(CRCビット:Cyclic Redundanncy Check)を付加する冗長ビット付加方式である。 【0023】 前記受信ブロック1及び送信ブロック2の通信制御のために通信制御部10が設けられており、送信データのマンチェスタ符号への変換並びにマンチェスタ符号の受信データへの変換を制御するとともに、伝送データの誤り検出を行い、誤り検出結果を外部に出力できるようになっている。 【0024】 また、前記受信ブロック1及び通信データバス4には割り込み検出用のデータコンパレータ11が接続されており、受信ブロック1及び通信データバス4に所定の割り込み信号が到来したことを内部データと照合して検出し、割り込み検出信号を出力するためのものである。 【0025】 入出力ポートP0は8ビットのパラレル信号である入出力信号の入出力のために8個の端子P00乃至P07を有し、入出力ポートP1は8ビットのパラレル信号である入出力信号の入出力のために8個の端子P10乃至P17を有し、入出力ポートP2は8ビットのパラレル信号である入出力信号の入出力のために8個の端子P20乃至P27を有し、入出力ポートP3は8ビットのパラレル信号である入出力信号の入出力のために8個の端子P30乃至P37を有している。 【0026】 また、入出力ポートP0乃至P3に付随して入出力制御部12が設けられている。該入出力制御部12は当該固定チャンネル型ゲートアレイのチップアドレスを設定する信号を端子CA0乃至CA4に受けるとともに、MPUの接続、非接続の設定信号を端子MODEで受ける。また、入出力制御部12は各入出力ポートP0乃至P3の使用、不使用の設定信号を端子PEN0乃至PEN3で受け、各入出力ポートP0乃至P3を入力ポートとして使用するか出力ポートとして使用するかを設定する信号を端子IOM0乃至IMO3で受ける。 【0027】 前記入力/出力設定レジスタ7は外部のMPUからバスバッファ9及びCPUデータバス5を経由して制御可能なもので、前記入出力制御部12と同様の入出力ポートP0乃至P3についての設定が行えるようになっている。 【0028】 前記ステータスレジスタ8は、通信状態や各種エラー発生を一時記憶しておくものである。 【0029】 アドレスデコーダ20はMPU接続モード時のデータレジスタ#0乃至#15、入力/出力設定レジスタ7及びステータスレジスタ8のアドレス入力を端子A0乃至A4で受けるものである。 【0030】 リード/ライトロジック21はMPU接続モード時のチップセレクト、データ読み出し、書き込み等の指令信号を受けるためのものであり、MPU接続モード時のバスバッファ9への端子DB0乃至DB7は入出力データバスとなる。なお、割り込み検出用のデータコンパレータ11が割り込み検出したとき、リード/ライトロジック21から外部に割り込み検出信号が出される。 【0031】 クロックバッファ22は端子CLK1,CLK2に外付け発振子を接続することで発振回路を構成するためのものである。CLK0はその発振回路の出力端子である。 【0032】 タイミングクロックジェネレータ23は当該固定チャンネル型ゲートアレイの動作クロック設定を行うためのものであり、端子CLKIからシステムクロックを受け、端子CLKSからの信号でシステムクロックの1倍又は1/2倍の動作クロック設定となる。端子CKHFからはシステムクロックの1/2クロック出力を出す。 【0033】 リセット回路24は電源投入時に自動的にリセットをかけるための回路である。 【0034】 なお、図1に示したサテライトターミナル32A,32Bはベースターミナル31A,31Bに内蔵された固定チャンネル型ゲートアレイGAの入出力ポートP0乃至P3にそれぞれ接続されるようになっている。また、ライン・ドライバ/レシーバDRは図2の固定チャンネル型ゲートアレイGAの端子SOからのシリアル送信出力信号を増幅してシリアルライン35に出力するとともに、シリアルライン35からのシリアル信号を増幅して端子SIにシリアル受信入力信号として送出する機能を持つものである。また、図1の第1実施例では、MPUは使用せず、ベースターミナル31A,31B同士を接続するものであり、固定チャンネル型ゲートアレイGA内のCPUデータバス5は使用しない。 【0035】 前記受信ブロック1及び送信ブロック2による送受信は、マンチェスタ符号を用いるサイクリック符号方式であって、伝送データ(入出力ポートから入力された本来的に伝送すべきデータ)に誤り検出用のビット(CRCビット:CyclicRedundanncy Check)を付加する冗長ビット付加方式であり、前記シリアル送信出力信号(送信データ)のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して送信ブロック2から前記シリアル送信出力信号として送信し、前記受信ブロック1は前記伝送データを前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、送信側の送受信部の受信ブロック1に正常受信であることを示すACK信号を返送する。 【0036】 図3はそのサイクリック符号方式を具体的に説明したものであり、図3に示すように、送信ブロック2内には符号化回路が、受信ブロック1内には復号化回路が設けられている。入力データP(X)は符号化回路内でP′(X)に転位し、このP′(X)を特定の生成多項式G(X)で割り算して余りR(X)を求める(CRC作成)。それからP′(X)に余りR(X)を付加して送信データ(シリアル送信出力信号)とする。データ伝送回線としてのシリアルラインを通った送信データは受信ブロック1の復号化回路に入力され、CRCチェックが行われる。すなわち、{P′(X)+R(X)}/G(X)が行われ、余りの有無が判定される。余り=0であれば、正常受信と判定して出力データP(X)を出力するとともに送信側に受信結果「良」のACK信号を出す。余り≠0であれば、通信エラーと判定して出力データは出力せず、送信側に受信結果「不良」のACK信号を出す。 【0037】 次に、この第1実施例の動作説明を図4の通信方式の説明図及び図5の状態遷移図と共に行う。図1では、左側の送受信部30Aのサテライトターミナル32Aには入力機器33が接続されているので、ベースターミナル31A内の固定チャンネル型ゲートアレイGAの各入出力ポートP0乃至P3は入力ポートに設定する。右側の送受信部30Bのサテライトターミナル32Bには出力機器34が接続されているので、ベースターミナル31B内の固定チャンネル型ゲートアレイGAの各入出力ポートP0乃至P3は出力ポートに設定する。 【0038】 そして、左側の送受信部30Aにおいて、サテライトターミナル32Aを介しベースターミナル31A内の固定チャンネル型ゲートアレイGAの入出力ポートP0乃至P3にそれぞれ入力されたチャンネルCH0乃至CH3の伝送データ(パラレル送信信号)は時分割でチャンネルCH0から順に送信ブロック2からシリアル送信出力信号としてシリアルライン35に送信される。すなわち、図4のように、サイクリック通信方式でチャンネルCH0の伝送データを含むシリアル送信出力信号の送信を固定チャンネル型ゲートアレイGA内の送信ブロック2から始めて、チャンネルCH0の出力側(右側の送受信部30B)からの正常に受信できたことを示す応答(正常受信を表すACK信号)を受信ブロック1で確認し、以下同様にしてチャンネルCH1,CH2,CH3の送信を順次行う(通信データバス4に接続する入出力ポートをセレクタ3で順次切り換えることで実施できる。)。チャンネルCH0の入力側(左側の送受信部30A)は、シリアルライン上をモニタしながら、一定時間キャリア(シリアルデータを伝送するのに用いる搬送波)がなくなると再びチャンネルCH0についてのCH0データの送信を行う。受信側(右側の送受信部30B)は、キャリア有りで、データチェックにより正常データ受信と判断されたときにアドレス比較により自分のチャンネルアドレスのパケットデータのみを受け取り、所定の入出力ポートに出力する(例えば図1では左側の送受信部30Aの入出力ポートP0に入力されたチャンネルCH0の伝送データを右側の送受信部30Bの入出力ポートP0に出力する)とともに、正常に受信できたときは正常受信を表すACK信号を相手側に送信する。 【0039】 この第1実施例によれば、次の通りの効果を得ることができる。 【0040】 (1)シリアル受信入力信号をパラレル受信信号に変換するシリアル-パラレル変換用の受信ブロック1と、パラレル送信信号をシリアル送信出力信号に変換するパラレル-シリアル変換用の送信ブロック2とを備えた固定チャンネル型ゲートアレイGAを送受信部30A,30Bの各ベースターミナル31A,31Bが有しており、1シリアルラインで多数の入出力ポートの入出力データを高速で伝達可能である。例えば、図1の場合、ベースターミナル31A,31Bがそれぞれ1個の固定チャンネル型ゲートアレイGAを有しているので、4個の入出力ポートP0乃至P3(1個の入出力ポートに1個のチャンネルを割り当てるとすれば4個のチャンネルCH0乃至CH3)の入出力データを伝達可能である。 【0041】 (2)ベースターミナル31A,31B間で入出力データの高速伝送が可能であるため、伝送遅延時間を0.5mS以内とすることができ、コンピュータ内部バスに匹敵する程の伝送速度の高速化を図ることができる。従って、スイッチ、センサ等の入力機器からの信号入力に対するアクチュエータ等の出力機器駆動までの動作の時間差は実質的に零とみなすことが可能で、その時間差分を補償するためにスイッチ、センサ等の取付位置調整を行う必要は無くなり、FA装置等の各種装置の設計も容易となる。 【0042】 (3)各固定チャンネル型ゲートアレイGA内の受信ブロック1及び送信ブロック2による送受信は、誤り検出機能を持つマンチェスタ符号を用いるサイクリック符号方式で行い、伝送データの誤りを検知して高信頼性のデータ伝送を目的とするために伝送データに誤り検出用のビット(CRCビット)を付加する冗長ビット付加方式である。このため、高い信頼性を確保することができる。また、1個の入出力ポートのデータを送信後、相手側より正常に受信されたことを示す信号(正常受信を表すACK信号)が返ってきたことを確認して、次の1個の入出力ポートのデータを順次送信する受信応答確認方式でデータ送受信を行うため、高い障害検出機能を持つ。この結果、誤った伝送データで出力機器等が誤動作する事態の発生を未然に防止できる。 【0043】 (4)送受信部30A,30Bは、固定チャンネル型ゲートアレイGAを内蔵したベースターミナル31A,31Bと、入出力機器接続用のサテライトターミナル32A,32Bとをパラレルラインで接続した構成としたので、多種多様な入出力機器に合わせて複数種のサテライトターミナルを予め用意しておくことで、多種多様な入出力機器の接続が可能である。 【0044】 図6は本発明の第2実施例を示す。この図6は第2実施例のブロック図であり、左側の送受信部40Aと右側の送受信部40B間でシリアル通信によるデータ伝送を行う場合を示しており、各送受信部40A,40Bがそれぞれ2個のベースターミナルを具備する場合を示している。 【0045】 図6において、左側の送受信部40Aは、半導体集積回路で構成された固定チャンネル型ゲートアレイGAとライン・ドライバ/レシーバDRとを内蔵したベースターミナル41A,41Bと、各ベースターミナル41A,41Bにパラレルラインでそれぞれ接続されたサテライトターミナル42A,42Bとを備えている。そして、サテライトターミナル42A,42Bには入出力機器がそれぞれ接続される。ここでは、左側の送受信部40Aのベースターミナル41Aから右側の送受信部40Bに伝送データを送信し、左側の送受信部40Aのベースターミナル41Bで右側の送受信部40Bからの伝送データを受信する場合を示しており、サテライトターミナル42Aには各種スイッチ(リミットスイッチ等)、センサ(圧力センサ、温度センサ、光センサ等)、その他の入力操作器等の入力機器33が接続され、サテライトターミナル42Bにはバルブ、リレー、LED等の表示機器、アクチュエータ等の出力機器34が接続されている。 【0046】 また、右側の送受信部40Bは、半導体集積回路で構成された固定チャンネル型ゲートアレイGAとライン・ドライバ/レシーバDRとを内蔵したベースターミナル41C,41Dと、各ベースターミナル41C,41Dにパラレルラインでそれぞれ接続されたサテライトターミナル42C,42Dとを備えている。そして、サテライトターミナル42C,42Dには入出力機器がそれぞれ接続される。ここでは、右側の送受信部40Bのベースターミナル41Cで左側の送受信部40Aからの伝送データを受信し、右側の送受信部40Bのベースターミナル41Dから左側送受信部40Aに伝送データを送信する場合を示しており、サテライトターミナル42Cにはバルブ、リレー、LED等の表示機器、アクチュエータ等の出力機器34が接続され、サテライトターミナル42Dには各種スイッチ(リミットスイッチ等)、センサ(圧力センサ、温度センサ、光センサ等)、その他の入力操作器等の入力機器33が接続されている。 【0047】 図6の第2実施例の場合、入力機器33から入力されたチャンネルCH0乃至CH3の伝送データはサテライトターミナル42Aに入力され、ベースターミナル41A、シリアルライン35、ベースターミナル41Cを経由してサテライトターミナル42Cに接続された出力機器34から出力される。逆に入力機器33から入力されたチャンネルCH4乃至CH7の伝送データはサテライトターミナル42Dに入力され、ベースターミナル41D、シリアルライン35、ベースターミナル41Bを経由してサテライトターミナル42Bの出力機器34から出力される。この第2実施例は、左右の送受信部40A,40Bがそれぞれ伝送データの送受信を行うことが可能であることを示している。なお、ベースターミナル41A,41B,41C,41Dやサテライトターミナル42A,42B,42C,42D等の構成及び動作は、前述の第1実施例と同様であり、また、その他の作用効果も前述の第1実施例と同様である。 【0048】 なお、第2実施例において、1個のベースターミナル内の固定チャンネル型ゲートアレイGAの入出力ポートP0乃至P3は全て入力ポートとして使用するか、あるいは全て出力ポートとして使用するようにしたが、同一ゲートアレイGA内の入出力ポートP0乃至P3のなかで入力ポートとして使用するものと出力ポートとして使用するものとが混在してもよい。なお、シリアル通信の際のベースターミナルの選択は、各ベースターミナルに内蔵されたゲートアレイにチップアドレスを付与し、このチップアドレスを指定(伝送データに付加する)してやることで行うことができる。 【0049】 図7は本発明の第3実施例であって、固定チャンネル型ゲートアレイGAとライン・ドライバ/レシーバDRとを内蔵するシリアル通信ボード55を付加したパーソナルコンピュータ50を中心として、ベースターミナル51A,51B,51C,51D及びサテライトターミナル52A,52B,52C,52Dで構成したものである。パーソナルコンピュータ50内のMPU60と固定チャンネル型ゲートアレイGAとはCPUバス61で接続され、該CPUバス61は図2に示すゲートアレイGA内部のCPUデータバス5を介してデータレジスタ#0乃至#15に接続されている。なお、シリアル通信ボード55(MPUに接続された送受信部として働く)と各ベースターミナル51A乃至51D間はシリアルライン35で接続されている。また、シリアル通信ボード55内のゲートアレイGAはMPU接続モードで働くことになる。 【0050】 図8に示すように、1個の固定チャンネル型ゲートアレイGAは16個のデータレジスタ#0乃至#15を有しており、図7の第3実施例では、データレジスタ#0乃至#3がチャンネルCH0乃至CH3の伝送データを取り扱うベースターミナル51A及びサテライトターミナル52Aの組を持つ送受信部に対応し、データレジスタ#4乃至#7がチャンネルCH4乃至CH7の伝送データを取り扱うベースターミナル51B及びサテライトターミナル52Bの組を持つ送受信部に対応し、データレジスタ#8乃至#11がチャンネルCH8乃至CH11の伝送データを取り扱うベースターミナル51C及びサテライトターミナル52Cの組を持つ送受信部に対応し、データレジスタ#12乃至#15がチャンネルCH12乃至CH15の伝送データを取り扱うベースターミナル51D及びサテライトターミナル52Dの組を持つ送受信部に対応している。 【0051】 この第3実施例では、各データレジスタ#0乃至#15を、MPU60が直接書き込み、読み出し可能な入出力ポートとして利用できる(第1及び第2実施例の入出力ポートP0乃至P3の代わりに利用できる。)。例えば、サテライトターミナル52Aに接続された入力機器からのチャンネルCH0乃至CH3の伝送データは、サテライトターミナル52A、ベースターミナル51A、シリアルライン35を経由してシリアル通信ボード55に伝送され、内蔵する固定チャンネル型ゲートアレイGA内の受信ブロック1で受信され、シリアル-パラレル変換されて通信データバス4を介して出力ポートとして機能するデータレジスタ#0乃至#3に書き込まれる(格納される)。このとき、MPU60ではデータレジスタ#0乃至#3の格納データをモニタすることができる。 【0052】 データレジスタ#4乃至#7を入力ポートとして使用するときは、MPU60からデータレジスタ#4乃至#7にチャンネルCH4乃至CH7の伝送データを書き込み、該データレジスタ#4乃至#7の格納内容を通信データバス4を介して送信ブロック2に送る。送信ブロック2で伝送データはパラレル-シリアル変換され、ベースターミナル51B、サテライトターミナル52Bを経由して該サテライトターミナル52Bに接続された出力機器に出力される。 【0053】 同様に、データレジスタ#8乃至#11を入力ポートとして使用するときは、MPU60からデータレジスタ#8乃至#11にチャンネルCH8乃至CH11の伝送データを書き込み、該データレジスタ#8乃至#11の格納内容を通信データバス4、送信ブロック2、ベースターミナル51C、サテライトターミナル52Cを経由して該サテライトターミナル52Cに接続された出力機器に出力可能である。 【0054】 また、サテライトターミナル52Dに接続された入力機器からのチャンネルCH12乃至CH15の伝送データは、サテライトターミナル52D、ベースターミナル51D、シリアルライン35を経由してシリアル通信ボード55に伝送され、ゲートアレイGAの出力ポートとして機能するデータレジスタ#12乃至#15に書き込まれる(格納される)。このとき、MPU60ではデータレジスタ#12乃至#15の格納データをモニタすることができる。なお、ベースターミナル51A,51B,51C,51Dやサテライトターミナル52A,52B,52C,52D等の構成及び動作は、前述の第1実施例と同様であり、また、その他の作用効果も前述の第1実施例と同様である。 【0055】 この第3実施例のMPU60で入出力ポートとして機能するデータレジスタ#0乃至#15の制御する動作モード(MPU接続モード)の場合でも、固定チャンネル型ゲートアレイGAが内部にCPUデータバス5を有しているため、高速のデータ伝送が可能である。このように固定チャンネル型ゲートアレイGAがCPUデータバス5を有することで、MPU60との接続を簡単に行うことができ、MPU60はCPUデータバス5を通して受信又は送信ブロックのデータを格納したデータレジスタ#0乃至#15や入力/出力設定レジスタ7等にアクセスすることができる。さらに、セレクタ3で通信データバス4とCPUデータバス5とを接続でき、前記シリアルライン35で結ばれた他のゲートアレイの入出力ポートもMPUからみて非常に遅延の少ない入出力ポートとして使用できることになる。 【0056】 なお、図7の点線で示すシリアルライン35Aにベースターミナル及びサテライトターミナルを増設することも可能である。 【0057】 以上本発明の実施例について説明してきたが、本発明はこれに限定されることなく請求項の記載の範囲内において各種の変形、変更が可能なことは当業者には自明であろう。 【0058】 【発明の効果】 以上説明したように、本発明によれば、シリアル-パラレル変換用の受信ブロック及びパラレル-シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続した場合において、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力することができ、高速ゲートアレイを各送受信部に用いることで、MPU制御によらずにベースターミナル同士を接続させた態様でチャンネルアドレス順のデータ通信を行うことができ、また、MPU接続モードで動作するゲートアレイとベースターミナルとを接続させた態様の通信では、その接続した構成において、ベースターミナル内の入出力ポートの入力/出力の使用設定が可能であり、該ポート設定に対応してデータレジスタを用いることができ、何れの接続態様においても多数の入出力ポート間の高速シリアル通信が可能である。例えば、伝送遅延時間は、入出力機器の接続点数にもよるが、0.5mS以内とすることができ、コンピュータ内部バスに匹敵する程の伝送速度の高速化を図ることができる。従って、スイッチ、センサ等の入力機器からの信号入力に対するアクチュエータ等の出力機器駆動までの動作の時間差は実質的に零とみなすことが可能で、その時間差分を補償するためにスイッチ、センサ等の取付位置調整を行う必要は無くなり、多数の入出力機器を用いるFA装置等の各種装置の設計も容易となる。 【図面の簡単な説明】 【図1】本発明に係るシリアル通信方法及び装置の第1実施例を示すブロック図である。 【図2】第1実施例で用いる固定チャンネル型ゲートアレイの構成を示すブロック図である。 【図3】第1実施例のシリアル通信で用いるサイクリック符号方式の説明図である。 【図4】第1実施例の通信方式を示す説明図である。 【図5】図4の如き通信方式の場合における状態遷移図である。 【図6】本発明の第2実施例を示すブロック図である。 【図7】本発明の第3実施例を示すブロック図である。 【図8】第3実施例におけるデータレジスタの各チャンネルへの割り当てを示す説明図である。 【符号の説明】 1 受信ブロック 2 送信ブロック 3 セレクタ 4 通信データバス 5 CPUデータバス 7 入力/出力設定レジスタ 8 ステータスレジスタ 9 バスバッファ 10 通信制御部 11 データコンパレータ 20 アドレスデコーダ 21 リード/ライトロジック 22 クロックバッファ 23 タイミングクロックジェネレータ 24 リセット回路 30A,30B,40A,40B 送受信部 31A,31B,41A,41B,41C,41D,51A,51B,51C,51D ベースターミナル 32A,32B,42A,42B,42C,42D,52A,52B,52C,52D サテライトターミナル 33 入力機器 34 出力機器 35 シリアルライン 50 パーソナルコンピュータ 55 シリアル通信ボード 60 MPU #0乃至#15 データレジスタ GA 固定チャンネル型ゲートアレイ P0乃至P3 入出力ポート |
訂正の要旨 |
審決(決定)の【理由】欄参照。 |
審理終結日 | 2006-10-10 |
結審通知日 | 2006-10-13 |
審決日 | 2006-10-24 |
出願番号 | 特願平7-21367 |
審決分類 |
P
1
113・
121-
ZD
(H03M)
|
最終処分 | 一部成立 |
特許庁審判長 |
羽鳥 賢一 |
特許庁審判官 |
廣岡 浩平 宮下 誠 |
登録日 | 2002-02-22 |
登録番号 | 特許第3280186号(P3280186) |
発明の名称 | シリアル通信方法及び装置 |
代理人 | 沢田 雅男 |
代理人 | 木下 洋平 |