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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G11C
管理番号 1177250
審判番号 不服2005-19908  
総通号数 102 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-06-27 
種別 拒絶査定不服の審決 
審判請求日 2005-10-13 
確定日 2008-05-08 
事件の表示 平成 6年特許願第206182号「半導体記憶装置」拒絶査定不服審判事件〔平成 8年 3月12日出願公開、特開平 8- 69696〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成6年8月31日の出願であって、平成17年9月5日付けで拒絶査定がなされ、これに対して同年10月13日に拒絶査定に対する審判請求がなされるとともに、同年11月14日付けで手続補正がなされたものである。

第2.平成17年11月14日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成17年11月14日付けの手続補正を却下する。
[理由]
1.本件手続補正の内容
本件補正は、補正前の請求項1を補正後の請求項1とすると共に、補正前の請求項8を削除するものであって、補正後の請求項1は以下のとおりのものである。
「【請求項1】
互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にトンネル電流によって書き替え可能な不揮発性メモリセルが配置されたアレイを複数のサブアレイに分割した半導体記憶装置において、
読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、
読み出し動作では、複数のサブアレイのうちの1つに対して1本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して1本のワード線を選択してランダムリードし、
書き込み動作では、複数のサブアレイに対してそれぞれ1本のワード線を同時に選択し、読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多くしたことを特徴とする半導体記憶装置。」

2.補正事項の整理
補正事項を整理すると以下のとおりである。
(a)補正事項1
補正前の請求項1の「書き込み動作では、複数のサブアレイに対してそれぞれ1本のワード線を同時に選択すること」を、
補正後の請求項1の「書き込み動作では、複数のサブアレイに対してそれぞれ1本のワード線を同時に選択し、読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多くしたこと」と補正すること。
(b)補正事項2
補正前の請求項8を削除すること。

3.本件補正についての検討
(1)補正の目的の適否及び新規事項の追加について
(a)補正事項1について
補正事項1についての補正は、補正前の請求項1の「読み出し動作と書き込み動作とで、選択されるワード線の本数」の関係を「読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多く」するとして、「選択されるワード線の本数」の関係を限定するものであるから、補正事項1についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第17条の2第3項第2号に規定する要件をみたしている。
また、願書に最初に添付した明細書の【0017】には、「(2) 読み出し動作で選択されるワード線の本数よりも、書き込み動作で選択されるワード線の本数を多くしたこと。つまり、読み出し動作のページサイズよりも書き込み動作のページサイズの方を大きくしたこと。」と記載されているから、補正事項1についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
(b)補正事項2について
補正事項2についての補正は、請求項を削除するものであるから、特許法第17条の2第3項第1号に該当している。

したがって、補正事項1についての補正を含む本件補正は、特許法第17条の2第3項第2号に掲げる事項を目的とし、同法同条第2項で準用する特許法第17条第2項に規定する要件を満たしている。

ここで、補正事項1についての補正を含む本件補正は、特許法第17条の2第2項で準用する第17条第2項に規定する要件を満たし、かつ同法同条第3項第2号(特許請求の範囲の減縮)に掲げる事項を目的とするものであるから、本件補正について、同法同条第5項で準用する同法第126条第5項の規定に適合するか否かについて更に検討する。

(2)独立特許要件の検討
(2-1)刊行物に記載された発明
刊行物1.特開平1-229497号公報
原査定の拒絶の理由に引用された、本願の出願前に国内において頒布された特開平1-229497号公報には、第5図ないし第8図とともに以下の事項が記載されている。

「第5図は従来のEEPROMを示す回路図である。同図において、1,2はメモリセルであり、各々2つのメモリトランジスタMQ1,MQ2より2ビツト構成となっており、ワード線WL1,WL2を活性化させることで対応する各メモリセル1,2の選択トランジスタSTがオンし、読出し、書込みが可能となる。」(第1頁左下欄第18行?右下欄第4行)
「第6図は第5図で示したEEPROMの全体構成を示したブロック図である。同図において第5図のメモリセル1に相当するものがm×n構成でマトリクス状に形成されたのがメモリセルアレイMA1、メモリセル2に相当するメモリセルがm×n構成でマトリクス状に形成されたのがメモリセルアレイMA2である。従って、このEEPROMはm×nバイトのメモリセルアレイをロウデコーダRDの両側に配置しm×2nバイト構成となっている。
第7図は第5図,第6図で示したEEPROMの読出し動作を示すタイミング図である。以下、同図を参照しつつメモリセル1,2が選択された場合における読出し動作の説明をする。読出しは外部から書込み信号/WE(図示せず)を“H”とし、チップイネーブル信号/CEを“L”とすることで開始する(時刻ｔ_(1))。この時アドレス信号をロウデコーダ,コラムデコーダにより解析し、対応するワード線WL1及びYゲート信号YGaｔe1は“H”となる。その結果、ワード線WL1がゲートに接続された選択トランジスタSTがオンすることでメモリセル1内のメモリトランジスタMQ1,MQ2のゲートとコントロールゲート線CGL1、メモリトランジスタMQ1のドレインとビット線BL11、メモリトランジスタMQ2のドレインとビット線BL12が各々接続される。さらにYゲート信号YGaｔe1がゲートに入力されるトランジスタ30,32,33がオンすることでコントロールゲート線CGL1とコモンCG線39,ビット線BL11,BL12とI/O線37,38が接続される。
コモンCG線39には、図示しないコントロールゲート線電位制御回路によって読出し電位(0V)が与えられているため、メモリセル1内のメモリトランジスタMQ1,MQ2のゲートにはコントロールゲート線CGL1,選択トランジスタSTを介して0Vが与えられる。この時、信号SLRが“H”レベルに設定されておりメモリトランジスタMQ1,MQ2のソースは接地される。
従って、メモリトランジスタMQ1,MQ2のオン,オフによりビット線BL11,BL12に電流が流れるか、流れないかが決定する。センスアンプ3,4はビット線BL11,BL12の電流の流れの有無を検知し、例えばビット線BLT1に電流が流れると読出し信号RD1として“L”を出力する。また同時にビット線BL11,BL12の電位を1V程度に保つ。次に時刻ｔ_(2)で、信号/CEが再び立下ることで次の読出しが始まり、同様にしてメモリセル2の内容が読出される。
第8図は第5図,第6図で示したEEPROMの書込み動作を示すタイミング図である。以下、同図を参照しつつ書込み動作の説明を行う。
書込みは、外部から書込み信号/WEを“L”とし、チップイネーブル信号/CEを“L”とすることで開始する(時刻ｔ_(1))。まず、リセット信号BLR及びCGRを一定期間“H”に設定することで、全ビット線BL,コントロールゲート線CGLを接地する。そして、1バイトのデータ取込みのための図示しないバイトロードタイマを起動させ、コラムラッチ活性化信号CLEを“H”に設定する。また、アドレスを解析することでコラムデコーダにより選択されたYゲート信号YGaｔe1が“H”となる。その結果、トランジスタ30,32,33がオンし、コントロールゲート線CGL1とコモンCG線39、ビット線BL11,BL12とI/O線37,38が各々接続される。一方、トランジスタ7,8がオンしていることから、書込みドライバ5,6,トランジスタ7,8,ビット線BL1,BL2を介して書込みデータWD1(=“L”),WD2がコラムラッチ112,113に与えられる。また、図示しないコントロールゲート線制御回路によりコモンCG線39が“H”に設定されるのでコントロールゲート線CGL1を介してコラムラッチ111に“H”がラッチされる。次に時刻ｔ_(2)からコラムラッチ121?123への書込みデータWD1(=“H”),WD2の書込みが同様に行われる。このようにして2バイトのデータを1ページとしてコラムラッチに書込む。以上が外部書込みサイクルである。
次に、バイトロードタイマが時刻ｔ_(1)より100μ秒程度の期間が経過し終了すると内部書込みサイクルに入る。
内部書込みサイクルに入ると図示しない消去タイマが時刻ｔ_(3)で起動することで消去サイクルが始まる。消去サイクルにおいて高電圧スイッチ11,21に15?20V程度の高電圧Vｐｐ及び5?10MHｚ程度で発振するクロックφが供給され活性化する。この時には、すべてのYゲート信号YGaｔeがオフしている。その結果、コラムラッチ11,21には“H”がラッチされているので、コントロールゲート線CGL1,CGL2がVｐｐまで立上げられ、ロウデコーダRDで選択されたワード線WL1,WL2もVｐｐに立上ることから、メモリセル1,2内の全メモリトランジスタMQの消去(“1”の書込み)が行われる。
消去用タイマが“L”になり終了すると、図示しないプログラム用タイマが時刻ｔ_(4)で起動しコントロールゲート線リセット信号CGRが“H”となり、全コントロールゲート線CGLが接地される。同時にVｐｐスイッチ12,13,22,23に高電圧Vｐｐ及びクロックφが供給される。そして、信号SLRが“L”となりトランジスタ9はオフしており、全メモリトランジスタMQのソースはフローティングとなり、ワード線WL1,WL2は高電圧Vｐｐを維持し続ける。一方、第8図に示すように“H”をラッチしたコラムラッチ112に接続されたビット線BL11はVｐｐに立上り、“L”をラッチしたコラムラッチ122に接続されたビット線BL21は“L”のままである。従って、メモリセル1,2において“H”をラッチしたコラムラッチに接続されたビット線に接続されたメモリトランジスタMQのみ“0”の書込みが行われる。」(第2頁右上欄第13行?第3頁右下欄第5行)(注:摘示事項の中で文字列の上に「-」を付した記号は、本審決においては文字列の前に「/」を付加して表記している。)
「[発明が解決しようとする課題〕
従来のEEPROMの如く不揮発性半導体記憶装置は以上のように構成されており、大容量化に伴いビット線,コントロールゲート線の配線容量が大きくなると、読出し時及びコラムラッチへのデータ書込み時に、ビット線,コントロールゲート線を充放電する時間がより一層必要となる。このため、読出し,書込みにおけるアクセス時間が遅くなるという問題点があった。」(第3頁右下欄第10?18行)
刊行物1の「そして、信号SLRが“L”となりトランジスタ9はオフしており、全メモリトランジスタMQのソースはフローティングとなり、ワード線WL1,WL2は高電圧Vｐｐを維持し続ける。一方、第8図に示すように“H”をラッチしたコラムラッチ112に接続されたビット線BL11はVｐｐに立上り、“L”をラッチしたコラムラッチ122に接続されたビット線BL21は“L”のままである。従って、メモリセル1,2において“H”をラッチしたコラムラッチに接続されたビット線に接続されたメモリトランジスタMQのみ“0”の書込みが行われる。」(第3頁左下欄第13行ないし右下欄第5行)の記載から、書込時には、ワード線WL1,WL2が同時に高電圧Vｐｐを維持し、メモリセル1,2の両方に同時に書込が行われていることは明らかであるから、ワード線WL1,WL2は同時に選択されていると言える。
よって、刊行物1には以下の発明が記載されている。
「m×n構成のマトリクス状に形成され、メモリセル1を含むメモリセルアレイMA1と、
m×n構成のマトリクス状に形成され、メモリセル2を含むたメモリセルアレイMA2と、
メモリセル1に接続されるビット線BL11、BL12及びメモリセル2に接続されるビット線BL21、BL22と、
メモリセル1に接続されるワード線WL1及びメモリセル2に接続されるWL2と、
センスアンプ3,4と、
からなる不揮発性半導体記憶装置において、
読出し時は、メモリセル1に接続されるワード線WL1を“H”として、ワード線WL1に接続された前記メモリセル1を選択して読出し、次いで、メモリセル2に接続されるワード線WL2を“H”として、ワード線WL2に接続された前記メモリセル2を選択して読出し、
書込み時は、ワード線WL1、WL2を同時に選択して、前記メモリセル1及び前記メモリセル2に対して同時にデータの書込みを行うことを特徴とする不揮発性半導体記憶装置。」

刊行物2.特開平6-5085号公報
原査定の拒絶の理由に引用された、本願の出願前に国内において頒布された特開平6-5085号公報には、図1ないし図4とともに以下の事項が記載されている。

「【0004】・・・NAND型EEPROMではメモリセルを直列に接続しているためにセル電流が小さく、ビット線の放電には数μｓの時間を要する。よってランダムリードには約10μｓかかる。データは1ページ分、センスアンプ兼データラッチ回路にラッチされる。ページリードは、このラッチデータを読み出すだけであるから約100nｓで読める。例えばページ長が256バイトのもので、1ページのデータを読み出すには、ランダムリード1回とページリード255回で(10+0.1×255)μｓで約35μｓの時間を要する。よって複数のページのデータを読み出す場合には、ページの切り替え部で10μｓのランダムリード動作を必要とする。
【0005】
【発明が解決しようとする課題】上述のように従来のNAND型EEPROMにおいては、複数のページにわたるデータを読み出す際に、ページの切り替わり部分で10μｓのランダムリード動作を必要とするため、読み出しに時間がかかるという問題があった。
【0006】本発明は以上のような問題に鑑みなされたもので、その目的とするところは、ページの切り替わり点でのランダムリード動作が不要で読み出しの高速化を図ることができる不揮発性半導体記憶装置を提供することにある。」
「【0010】図1は、本実施例に係るNAND型EEPROMを用いた不揮発性半導体記憶装置の構成を示すブロック図である。同図中、1はメモリ手段としてのメモリセルアレイであり、所定単位のデータ書き込み領域であるページの集合からなるブロックに分割され、このブロックを最小消去単位として構成されている。このメモリセルアレイ1に対し、データ書き込み、読み出しを行うためのラッチ手段としてのセンスアンプ兼ラッチ回路2が設けられている。このセンスアンプ兼ラッチ回路2は、2A,2Bに2分割されている。本実施例では、1ページを256ビットとしたとき、センスアンプ兼ラッチ回路2は128ビットずつに分割されているとする。センスアンプ兼ラッチ回路2はデータ入出力バッファ6につながり、アドレスバッファ4からのアドレス信号をうけるカラムデコーダ3の出力を入力として受けるようになっている。またメモリセルアレイ1に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ5が設けられ、メモリセルアレイ1が形成されるｐ型基板(またはｐ型ウェル)の電位を制御するための基板電位制御回路7が設けられている。」
「【0012】ここで2ページに書き込まれたデータを読み出す場合を例にとり、図4のタイミングチャートを用いて、本実施例の読み出し動作を説明する。
【0013】まず1ページ目はセンスアンプ兼ラッチ回路2A,2Bとも同時に動作する。ΦFA,ΦFBを”H”とし、ΦSPA,ΦSPBを”H”、ΦSNA,ΦSNBを”L”、ΦRPA,ΦRPBを”H”、ΦRNA,ΦRNBを”L”としてC^(2) MOSフリップフロップFFA,FFBを非活性としたのち、ΦP’を”L”としてビット線をVCCにプリチャージする。次に選択された制御ゲートをVSSに非選択の制御ゲートをVCCに、選択された選択ゲートをVCCにする。ここで、選択されたメモリセルが消去されており、負のしきい値を持っていれば、セル電流が流れビット線はVSSに放電される。またメモリセルが正のしきい値を持っていればセル電流は流れずビット線はVCCレベルを維持する。次いで、ΦSPA,ΦSPBを”L”、ΦSNA,ΦSNBを”H”としてビット線電位を検知し、ΦRPA,ΦRPBを”L”、ΦRNA,ΦRNBを”H”とすることによってデータをラッチする。そのあと、ΦFA,ΦFBを”L”とする。
【0014】次に、カラムゲートCSLiが開き、センスアンプ兼ラッチ回路2Aの最下位アドレスから1ページ目のページ読み出しを行う。128アドレス分(カラムアドレス0?127)読み出したところで、センスアンプ兼ラッチ回路2A側のメモリセルに対し、2ページ目のロウアドレスに対するランダムリード動作を行う。これはアドレスが128であることを検知して行われる。ΦFAを”H”とし、ΦSPAを”H”、ΦSNAを”L”、ΦRPAを”H”、ΦRNAを”L”、ΦRPAを”H”、ΦRNAを”L”としてC^(2) MOSフリップフロップFFAを非活性としたのち、ΦP’を”L”としてビット線をVCCにプリチャージする。次に選択された制御ゲートをVSSに、非選択の制御ゲートをVCCに、選択された選択ゲートをVCCにする。次にΦSPAを”L”、ΦSNAを”H”としてビット線電位を検知し、ΦRPAを”L”、ΦRNAを”H”とすることによってデータをラッチする。そのあとΦFAを”L”とする。1ページ目のページ読み出しが256アドレス分進んだところでは既に次の2ページ目の128カラムアドレス分はセンスアンプ兼ラッチ回路2Aにデータがラッチされているので、ランダムリード動作をする必要はない。ここで、センスアンプ兼ラッチ回路2Aから2ページ目のカラムアドレス0?127までをページリードしている間に、センスアンプ兼ラッチ回路2B側のメモリセルに対し、2ページ目の残りのアドレスに対するランダムリード動作を行う。ΦFBを”H”とし、ΦSPBを”L”、ΦRPBを”H”、ΦRNBを”L”としてC^(2) MOSフリップフロップFFBを非活性としたのち、ΦP’を”L”としてビット線をVCCにプリチャージする。次に選択された制御ゲートをVSSに、非選択の制御ゲートをVCCに、選択された選択ゲートをVCCにする。次にΦSPBを”L”、ΦSNBを”H”としてビット線電位を検知し、ΦRPBを”L”、ΦRNBを”H”とすることによってデータをラッチする。そのあとΦFBを”L”とする。
【0015】以上のように、1ページを128ビットずつに分割したメモリセルの一方をページ読み出ししている間に、他方のランダムリード動作を行うことによって、ページの切り替り点でもランダムリード動作を挟むことなくページリードのタイミングを保ったまま複数のページにわたるデータの読み出しが可能となる。」

(2-2)対比
補正後の請求項1に係る発明(以下、「補正発明」という。)と刊行物1に記載された発明(以下、「刊行物発明」という。)とを対比する。
(a)刊行物発明の「メモリセルアレイMA1」と「メモリセルアレイMA2」を合わせたものが、補正発明の「アレイ」に対応しているから、刊行物発明の「メモリセルアレイMA1」と「メモリセルアレイMA2」のそれぞれは、補正発明の「複数のサブアレイ」に対応している。
(b)刊行物発明の「不揮発性半導体記憶装置」は、補正発明の「半導体記憶装置」に相当している。
(c)刊行物発明は、「読出し時は、メモリセル1に接続されるワード線WL1を“H”として、ワード線WL1に接続された前記メモリセル1を選択して読出し、次いで、メモリセル2に接続されるワード線WL2を“H”として、ワード線WL2に接続された前記メモリセル2を選択して読出し」ており、メモリアレイMA1にあるメモリセル1に接続されるワード線WL1を一本選択し、その後、メモリセルアレイMA2にあるメモリセル2に接続されるワード線WL2を選択している。一方、「書込み時は、ワード線WL1、WL2を同時に選択して、前記メモリセル1及び前記メモリセル2に対して同時にデータの書込みを行」ているから、メモリセルアレイMA1のメモリセル1に接続されるワード線WL1とメモリセルアレイMA2のメモリセル2のワード線WL2を同時に選択、つまり2本のワード線を選択しているから、刊行物発明では、読み出し動作と書き込み動作とで、選択されるワード線の本数が異なっていることは明らかである。
したがって、刊行物発明の「書込み時は、ワード線WL1、WL2を同時に選択して」は、補正発明の「書き込み動作では、複数のサブアレイに対してそれぞれ1本のワード線を同時に選択し、読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多くしたこと」に対応している。

よって、補正発明と刊行物発明とは、
「複数本ずつのワード線とビット線が配設され、これらワード線とビット線に書き替え可能な不揮発性メモリセルが配置されたアレイを複数に分割した半導体記憶装置において、
読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、
読み出し動作では、分割したアレイのうちいずれかのアレイに対して1本のワード線を選択し、該ワード線に繋がるメモリセルのデータをリードし、
書き込み動作では、分割したアレイの双方に対してそれぞれ1本のワード線を同時に選択し、読み出し動作で選択されるワード線の本数よりも書き込み動作で選択されるワード線の本数を多くしたことを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違する。

[相違点1]
補正発明は、「互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にトンネル電流によって書き替え可能な不揮発性メモリセルが配置され」ているのに対して、刊行物発明は、メモリセル1,2はm×n構成のマトリクス状に形成されているものの、回路図(第5図)においては、メモリセル1,2に接続されるビット線BL11ないしBL22と、ワード線WL1,WL2は交差しておらず、メモリセル1,2を構成するメモリトランジスタMQ1及びMQ2は、当該交差する部位に配置されていない点。
[相違点2]
補正発明は、「トンネル電流によって書き替え可能な不揮発性メモリセル」を配置しているのに対して、刊行物発明では、EEPROMのメモリトランジスタMQ1,MQ2を備えているものの、トンネル電流によって書き替え可能である点が明確でない点。
[相違点3]
補正発明は、「アレイを複数のサブアレイに分割」しているのに対して、刊行物発明では、「アレイ」を「メモリセルアレイMA1」と「メモリセルアレイMA2」に分割している点。
[相違点4]
補正発明は、「読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、 読み出し動作では、複数のサブアレイのうちの1つに対して1本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して1本のワード線を選択してランダムリードし」ているのに対して、刊行物発明は、「読出し時は、メモリセル1に接続されるワード線WL1を“H”として、ワード線WL1に接続された前記メモリセル1を選択して読出し、次いで、メモリセル2に接続されるワード線WL2を“H”として、ワード線WL2に接続された前記メモリセル2を選択して読出し、書込み時は、ワード線WL1、WL2を同時に選択して、前記メモリセル1及び前記メモリセル2に対して同時にデータの書込みを行」っているものの、読出し時のランダムリード及びページリードに関して明らかでない点。

(2-3)相違点の検討
以下、相違点について検討する。
相違点1について
不揮発性半導体記憶装置において、選択トランジスタに接続されるワード線とビット線を交差するように配設し、その交差部にメモリトランジスタを配置することは、例えば、特開平5-6680号公報(「【0017】次に、図22を参照しながらメモリセルアレイ11およびその周辺の回路構成を詳細に説明する。 【0018】メモリセルアレイ11において、複数行のメモリセルに対応して複数のワード線WL1?WLnが配列され、複数列のメモリセルに対応して複数のビット線が配列されている。また、メモリセルの複数行に対応して複数のコントロールゲートCG1?CGnが配列されている。複数のビット線は、各々が8本のビット線BL0?BL7からなるバイト1?mに分類されている。1本のワード線に接続されるすべてのメモリセル(バイト1?mのメモリセル)をページと呼ぶ。」、図22を参照)にも示されているように、従来周知の技術にすぎないから、刊行物発明において、当該従来周知の技術を採用することにより、補正発明の如く、「互いに交差する複数本ずつのワード線とビット線が配設されており、これらワード線とビット線の各交差部に」「書き替え可能な不揮発性メモリセルが配置」するように構成することは当業者が容易になし得たものである。
また、本願明細書において、不揮発性メモリセルが具体的にどのようなもので、ワード線が不揮発性メモリセルの具体的にどこに接続されるものであるのか明確ではないが、ワード線が、行方向にメモリセルを選択する信号を伝達するための配線という意味であるとすれば、刊行物発明において、ワード線WL1,WL2以外に、メモリトランジスタMQ1,MQ2のゲートに接続される配線も該当し、また、コントロールゲート線CGLも該当するから、仮に、これらの配線又はコントロールゲート線CGLを補正発明の「ワード線」に相当するものであるとした場合についても検討する。
まず、メモリトランジスタMQ1,MQ2のゲートに接続される配線を補正発明の「ワード線」とした場合を検討すると、不揮発性半導体記憶装置において、メモリトランジスタのゲートに接続される配線とビット線を交差するように配設し、その交差部にメモリトランジスタを配置することは、例えば、上記した特開平5-6680号公報にも示されているように、従来周知の技術にすぎないから、このような場合であっても、補正発明の如く構成することは当業者が容易になし得たものである。
次に、刊行物発明の「コントロールゲート線CGL」を補正発明の「ワード線」とした場合を検討すると、刊行物1の第5図から、「コントロールゲート線CGL」は、メモリセル1,2の選択トランジスタSTのドレインと接続されており、その途中で、ビット線BL11ないしBL22と交差していることは明らかであるから、「コントロールゲート線CGL」とビット線BL11ないしBL22の交差部にメモリセル1,2が配置されていることは明らかである。したがって、この場合については、実質的な相違点とはなり得ない。

相違点2について
書き換え時に消費する電流の低減を図るために、トンネル電流によって書き替えを行うことは、例えば、特開平6-77437号公報(「【0014】上記、F-Nトンネル現象を用いた不揮発性半導体装置は、トンネル電流という微小電流を用いてデータの書換えを行うため、低消費電力化に有効であった。」参照)、特開平6-96592号公報(「【0016】・・・これにより、各メモリセルにおいては、チャネル領域からフローティングゲートにトンネル電流が流れて書き込みが行われる。トンネル電流の電流値は小さいことから、複数のメモリセルについて一括して書き込んでも、その書き込みに要する全電流値は小さなものに抑えられる。」参照)に記載されているように、従来周知の技術事項であるから、刊行物発明の「メモリセル1」及び「メモリセル2」の書換えを「トンネル電流」によって行い、刊行物発明において、補正発明の如く、「トンネル電流によって書き替え可能な不揮発性メモリセル」とすることは、当業者が容易になし得たものである。

相違点3について
刊行物発明の「メモリセルアレイMA1」と「メモリセルアレイMA2」は、第6図に示されたEEPROM全体構成を示したブロック図をみると、ロウデコーダの両側に配置されたメモリセルアレイの領域を示しており、なおかつ、下記「相違点4について」の(b)において検討しているとおり、「メモリセルアレイMA1」に設けられるワード線WL1と「メモリセルアレイMA2」に設けられるワード線WL2は独立に選択可能である。一方、本願の図1をみると、「サブアレイ」はロウデコーダの両側に配置されたメモリアレイの領域を示しており、また、読み出し動作でワード線は「サブアレイ」毎に独立に選択可能であるから、相違点3は実質的なものではない。
仮に、相違点であるとしても、不揮発性半導体記憶装置において、「アレイ」を「サブアレイ」に分割して制御することは、例えば、特開平4-47595号公報(「このフラッシュEEPROMにおいて、メモリアレイは2つのサブアレイ1aおよび1bに分割される。」(第11頁右上欄第4行?同第6行)参照)、特開平4-228193号公報(「【0069】図1を参照して、このフラッシュEEPROMにおいて、メモリアレイは2つのサブアレイ1aおよび1bに分割される。」参照)に記載されるように、従来周知・慣用の技術事項であるから、刊行物発明において、「メモリセルアレイMA1」と「メモリセルアレイMA2」をそれぞれ「サブアレイ」とすることは、当業者が容易になし得たものである。

相違点4について
(a)刊行物1には、「そして、1バイトのデータ取込みのための図示しないバイトロードタイマを起動させ、コラムラッチ活性化信号CLEを“H”に設定する。また、アドレスを解析することでコラムデコーダにより選択されたYゲート信号YGaｔe1が“H”となる。その結果、トランジスタ30,32,33がオンし、コントロールゲート線CGL1とコモンCG線39、ビット線BL11,BL12とI/O線37,38が各々接続される。一方、トランジスタ7,8がオンしていることから、書込みドライバ5,6,トランジスタ7,8,ビット線BL1,BL2を介して書込みデータWD1(=“L”),WD2がコラムラッチ112,113に与えられる。また、図示しないコントロールゲート線制御回路によりコモンCG線39が“H”に設定されるのでコントロールゲート線CGL1を介してコラムラッチ111に“H”がラッチされる。次に時刻ｔ_(2)からコラムラッチ121?123への書込みデータWD1(=“H”),WD2の書込みが同様に行われる。このようにして2バイトのデータを1ページとしてコラムラッチに書込む。」(第3頁左上欄第10行?右上欄第11行)、「消去用タイマが“L”になり終了すると、図示しないプログラム用タイマが時刻ｔ_(4)で起動しコントロールゲート線リセット信号CGRが“H”となり、全コントロールゲート線CGLが接地される。同時にVｐｐスイッチ12,13,22,23に高電圧Vｐｐ及びクロックφが供給される。そして、信号SLRが“L”となりトランジスタ9はオフしており、全メモリトランジスタMQのソースはフローティングとなり、ワード線WL1,WL2は高電圧Vｐｐを維持し続ける。一方、第8図に示すように“H”をラッチしたコラムラッチ112に接続されたビット線BL11はVｐｐに立上り、“L”をラッチしたコラムラッチ122に接続されたビット線BL21は“L”のままである。従って、メモリセル1,2において“H”をラッチしたコラムラッチに接続されたビット線に接続されたメモリトランジスタMQのみ“0”の書込みが行われる。」(第3頁左下欄第8行?右下欄第5行)との記載があるから、2バイトのデータを1ページとすること、ワード線WL1,WL2に接続されるメモリセル1,2が2バイトのデータを記憶することは明らかである。
(b)また、刊行物発明は、「読出し時は、メモリセル1に接続されるワード線WL1を“H”として、ワード線WL1に接続された前記メモリセル1を選択して読出し、次いで、メモリセル2に接続されるワード線WL2を“H”として、ワード線WL2に接続された前記メモリセル2を選択して読出し」ているのであるから、上記(a)を勘案すると、読み出し時に、ワード線WL1,WL2は独立に選択可能なものであり、2つのメモリセルアレイMA1,MA2に分けて記憶された1ページのデータを2回に分けて読み出していることになる。
(c)一方、刊行物2には、ブロックに分割されたメモリセルアレイ1に対し、データ書き込み、読み出しを行うためのラッチ手段としてのセンスアンプ兼ラッチ回路2を設け、センスアンプ兼ラッチ回路2は、2A,2Bに2分割することが記載され、なおかつ、読み出し方法として、「次に、カラムゲートCSLiが開き、センスアンプ兼ラッチ回路2Aの最下位アドレスから1ページ目のページ読み出しを行う。128アドレス分(カラムアドレス0?127)読み出したところで、センスアンプ兼ラッチ回路2A側のメモリセルに対し、2ページ目のロウアドレスに対するランダムリード動作を行う。・・・1ページ目のページ読み出しが256アドレス分進んだところでは既に次の2ページ目の128カラムアドレス分はセンスアンプ兼ラッチ回路2Aにデータがラッチされているので、ランダムリード動作をする必要はない。ここで、センスアンプ兼ラッチ回路2Aから2ページ目のカラムアドレス0?127までをページリードしている間に、センスアンプ兼ラッチ回路2B側のメモリセルに対し、2ページ目の残りのアドレスに対するランダムリード動作を行う。」(【0014】)こと、つまり、2つのセンスアンプ兼ラッチ回路2A,2Bを用いて、「1ページを128ビットずつに分割したメモリセルの一方をページ読み出ししている間に、他方のランダムリード動作を行う」(【0015】)ことが記載されている。これにより、「ページの切り替り点でもランダムリード動作を挟むことなくページリードのタイミングを保ったまま複数のページにわたるデータの読み出しが可能となる。」(【0015】)との作用・効果を奏するものである。
(d)そして、ランダムリードよりもページリードの方が高速読み出しが可能であることは従来から周知の技術事項であって、刊行物2には、ページリードを採用するにあたり、さらにページの切り替わり点でのランダムリード動作が不要で読み出しの高速化ができることが開示されており、また、刊行物発明は、1ページのデータを2つの「メモリセルアレイMA1」,「メモリセルアレイMA2」に分割して記憶し、かつワード線WL1とワード線WL2は独立に選択可能なものである。
そうすると、刊行物発明において、高速読み出しを行うためにページリードを採用し、なおかつ、より高速な読み出しを可能とするために、ページの切り替わり点でのランダムリード動作が不要となるように、刊行物2に記載された、2つのセンスアンプ兼ラッチ回路2A,2Bを用いて、分割したメモリセルの一方をページ読み出ししている間に、他方のランダムリード動作を行うことを採用すること、つまり、「センスアンプ3,4」を「ビット線BL11,BL12」と「ビット線BL21,BL22」の各「ビット線」に設けると共にラッチ機能を持たせ、なおかつ、独立して選択可能なワード線WL1,WL2を利用して、読み出し時には、選択されたワード線に繋がるメモリセルのデータをランダムリードしてラッチし、該ラッチしたデータをページリードしている間に、別のアレイ(サブアレイ)に対して1本のワード線を選択してランダムリードするようにして、補正発明の如く、「読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、 読み出し動作では、複数のサブアレイのうちの1つに対して1本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して1本のワード線を選択してランダムリード」するように構成することは、当業者が容易になし得たものである。
したがって、補正発明は、刊行物1及び刊行物2に記載された発明及び従来周知慣用の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができない。

4.むすび
以上のとおりであるから、補正発明は、特許法第29条第2項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、特許法第17条の2第5項により準用する同法第126条第5項の規定に適合しない。
よって、本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明
平成17年11月14日付の手続補正は上記のとおり却下されたので、本願の請求項1ないし8に係る発明は、平成16年12月3日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし8に記載された事項により特定されるものであり、請求項1に係る発明は、その請求項1に記載されている事項により特定される以下のとおりのものである。
「【請求項1】互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にトンネル電流によって書き替え可能な不揮発性メモリセルが配置されたアレイを複数のサブアレイに分割した半導体記憶装置において、
読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、
読み出し動作では、複数のサブアレイのうちの1つに対して1本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して1本のワード線を選択してランダムリードし、
書き込み動作では、複数のサブアレイに対してそれぞれ1本のワード線を同時に選択することを特徴とする半導体記憶装置。」

第4.刊行物に記載された発明
刊行物1及び刊行物2に記載される事項は、「第2 3.(2)(2-1)刊行物に記載された発明」に記載したとおりであり、刊行物1には、先に記載した「刊行物発明」が記載されている。

第5.対比
本願の請求項1に係る発明(以下、「本願発明」という。)と刊行物発明とを対比する。
(a)刊行物発明の「メモリセルアレイMA1」と「メモリセルアレイMA2」を合わせたものが、本願発明の「アレイ」に相当しているから、刊行物発明の「メモリセルアレイMA1」と「メモリセルアレイMA2」は、本願発明の「複数のサブアレイ」に対応している。
(b)刊行物発明の「不揮発性半導体記憶装置」は、本願発明の「半導体記憶装置」に相当している。
(c)刊行物発明の「書込み時は、ワード線WL1、WL2を同時に選択して、前記メモリセル1及び前記メモリセル2に対して同時にデータの書込みを行」うことは、本願発明の「書き込み動作では、複数のサブアレイに対してそれぞれ1本のワード線を同時に選択すること」に対応する。

よって、本願発明と刊行物発明とは、
「複数本ずつのワード線とビット線が配設され、これらワード線とビット線に書き替え可能な不揮発性メモリセルが配置されたアレイを複数に分割した半導体記憶装置において、
読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、
読み出し動作では、分割したアレイのうちいずれかのアレイに対して1本のワード線を選択し、該ワード線に繋がるメモリセルのデータをリードし、
書き込み動作では、分割したアレイの双方に対してそれぞれ1本のワード線を同時に選択することを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違する。

[相違点1]
本願発明は、「互いに交差する複数本ずつのワード線とビット線が配設され、これらワード線とビット線の各交差部にトンネル電流によって書き替え可能な不揮発性メモリセルが配置され」ているのに対して、刊行物発明は、メモリセル1,2はm×n構成のマトリクス状に形成されているものの、回路図(第5図)においては、メモリセル1,2に接続されるビット線BL11ないしBL22と、ワード線WL1,WL2は交差しておらず、メモリセル1,2を構成するメモリトランジスタMQ1及びMQ2は、当該交差する部位に配置されていない点。
[相違点2]
本願発明は、「トンネル電流によって書き替え可能な不揮発性メモリセル」を配置しているのに対して、刊行物発明では、EEPROMのメモリトランジスタMQ1,MQ2を備えているものの、トンネル電流によって書き替え可能である点が明確でない点。
[相違点3]
本願発明では、「アレイを複数のサブアレイ」に分割しているのに対して、刊行物発明では、「アレイ」を「メモリセルアレイMA1」と「メモリセルアレイMA2」に分割している点。
[相違点4]
本願発明は、「読み出し動作では、複数のサブアレイのうちの1つに対して1本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して1本のワード線を選択してランダムリード」しているのに対して、刊行物発明は、「読出し時は、メモリセル1に接続されるワード線WL1を“H”として、ワード線WL1に接続された前記メモリセル1を選択して読出し、次いで、メモリセル2に接続されるワード線WL2を“H”として、ワード線WL2に接続された前記メモリセル2を選択して読出し」ている点。

第6.当審の判断
以下、各相違点について検討する。
相違点1について
不揮発性半導体記憶装置において、選択トランジスタに接続されるワード線とビット線を交差するように配設し、その交差部にメモリトランジスタを配置することは、例えば、特開平5-6680号公報(「【0017】次に、図22を参照しながらメモリセルアレイ11およびその周辺の回路構成を詳細に説明する。 【0018】メモリセルアレイ11において、複数行のメモリセルに対応して複数のワード線WL1?WLnが配列され、複数列のメモリセルに対応して複数のビット線が配列されている。また、メモリセルの複数行に対応して複数のコントロールゲートCG1?CGnが配列されている。複数のビット線は、各々が8本のビット線BL0?BL7からなるバイト1?mに分類されている。1本のワード線に接続されるすべてのメモリセル(バイト1?mのメモリセル)をページと呼ぶ。」、図22を参照)にも示されているように、従来周知の技術にすぎないから、刊行物発明において、当該従来周知の技術を採用することにより、本願発明の如く、「互いに交差する複数本ずつのワード線とビット線が配設されており、これらワード線とビット線の各交差部に」「書き替え可能な不揮発性メモリセルが配置」するように構成することは当業者が容易になし得たものである。
また、本願明細書において、不揮発性メモリセルが具体的にどのようなもので、ワード線が不揮発性メモリセルのどこに接続されるものであるのか明確ではないが、ワード線が、行方向にメモリセルを選択する信号を伝達するための配線という意味であるとすれば、刊行物発明において、ワード線WL1,WL2以外に、メモリトランジスタMQ1,MQ2のゲートに接続される配線も該当し、また、コントロールゲート線CGLも該当するから、仮に、これらの配線又はコントロールゲート線CGLを本願発明の「ワード線」に相当するものであるとした場合についても検討する。
まず、メモリトランジスタMQ1,MQ2のゲートに接続される配線を本願発明の「ワード線」とした場合を検討すると、不揮発性半導体記憶装置において、メモリトランジスタのゲートに接続される配線とビット線を交差するように配設し、その交差部にメモリトランジスタを配置することは、例えば、上記した特開平5-6680号公報にも示されているように、従来周知の技術にすぎないから、このような場合であっても、本願発明の如く構成することは当業者が容易になし得たものである。
次に、刊行物発明の「コントロールゲート線CGL」を本願発明の「ワード線」とした場合を検討すると、刊行物1の第5図から、「コントロールゲート線CGL」は、メモリセル1,2の選択トランジスタSTのドレインと接続されており、その途中で、ビット線BL11ないしBL22と交差していることは明らかであるから、「コントロールゲート線CGL」とビット線BL11ないしBL22の交差部にメモリセル1,2が配置されていることは明らかである。したがって、この場合については、実質的な相違点とはなり得ない。
相違点2について
書き換え時に消費する電流の低減を図るために、トンネル電流によって書き替えを行うことは、例えば、特開平6-77437号公報(「【0014】上記、F-Nトンネル現象を用いた不揮発性半導体装置は、トンネル電流という微小電流を用いてデータの書換えを行うため、低消費電力化に有効であった。」参照)、特開平6-96592号公報(「【0016】・・・これにより、各メモリセルにおいては、チャネル領域からフローティングゲートにトンネル電流が流れて書き込みが行われる。トンネル電流の電流値は小さいことから、複数のメモリセルについて一括して書き込んでも、その書き込みに要する全電流値は小さなものに抑えられる。」参照)に記載されているように、従来周知の技術事項であるから、刊行物発明の「メモリセル1」及び「メモリセル2」の書換えを「トンネル電流」によって行い、刊行物発明において、本願発明の如く、「トンネル電流によって書き替え可能な不揮発性メモリセル」とすることは、当業者が容易になし得たものである。

相違点3について
刊行物発明の「メモリセルアレイMA1」と「メモリセルアレイMA2」は、第6図に示されたEEPROM全体構成を示したブロック図をみると、ロウデコーダの両側に配置されたメモリセルアレイの領域を示しており、なおかつ、第2.3.(2)(2-3)「相違点4について」の(b)において検討しているとおり、「メモリセルアレイMA1」に設けられるワード線WL1と「メモリセルアレイMA2」に設けられるワード線WL2は独立に選択可能である。一方、本願の図1をみると、「サブアレイ」はロウデコーダの両側に配置されたメモリアレイの領域を示しており、また、読み出し動作でワード線は「サブアレイ」毎に独立に選択可能であるから、相違点3は実質的なものではない。
仮に、相違点であるとしても、不揮発性半導体記憶装置において、「アレイ」を「サブアレイ」に分割して制御することは、例えば、特開平4-47595号公報(「このフラッシュEEPROMにおいて、メモリアレイは2つのサブアレイ1aおよび1bに分割される。」(第11頁右上欄第4行?同第6行)参照)、特開平4-228193号公報(「【0069】図1を参照して、このフラッシュEEPROMにおいて、メモリアレイは2つのサブアレイ1aおよび1bに分割される。」参照)に記載されるように、従来周知・慣用の技術事項であるから、刊行物発明において、「メモリセルアレイMA1」と「メモリセルアレイMA2」をそれぞれ「サブアレイ」とすることは、当業者が容易になし得たものである。

相違点4について
刊行物1及び2には、第2.3.(2)(2-3)「相違点4について」(a)ないし(c)において既に検討したとおりの事項が記載されている。
そして、ランダムリードよりもページリードの方が高速読み出しが可能であることは従来から周知の技術事項であって、刊行物2には、ページリードを採用するにあたり、さらにページの切り替わり点でのランダムリード動作が不要で読み出しの高速化ができることが開示されており、また、刊行物発明は、1ページのデータを2つの「メモリセルアレイMA1」,「メモリセルアレイMA2」に分割して記憶し、かつワード線WL1とワード線WL2は独立に選択可能なものである。
そうすると、刊行物発明において、高速読み出しを行うためにページリードを採用し、なおかつ、より高速な読み出しを可能とするために、ページの切り替わり点でのランダムリード動作が不要となるように、刊行物2に記載された、2つのセンスアンプ兼ラッチ回路2A,2Bを用いて、分割したメモリセルの一方をページ読み出ししている間に、他方のランダムリード動作を行うことを採用すること、つまり、「センスアンプ3,4」を「ビット線BL11,BL12」と「ビット線BL21,BL22」の各「ビット線」に設けると共にラッチ機能を持たせ、なおかつ、独立して選択可能なワード線WL1,WL2を利用して、読み出し時には、選択されたワード線に繋がるメモリセルのデータをランダムリードしてラッチし、該ラッチしたデータをページリードしている間に、別のアレイ(サブアレイ)に対して1本のワード線を選択してランダムリードするようにして、本願発明の如く、「読み出し動作と書き込み動作とで、選択されるワード線の本数を異ならせ、 読み出し動作では、複数のサブアレイのうちの1つに対して1本のワード線を選択し、該ワード線に繋がるメモリセルのデータをランダムリードしてラッチし、ラッチしたデータをページリードしている間に、別のサブアレイに対して1本のワード線を選択してランダムリード」するように構成することは、当業者が容易になし得たものである。

よって、本願発明は、刊行物1及び2に記載された発明及び従来周知・慣用の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7.むすび
以上のとおりであるから、本願は、請求項2ないし8に係る発明は検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2008-03-05 
結審通知日 2008-03-11 
審決日 2008-03-24 
出願番号 特願平6-206182
審決分類 P 1 8・ 575- Z (G11C)
P 1 8・ 572- Z (G11C)
P 1 8・ 121- Z (G11C)
最終処分 不成立  
前審関与審査官 石川 正二、飯田 清司  
特許庁審判長 河合 章
特許庁審判官 井原 純
齋藤 恭一
発明の名称 半導体記憶装置  
代理人 鈴江 武彦  

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