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審決分類 審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 特17条の2、3項新規事項追加の補正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
管理番号 1177491
審判番号 不服2007-2742  
総通号数 102 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-06-27 
種別 拒絶査定不服の審決 
審判請求日 2007-01-22 
確定日 2008-05-07 
事件の表示 平成 6年特許願第 63339号「半導体装置の製造方法」拒絶査定不服審判事件〔平成 6年12月22日出願公開、特開平 6-350090〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成6年3月31日の出願(パリ条約による優先権主張1993年4月1日、英国)の出願であって、平成18年10月19日付けで拒絶査定がなされ、これに対して平成19年1月22日に拒絶査定に対する審判請求がなされるとともに、同年2月21日付けで手続補正がなされたものである。

2.平成19年2月21日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成19年2月21日付けの手続補正を却下する。
[理由]
(1)本件補正の内容
本件補正は、補正前の請求項1ないし12において、補正前の請求項1を削除し、補正前の請求項1を引用する補正前の請求項4を補正後の請求項1とし、補正前の請求項5及び6を削除し、補正前の請求項2、3及び7ないし12を、補正後の請求項2ないし9とするとともに、明細書の0006段落及び0035段落を補正するものである。
また、補正後の請求項1についての補正は、補正前の請求項1及び4である、
「【請求項1】 絶縁ゲート電界効果装置を具える半導体装置を製造する方法において、
第1主面および第2主面を有する半導体本体に、一導型の第1領域を設ける工程を含み、第1領域は、反対導電型の第2領域によって第1主面から分離されており、
少なくとも1つのウインドウを画成するマスクを、第1主面に設け、前記ウインドウを経て前記半導体本体をエッチングして、第2領域を経て第1領域内に延在する溝を画成し、前記溝の表面にゲート絶縁体の層を設け、前記溝内にゲート導電領域を設けて、前記ゲート絶縁体層とともに、第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構造を画成する工程を含み、前記ゲート導電領域は、酸化されると絶縁材料を形成する酸化し得る導電材料で形成されており、
前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程を含み、
第1主面構造上に層を設けて、前記層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記層の一部分を残存させるとともに、この部分の下側に第2領域内に一導電型の第3領域を画成する工程と、
第2領域および第3領域の両方に接触する導電層を堆積する工程とを含むことを特徴とする導体装置の製造方法。
【請求項4】 一導電型の層を形成して第1主面から第2領域を分離し、前記異方性エッチングを継続して前記一導電型の層を貫通してエッチングを行い第3領域を画成する工程を含むことを特徴とする請求項1、2または3に記載の半導体装置の製造方法。」
を、補正後の請求項1である
「【請求項1】 絶縁ゲート電界効果装置を具える半導体装置を製造する方法において、
第1主面および第2主面を有する半導体本体に、一導型の第1領域を設ける工程を含み、第1領域は、反対導電型の第2領域によって第1主面から分離されており、
少なくとも1つのウインドウを画成するマスクを、第1主面に設け、前記ウインドウを経て前記半導体本体をエッチングして、第2領域を経て第1領域内に延在する溝を画成し、前記溝の表面にゲート絶縁体の層を設け、前記溝内にゲート導電領域を設けて、前記ゲート絶縁体層とともに、第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構造を画成する工程を含み、前記ゲート導電領域は、酸化されると絶縁材料を形成する酸化し得る導電材料で形成されており、
前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程と、
一導電型の不純物を、注入および拡散によって第2領域に導入して、前記半導体本体の第1主面に延在する一導電型の前記半導体本体内に表面層を与える工程と、
第1主面構造上に被覆層を設けて、前記被覆層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記被覆層の一部分を残存させる工程と、
残存した前記被覆層部分に覆われることなく露出している前記表面層を異方性エッチングして、第2領域をエッチングすることなく、下側の第2領域を露出させて、残存した前記被覆層部分の下側に一導電型の第3領域を画成する工程と、
第2領域および第3領域の両方に接触する導電層を堆積する工程とを含むことを特徴とする半導体装置の製造方法。」
とするものである。

(2)補正内容の整理
本件補正のうち、補正後の請求項1についてされた補正の内容を、以下に整理する。
〈補正事項1〉
補正前の請求項1に記載の「第1主面構造上に層を設けて、前記層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記層の一部分を残存させるとともに、この部分の下側に第2領域内に一導電型の第3領域を画成する工程」のうち、「第1主面構造上に層を設けて、前記層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記層の一部分を残存させるとともに、」を「第1主面構造上に被覆層を設けて、前記被覆層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記被覆層の一部分を残存させる工程」とすること。
〈補正事項2〉
補正前の請求項4に記載の「一導電型の層を形成して第1主面から第2領域を分離し、前記異方性エッチングを継続して前記一導電型の層を貫通してエッチングを行い第3領域を画成する工程」のうち「一導電型の層を形成して第1主面から第2領域を分離し、」を「一導電型の不純物を、注入および拡散によって第2領域に導入して、前記半導体本体の第1主面に延在する一導電型の前記半導体本体内に表面層を与える工程」とし、補正後の請求項1に係る発明を特定すること。
〈補正事項3〉
補正前の請求項1に記載の「この部分の下側に第2領域内に一導電型の第3領域を画成する工程」、及び補正前の請求項4に記載の「前記異方性エッチングを継続して前記一導電型の層を貫通してエッチングを行い第3領域を画成する工程」を、「残存した前記被覆層部分に覆われることなく露出している前記表面層を異方性エッチングして、第2領域をエッチングすることなく、下側の第2領域を露出させて、残存した前記被覆層部分の下側に一導電型の第3領域を画成する工程」とし、補正後の請求項1に係る発明を特定する事項とすること。

(3)本件の各補正事項についての検討
(3-1)新規事項について
〈補正事項3について〉
本願の願書に最初に添付された明細書又は図面(以下、「当初明細書等」という。)には「次いで、スペーサ10aおよびキャップ領域9をマスクとして用いて下側の第2領域3が露出されるまで異方性エッチングを区域11′を異方性エッチングして絶縁スペーサ10aのすぐ下側の第3領域11を画成する。次に、金属化層、一般にアルミニウムを堆積し、且つパターニングして第3領域11と接触しこれを第2領域3に短絡して電位寄生バイポーラ作用を禁止する第1電極12と、適切な接点ウインドウ(図示せず)を経て絶縁ゲート構体に接触する第2ゲート電極(図示せず)とを画成する。第2主面には他の金属化層14を設けて基板13と接触する第3電極を形成する。」(0032段落)と記載されている。そして、図7及び図8には「区域11′」が除去され、「第3電極」が形成される工程が図示されている。
上記記載によれば、当初明細書等には、「スペーサ10aおよびキャップ領域9」をマスクとして用いて、「区域11′」を下側の「第2領域3が露出されるまで」「異方性エッチング」することが記載されていると認められる。しかし、「第2領域3が露出されるまで」「異方性エッチング」された場合に露出する「第2領域3」は、「第2領域3」の「区域11′」との界面であるとは記載されていないから、「第2領域3」のエッチングされた表面であるとも解され、「第2領域3が露出されるまで」「異方性エッチング」する旨の記載には、「第2領域3」が途中までエッチングされた時点でエッチングを停止する態様が含まれ、当初明細書等の他の記載を参照しても、「第2領域」をエッチングしないことは特定されていない。
しかるに、補正事項3についての補正は、「第2領域をエッチングすることなく」との特定を新たに追加するものであるから、当初明細書等の範囲内でなされたものではなく、特許法第17条の2第2項において準用する同法第17条第2項の要件を満たさない。

したがって、補正事項3についての補正を含む本件補正は、出願当初の明細書及び図面に記載した事項の範囲内においてなされたものではないから、特許法第17条の2第2項において準用する同法第17条第2項の規定を満たさず、同法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

なお、上記補正事項3についての補正を含む本件補正は、上記(3-1)で検討したとおり、特許法第17条の2第2項において準用する同法第17条第2項に規定する要件を満たしていないが、以下においては、仮に、上記補正事項3についての補正が特許法第17条の2第2項において準用する同法第17条第2項に規定する要件を満たし、さらに、補正後の請求項1についての補正が特許法第17条の2第3項第2号に掲げる、特許請求の範囲の減縮を目的とするものとして、本件補正後の請求項1に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、特許法第17条の2第5項において準用する同法第126条第5項の規定に適合するか否かについても、さらに検討する。

(3-2)独立特許要件について
(3-2-1)補正後の発明
本件補正後の請求項1に係る発明(以下、「補正発明」という。)は、その請求項1に記載される「一導型」が「一導電型」の誤記であると認定し、その請求項1に記載されている事項により特定される以下のとおりのものである。
「【請求項1】 絶縁ゲート電界効果装置を具える半導体装置を製造する方法において、
第1主面および第2主面を有する半導体本体に、一導電型の第1領域を設ける工程を含み、第1領域は、反対導電型の第2領域によって第1主面から分離されており、
少なくとも1つのウインドウを画成するマスクを、第1主面に設け、前記ウインドウを経て前記半導体本体をエッチングして、第2領域を経て第1領域内に延在する溝を画成し、前記溝の表面にゲート絶縁体の層を設け、前記溝内にゲート導電領域を設けて、前記ゲート絶縁体層とともに、第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構造を画成する工程を含み、前記ゲート導電領域は、酸化されると絶縁材料を形成する酸化し得る導電材料で形成されており、
前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程と、
一導電型の不純物を、注入および拡散によって第2領域に導入して、前記半導体本体の第1主面に延在する一導電型の前記半導体本体内に表面層を与える工程と、
第1主面構造上に被覆層を設けて、前記被覆層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記被覆層の一部分を残存させる工程と、
残存した前記被覆層部分に覆われることなく露出している前記表面層を異方性エッチングして、第2領域をエッチングすることなく、下側の第2領域を露出させて、残存した前記被覆層部分の下側に一導電型の第3領域を画成する工程と、
第2領域および第3領域の両方に接触する導電層を堆積する工程とを含むことを特徴とする半導体装置の製造方法。」

(3-2-2)刊行物記載の発明
(3-2-2-1)刊行物1:特開平03-011765号公報
原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平03-011765号公報(以下、「刊行物1」という。)には、第1図とともに以下の事項が記載されている。
「2.特許請求の範囲
(1)第1主面の表面側から見て、第1の導電型を有する第1の単結晶シリコン半導体層、第2の導電型を有する第2の単結晶シリコン半導体層、第1の導電型を有する第3の単結晶シリコン半導体層から成る積層構造の単結晶シリコン半導体基板を用いてMOS型半導体装置を製造する方法において、
前記第1主面上に第1の絶縁膜と第2の絶縁膜を順次堆積する工程と、
フォトリソグラフィーで描画したレジストをマスクとして前記第2の絶縁膜と前記第1の絶縁膜を順次除去し、第1と第2の絶縁膜の加工面及び前記第1の単結晶半導体層の表面からなる第1のU字型の溝を形成する工程と、
前記レジスト除去後に第3の絶縁膜を堆積し、続いて異方性エッチングにより平坦部の該第3の絶縁膜のみを除去し、前記第1のU字型の溝の側壁部のみに第3の絶縁膜を残す工程と、
前記第2の絶縁膜と第3の絶縁膜をマスクとして前記第1の単結晶シリコン半導体層と第2の単結晶シリコン半導体層を異方性エッチングし、前記第2の単結晶シリコン半導体層よりも深い第2のU字型の溝を形成する工程と、
前記第2及び第3の絶縁膜を除去し、前記第1の絶縁膜をマスクとして前記第2のU字型の溝の内面を酸化してゲート酸化膜を形成する工程と、
前記第2のU字型の溝内部に非単結晶シリコン半導体層を埋め込み前記単結晶シリコン半導体基板の表面を平坦化する工程と、
前記第1の主面側で前記第1の絶縁膜で覆われていない領域を選択酸化することにより第4の絶縁膜を形成する工程と、
前記第1の絶縁膜を除去した後、前記第4の絶縁膜をマスクとして前記第1の単結晶シリコン半導体層を除去し、前記第2の単結晶シリコン半導体層に至る第3の溝を形成する工程と、
前記第3の溝に電極金属を埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。」(請求項1)
「第1図(a)?(g)は本発明方法の一実施例を示す工程断面図である。第1図において、面方位(100)でn型の低抵抗単結晶シリコン半導体基板24上にn型の高抵抗単結晶シリコン半導体層25をエピタキシャル成長した後、薄いシリコン酸化膜26を例えば熱酸化により形成し、例えばボロンと燐をイオン注入した後、熱拡散によりp型のチャネル領域27,n型のソース領域28を形成する。その後減圧化学気相成長法により、例えばシリコン窒化膜29とシリコン酸化膜30を順次形成する(第1図(a))。次にフォトリソグラフィにより所望の領域のみにレジストパターンを形成した後、このレジストパターンをマスクとしてシリコン酸化膜30,シリコン窒化膜29,シリコン酸化膜26を例えばRIE法を用いて順次エツチングしてU字型の溝24aを形成し、レジストを除去する。次いで例えば減圧化学気相成長法によりシリコン酸化膜31を堆積した後、RIE法により平坦部のシリコン酸化膜31をエツチングし、前記シリコン酸化膜30,シリコン窒化膜29,シリコン酸化膜26からなるパターン溝24aの側壁部にシリコン酸化膜31を残す(第1図(b))。
次に、前記シリコン酸化膜30,31をマスクとして例えばRIE法を用いてソース領域28とチャネル領域27をエツチングし、高抵抗単結晶シリコン半導体層25に到達する深さのU字型の溝24bを形成する。その後、犠牲酸化とウェットエツチング等でRIE法による損傷や汚染等を除去した後、シリコン酸化膜30と31を除去する。その後シリコン窒化膜29をマスクとして選択酸化によりゲート酸化膜32を形成する(第1図(c))。次いでゲート電極として燐添加多結晶シリコン33を例えば減圧化学気相成長法で堆積し、この燐添加多結晶シリコン33をエッチバックしシリコン窒化膜29を露出させる(第1図(d))。次に前記シリコン窒化膜29をマスクとして選択酸化によりシリコン酸化膜34を形成した後、シリコン窒化膜29とシリコン酸化膜26を順次除去する(第1図(e))。次に前記シリコン酸化膜34をマスクとしてp型のチャネル領域27に到達する深さの溝24cを形成する(第1図(f))。しかる後、ソース電極として例えばAl35を堆積する。さらにフォトレジストをマスクとしてAl35をパタンニングし、ドレイン電極としてAl36を低抵抗単結晶シリコン半導体基板の第2主面側に堆積することにより、縦型の高耐圧大電流MIS型半導体装置が完成する(第1図(g)))。
このように本実施例の製造方法によると、
a)自己整合技術の導入により、ゲートの溝エツチングからソース電極コンタクトまでマスク1枚で形成が可能であり、素子の微細化を図ることができ、単位面積当りのゲート幅を増やすことができるため、高耐圧大電流MIS型半導体装置の高性能化が可能である。
b)チャネル領域の電位をソース電位に固定するための電極コンタクトを自己整合技術を用いて縦方向に取っているため、実効ゲート幅とパターン上でのゲート幅が一致し、単位面積当りのゲート幅を増やすことができ、高耐圧大電流MIS型半導体装置の高性能化が可能である。
c)ゲート酸化膜形成の際、耐酸化性のマスクが溝のコーナー部より後退しているため、溝上部、のコーナー部でゲート酸化膜が薄くなり、ゲート酸化膜の耐圧劣化による信頼性の低下といった問題点を解消することができ、高信頼性が得られる。等の利点を有する。」(第4頁左下欄第15行ないし第5頁右上欄第20行)

(ア)刊行物1の請求項1に記載の「第1主面の表面側から見て、第1の導電型を有する第1の単結晶シリコン半導体層、第2の導電型を有する第2の単結晶シリコン半導体層、第1の導電型を有する第3の単結晶シリコン半導体層から成る積層構造の単結晶シリコン半導体基板」、及び第5頁左上欄第18行ないし第20行に記載の「ドレイン電極としてAl36を低抵抗単結晶シリコン半導体基板の第2主面側に堆積する」から、刊行物1には、請求項1に記載の「積層構造の単結晶シリコン半導体基板」が「第1主面」を有し、前記「第1主面」に対向する反対側の面として「第2主面」を有することが開示されている。
(イ)刊行物1には、請求項1の「第1主面の表面側から見て、第1の導電型を有する第1の単結晶シリコン半導体層、第2の導電型を有する第2の単結晶シリコン半導体層、第1の導電型を有する第3の単結晶シリコン半導体層から成る積層構造の単結晶シリコン半導体基板を用いてMOS型半導体装置を製造する方法」の実施例として、刊行物1の第4頁左下欄第16行ないし同頁右下欄第5行に、「面方位(100)でn型の低抵抗単結晶シリコン半導体基板24上にn型の高抵抗単結晶シリコン半導体層25をエピタキシャル成長した後、薄いシリコン酸化膜26を例えば熱酸化により形成し、例えばボロンと燐をイオン注入した後、熱拡散によりp型のチャネル領域27,n型のソース領域28を形成する。その後減圧化学気相成長法により、例えばシリコン窒化膜29とシリコン酸化膜30を順次形成する(第1図(a))。」と記載されている。すなわち、「第1の導電型を有する低抵抗単結晶シリコン半導体基板」上にn型の高抵抗単結晶シリコン半導体層からなる「第1導電型を有する第3の単結晶シリコン半導体層」をエピタキシャル成長した後、「薄いシリコン酸化膜26」を熱酸化により形成し、ボロンと燐をイオン注入し、熱拡散することにより、チャネル領域である「第2の導電型を有する第2の単結晶シリコン半導体層」、及び、ソース領域である「第1の導電型を有する第1の単結晶シリコン半導体層」を形成する工程を実行し、その後、「第1主面」上にシリコン窒化膜からなる「第1の絶縁膜」とシリコン酸化膜からなる「第2の絶縁膜」とを順次堆積することが、開示されている。
(ウ)刊行物1の第1図(a)には「シリコン窒化膜29」と「シリコン酸化膜30」とが「シリコン酸化膜26」の上に形成されることが図示されているから、刊行物1には、請求項1に記載の「第1の絶縁膜」と「第2の絶縁膜」が「第1主面」上に「シリコン酸化膜26」を介して順次堆積されることが開示されている。
(エ)刊行物1の第4頁右下欄第5ないし第10行に記載の、「フォトリソグラフィにより所望の領域のみにレジストパターンを形成した後、このレジストパターンをマスクとしてシリコン酸化膜30,シリコン窒化膜29,シリコン酸化膜26を例えばRIE法を用いて順次エツチングしてU字型の溝24aを形成し」より、刊行物1には、請求項1に記載の「第1のU字型の溝」を形成する工程は、フォトリソグラフィーで描画したレジストをマスクとして「第2の絶縁膜」、「第1の絶縁膜」、及び「シリコン酸化膜26」を順次除去し、前記「第1の絶縁膜」、前記「第2の絶縁膜」、及び前記「シリコン酸化膜26」の加工面及び「第1の単結晶シリコン半導体層」の表面からなる「第1のU字型の溝」を形成する工程であることが開示されている。
(オ)刊行物1の第1図(b)には、「第1のU字型の溝」の「シリコン酸化膜31」が除去された領域に、「ソース領域28」の表面が露出することが図示されているから、刊行物1には、シリコン酸化膜からなる「平坦部の第3の絶縁膜」のみを除去することにより、「第2及び第3の絶縁膜」が、少なくとも1つの「第1の単結晶シリコン半導体層」の表面を露出する部分を画成することが、開示されている。
(カ)刊行物1の第1図(c)には、「シリコン酸化膜30」及び「シリコン酸化膜31」により画成された、「ソース領域28」の表面を露出する部分を通して「ソース領域28」及び「チャネル領域27」が除去されることが図示されているから、刊行物1には、請求項1に記載の「第2及び第3の絶縁膜」の「第1の単結晶シリコン半導体層」の表面を露出する部分を経て、前記「第1の単結晶シリコン半導体層」及び「第2の単結晶シリコン半導体層」を異方性エッチングすることが開示されている。
(キ)刊行物1の第1図(c)には、「溝24b」が「n型の高抵抗単結晶シリコン半導体層25」内に延在する形状が画定されることが図示されているから、刊行物1には、請求項1に記載の「異方性エッチング」により「第1の単結晶シリコン半導体層」及び「第2の単結晶シリコン半導体層」を経て、「第3の単結晶シリコン半導体層」内に延在する「第2のU字型の溝」が画成されることが、開示されている。
(ク)刊行物1の第5頁左上欄第6ないし第9行に「ゲート電極として燐添加多結晶シリコン33を例えば減圧化学気相成長法で堆積し、この燐添加多結晶シリコン33をエッチバックしシリコン窒化膜29を露出させる(第1図(d))」と記載されていること、及び「燐添加多結晶シリコン」が酸化されると絶縁材料を形成する酸化し得る導電材料であることは自明であることから、刊行物1には請求項1に記載の「第2のU字型の溝」内部に燐添加多結晶シリコンからなる「非単結晶シリコン半導体層」を埋め込み「単結晶シリコン半導体基板」の表面を平坦化する工程により「ゲート電極」が形成されること、及び「ゲート電極」を形成する前記「非単結晶シリコン半導体層」が酸化されると絶縁材料を形成する酸化し得る導電材料であることが実質的に開示されている。
(ケ)刊行物1の第1図(d)ないし(g)には、「ゲート電極」となる「燐添加多結晶シリコン33」が「ゲート酸化膜32」を介して「チャネル領域27」と対向する構造が図示されており、前記「チャネル領域27」の前記「ゲート酸化膜32」との界面にチャネルが画成されることは明らかであるから、刊行物1には、請求項1に記載の「第2の単結晶シリコン半導体層」のチャネルが画成される区域により囲まれた「ゲート酸化膜」及び「ゲート電極」が、開示されている。
(コ)刊行物1の第1図(f)には、「ソース領域28」に到達する深さの「溝24c」が「p型のチャネル領域27」を露出すること、及び、「シリコン酸化膜34」の下側に「ソース領域28」が残存されることが図示されているから、刊行物1には、請求項1に記載のシリコン酸化膜からなる「第4の絶縁膜」をマスクとして「第1の単結晶シリコン半導体層」を除去することにより、「第2の単結晶シリコン半導体層」を露出させる「第3の溝」を形成し、前記「第4の絶縁膜」からなるマスクの下側に「第1の単結晶シリコン半導体層」を画成する工程が開示されている。
(サ)刊行物1の第1図(g)には、「Al35」が「p型のチャネル領域27」及び「ソース領域28」に接続することが図示されているから、刊行物1には、「第3の溝」に埋め込まれるAlからなる「電極金属」が「第1の単結晶シリコン半導体層」及び「第2の単結晶シリコン半導体層」の両方に接触することが開示されている。
(シ)刊行物1の第5頁左上欄第18ないし20行に記載の「ソース電極として例えばAl35を堆積する」より、刊行物1には請求項1に記載の「電極金属」を「堆積」により埋め込むことが開示されている。

したがって、刊行物1には、以下の発明(以下、「刊行物発明」という。)が記載されている。
「MOS型半導体装置を製造する方法において、
第1主面及び第2主面を有する積層構造の単結晶シリコン半導体基板を形成する工程であって、第1の導電型を有する低抵抗単結晶シリコン半導体基板上に第1の導電型を有する第3の単結晶シリコン半導体層をエピタキシャル成長した後、薄いシリコン酸化膜26を熱酸化により形成し、ボロンと燐をイオン注入した後、熱拡散することにより第2の導電型を有する第2の単結晶シリコン半導体層及び第1の導電型を有する第1の単結晶シリコン半導体層を形成する工程を含み、
前記積層構造の単結晶シリコン半導体基板は、前記第1主面の表面側から見て、第1の導電型を有する前記第1の単結晶シリコン半導体層、第2の導電型を有する前記第2の単結晶シリコン半導体層、第1の導電型を有する前記第3の単結晶シリコン半導体層から成り、
前記第1主面上に前記シリコン酸化膜26を介して第1の絶縁膜と第2の絶縁膜を順次堆積する工程と、
フォトリソグラフィーで描画したレジストをマスクとして前記第2の絶縁膜、前記第1の絶縁膜、及び前記シリコン酸化膜26を順次除去し、前記第1の絶縁膜、前記第2の絶縁膜、及び前記シリコン酸化膜26の加工面及び前記第1の単結晶シリコン半導体層の表面からなる第1のU字型の溝を形成する工程と、
前記レジスト除去後に第3の絶縁膜を堆積し、続いて異方性エッチングにより平坦部の前記第3の絶縁膜のみを除去し、前記第1のU字型の溝の側壁部のみに前記第3の絶縁膜を残し、少なくとも1つの前記第1の単結晶シリコン半導体層の表面を露出する部分を画成する第2及び第3の絶縁膜を設け、
前記第2及び第3の絶縁膜をマスクとして、前記第2及び第3の絶縁膜の前記第1の単結晶シリコン半導体層の表面を露出する部分を経て、前記第1の単結晶シリコン半導体層と前記第2の単結晶シリコン半導体層を異方性エッチングして、前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する、前記第2の単結晶シリコン半導体層よりも深い第2のU字型の溝を画成する工程と、
前記第2及び第3の絶縁膜を除去し、前記第1の絶縁膜をマスクとして前記第2のU字型の溝の内面を酸化してゲート酸化膜を形成する工程と、
前記第2のU字型の溝内部に非単結晶シリコン半導体層を埋め込み前記積層構造の単結晶シリコン半導体基板の表面を平坦化することによりゲート電極を設けて、前記第2の単結晶シリコン半導体層のチャネルが画成される区域により囲まれた前記ゲート酸化膜及び前記ゲート電極を画成する工程を含み、前記ゲート電極は酸化されると絶縁材料を形成する酸化し得る導電材料で形成されており、
前記第1の主面側で前記第1の絶縁膜で覆われていない前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を選択酸化することにより第4の絶縁膜を形成する工程と、
前記第4の絶縁膜をマスクとして、前記第1の単結晶シリコン半導体層を除去し、前記第2の単結晶シリコン半導体層を露出させ、前記第2の単結晶シリコン半導体層に至る第3の溝を形成し、前記第4の絶縁膜からなるマスクの下側に前記第1の単結晶シリコン半導体層を画成する工程と、
前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層の両方に接触する電極金属を堆積して前記第3の溝に埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。」

(3-2-2-2)刊行物2:特開平03-289176号公報
原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平03-289176号公報(以下、「刊行物2」という。)には、第6図とともに以下の事項が記載されている。
「まず、第6図(a)のごとく、n^(-)型シリコン基板表面にマスク材100をパターニングして、U字型絶縁ゲート用の溝を蝕刻する。蝕刻は方向性ドライエツチングによって基板表面になるべく垂直に蝕刻する。
次に、第6図(b)のごとく、溝の内壁にゲート酸化膜5を形成し、次にP^(+)型ポリシリコン4を堆積させて埋め、表面が平坦になるように蝕刻する。そしてゲート電極となるP^(+)型ポリシリコン4の表面を酸化して絶縁ゲートを完成させる。
次に、第6図(c)のごとく、マスク材100を除去し、露出したシリコン基板1を蝕刻し、絶縁ゲートの一部を露出させる。
次に、第6図(d)のごとく、リンガラスなどのマスク材7を表面に堆積させる。この際、マスク材7は露出した絶縁ゲートの側壁にも平坦な部分と同じ厚さに堆積するようにする。これを短時間加熱すれば、リンガラスからの不純物の拡散によってソース領域3となるn^(+)領域が形成される。もちろんソース領域の形成には別途イオン注入によって形成し、別のマスク材を用いても構わない。
次に、第6図(e)のごとく、マスク材7を方向性ドライエツチングによって基板表面に垂直に蝕刻し、露出した絶縁ゲートの側壁にのみマスク材7を残す。素子のチャネル厚Hは、ここに堆積されるマスク材7の厚さ(図の横方向の幅)によって精度良く制御される。
次に、第6図(f)のごとく、この側壁のマスク材7をマスクにして、基板シリコンを方向性ドライエツチングによって垂直に蝕刻し、ソース金属用の溝を形成する。
これにソース金属を蒸着等の方法で形威し、パターニングすることによって第1図の基本構造が完成する。
なお、ソース金属はドレイン領域lとなるシリコン基板とショットキー接合するが、表面のソース領域とはオーミック接続する。
また、絶縁ゲートの平面構造は、単純なストライプ構造でも、メツシュ構造でも構わない。
上記のように、本発明の半導体装置においては、
○1チャネル長が短くてもチャネルの遮断特性を保てること、
○2従来のMOSFETが反転層に主電流を通して制御しているのに対し、これより抵抗率の低い蓄積層を使って主電流を制御すること、
○3基本構造を実現するのに、フォトプロセス1回で済み、かつチャネルがデバイスの深さ方向に形成されることから構造単位が小さく、チャネル密度を高くできること、
により、チャネル抵抗は従来のMOSFETに比べて1桁程度低くなる。」(第6頁左上欄第15行ないし同頁右下欄第5行)

(3-2-3)対比
補正発明と刊行物発明とを対比する。
(ア)刊行物発明の「MOS型半導体装置」は、補正発明の「絶縁ゲート電界効果装置を具える半導体装置」に相当する。したがって、刊行物発明の「MOS型半導体装置を製造する方法」は、補正発明の「絶縁ゲート電界効果装置を具える半導体装置を製造する方法」に相当する。
(イ)刊行物発明の「積層構造の単結晶シリコン半導体基板」は、「MOS型半導体装置」を構成する半導体層となるから、補正発明の「半導体本体」に相当する。
(ウ)刊行物発明の「第3の単結晶シリコン半導体層」と「第1主面」の間には「第2の単結晶シリコン半導体層」が介在し、前記「第3の単結晶シリコン半導体層」は前記「第1主面」から分離され、前記「第2の単結晶シリコン半導体層」の一部は、「ゲート電極」及び「ゲート酸化膜」を囲むチャネルが画成される領域となるから、刊行物発明の「第1の導電型を有する第3の単結晶シリコン半導体層」及び「第2の導電型を有する第2の単結晶シリコン半導体層」は補正発明の「一導電型の第1領域」及び「反対導電型の第2領域」に相当する。そして、刊行物発明の「前記積層構造の単結晶シリコン半導体基板は、前記第1主面の表面側から見て、第1の導電型を有する前記第1の単結晶シリコン半導体層、第2の導電型を有する前記第2の単結晶シリコン半導体層、第1の導電型を有する前記第3の単結晶シリコン半導体層から成」る構造は、補正発明の「第1領域は、」「第1主面から分離され」る構造に相当する。
(エ)刊行物発明の「第1の導電型を有する低抵抗単結晶シリコン半導体基板上に第1の導電型を有する第3の単結晶シリコン半導体層をエピタキシャル成長した後、薄いシリコン酸化膜26を熱酸化により形成し、ボロンと燐をイオン注入した後、熱拡散することにより第2の導電型を有する第2の単結晶シリコン半導体層及び第1の導電型を有する第1の単結晶シリコン半導体層を形成する工程」は、結果として「第1主面及び第2主面を有する積層構造の単結晶シリコン半導体基板」に「第1の導電型を有する第3の単結晶シリコン半導体層」を形成するから、補正発明の「第1主面および第2主面を有する半導体本体に、一導電型の第1領域を設ける工程」に相当する。
(オ)刊行物発明の「前記第1の単結晶シリコン半導体層の表面を露出する部分を画成する第2及び第3の絶縁膜」及び「前記第2及び第3の絶縁膜をマスクとして、前記第2及び第3の絶縁膜の前記第1の単結晶シリコン半導体層の表面を露出する部分」は、「第1の単結晶シリコン半導体層」及び「第2の単結晶シリコン半導体層」のエッチングされる領域を画成するものであるから、それぞれ補正発明の「少なくとも一つのウィンドウを画成するマスク」及び「ウィンドウ」に相当する。そして、刊行物発明の「前記第1主面上に前記シリコン酸化膜26を介して第1の絶縁膜と第2の絶縁膜を順次堆積する工程と、 フォトリソグラフィーで描画したレジストをマスクとして前記第2の絶縁膜、前記第1の絶縁膜、及び前記シリコン酸化膜26を順次除去し、前記第1の絶縁膜、前記第2の絶縁膜、及び前記シリコン酸化膜26の加工面及び前記第1の単結晶シリコン半導体層の表面からなる第1のU字型の溝を形成する工程と、 前記レジスト除去後に第3の絶縁膜を堆積し、続いて異方性エッチングにより平坦部の前記第3の絶縁膜のみを除去し、前記第1のU字型の溝の側壁部のみに前記第3の絶縁膜を残し、少なくとも1つの前記第1の単結晶シリコン半導体層の表面を露出する部分を画成する第2及び第3の絶縁膜を設け」る工程は、補正発明の「少なくとも1つのウインドウを画成するマスクを、第1主面に設け」る工程に相当する。
(カ)刊行物発明の「第2のU字型の溝」は、「第1主面」から「前記第3の単結晶シリコン半導体層」内に延在するから、補正発明の「溝」に相当する。そして、刊行物発明の「前記第2及び第3の絶縁膜をマスクとして、前記第2及び第3の絶縁膜の前記第1の単結晶シリコン半導体層の表面を露出する部分を経て、前記第1の単結晶シリコン半導体層と前記第2の単結晶シリコン半導体層を異方性エッチングして、前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する、前記第2の単結晶シリコン半導体層よりも深い第2のU字型の溝を画成する」ことは、補正発明の「前記ウインドウを経て前記半導体本体をエッチングして、」「第1領域内に延在する溝を画成」することに相当する。
(キ)刊行物発明の「ゲート酸化膜」は、結果として「第2のU字型の溝」の表面に設けられ、層状であると認められるから、補正発明の「ゲート絶縁体の層」に相当する。そして、刊行物発明の「前記第1の絶縁膜をマスクとして前記第2のU字型の溝の内面を酸化してゲート酸化膜を形成する工程」は、補正発明の「前記溝の表面にゲート絶縁体の層を設け」る工程に相当する。
(ク)刊行物発明の「ゲート電極」及び「前記第2の単結晶シリコン半導体層のチャネルが画成される区域」は、補正発明の「ゲート導電領域」及び「第2領域の導電チャネル画成区域」に相当する。また、補正発明において、「第2領域の導電チャネル画成区域」により囲まれた領域には「ゲート絶縁体の層」及び「ゲート導電領域」のみが形成されるから、刊行物発明の「前記ゲート酸化膜及び前記ゲート電極」は、補正発明の「絶縁ゲート構造」に相当する。そして、刊行物発明の「前記第2のU字型の溝内部に非単結晶シリコン半導体層を埋め込み前記積層構造の単結晶シリコン半導体基板の表面を平坦化することによりゲート電極を設けて、前記第2の単結晶シリコン半導体層のチャネルが画成される区域により囲まれた前記ゲート酸化膜及び前記ゲート電極を画成する工程」は、補正発明の「前記溝内にゲート導電領域を設けて、前記ゲート絶縁体層とともに、第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構造を画成する工程」に相当する。
(ケ)刊行物発明の「前記ゲート電極は酸化されると絶縁材料を形成する酸化し得る導電材料で形成され」ている構成は、補正発明の「前記ゲート導電領域は、酸化されると絶縁材料を形成する酸化し得る導電材料で形成され」ている構成に相当する。
(コ)刊行物発明の「第1の単結晶シリコン半導体層」は、「第2の単結晶シリコン半導体層」と反対の導電型を有し、一部が除去され「ソース領域」となるから、刊行物発明の除去される前の「第1の導電型を有する第1の単結晶シリコン半導体層」は補正発明の「表面層」に相当し、刊行物発明の一部が除去され「第4の絶縁膜」の下に残存した「第1の導電型を有する第1の単結晶シリコン半導体層」は、補正発明の「一導電型の第3領域」に相当し、そして、刊行物発明の「前記第1の単結晶シリコン半導体層を画成する工程」は、補正発明の「一導電型の第3領域を画成する工程」に相当する。
(サ)刊行物発明の「電極金属」は補正発明の「導電層」に相当し、また、刊行物発明の「前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層の両方に接触する電極金属を堆積して前記第3の溝に埋め込む工程」は、補正発明の「第2領域および第3領域の両方に接触する導電層を堆積する工程」に相当する。

よって、補正発明と刊行物発明とは、
「絶縁ゲート電界効果装置を具える半導体装置を製造する方法において、
第1主面および第2主面を有する半導体本体に、一導電型の第1領域を設ける工程を含み、第1領域は、第1主面から分離されており、
少なくとも1つのウインドウを画成するマスクを、第1主面に設け、前記ウインドウを経て前記半導体本体をエッチングして、第1領域内に延在する溝を画成し、前記溝の表面にゲート絶縁体の層を設け、前記溝内にゲート導電領域を設けて、前記ゲート絶縁体層とともに、第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構造を画成する工程を含み、前記ゲート導電領域は、酸化されると絶縁材料を形成する酸化し得る導電材料で形成されており、
一導電型の第3領域を画成する工程と、
第2領域および第3領域の両方に接触する導電層を堆積する工程とを含むことを特徴とする半導体装置の製造方法。」
である点で一致し、以下の点で相違する。

〈相違点1〉
補正発明は、「第1領域は、反対導電型の第2領域によって第1主面から分離され」ているのに対し、
刊行物発明は、「前記積層構造の単結晶シリコン半導体基板は、前記第1主面の表面側から見て、第1の導電型を有する前記第1の単結晶シリコン半導体層、第2の導電型を有する前記第2の単結晶シリコン半導体層、第1の導電型を有する前記第3の単結晶シリコン半導体層から成」り、すなわち、「第1の導電型を有する第3の単結晶シリコン半導体層」が、「第1の導電型を有する第1の単結晶シリコン半導体層」及び「第2の導電型を有する第2の単結晶シリコン半導体層」によって「第1主面」から分離されている点。
〈相違点2〉
補正発明は、「第2領域を経て第1領域内に延在する溝を画成」するのに対し、
刊行物発明は、「前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する第2のU字型の溝を画成する」点。
〈相違点3〉
補正発明は、「一導電型の不純物を、注入および拡散によって第2領域に導入して、前記半導体本体の第1主面に延在する一導電型の前記半導体本体内に表面層を与え」るのに対して、
刊行物発明は、「第1主面及び第2主面を有する積層構造の単結晶シリコン半導体基板を形成する工程であって、第1の導電型を有する低抵抗単結晶シリコン半導体基板上に第1の導電型を有する第3の単結晶シリコン半導体層をエピタキシャル成長した後、薄いシリコン酸化膜26を熱酸化により形成し、ボロンと燐をイオン注入した後、熱拡散することにより第2の導電型を有する第2の単結晶シリコン半導体層及び第1の導電型を有する第1の単結晶シリコン半導体層を形成する」点。
〈相違点4〉
補正発明は、「前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程」、「第1主面構造上に被覆層を設けて、前記被覆層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記被覆層の一部分を残存させる工程」、及び「残存した前記被覆層部分に覆われることなく露出している前記表面層を異方性エッチングして、第2領域をエッチングすることなく、下側の第2領域を露出させて、残存した前記被覆層部分の下側に一導電型の第3領域を画成する工程」を含み、これらの工程により「第3領域」を画成しているのに対し、
刊行物発明は、「前記第1の主面側で前記第1の絶縁膜で覆われていない前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を選択酸化することにより第4の絶縁膜を形成する工程」及び「前記第4の絶縁膜をマスクとして、前記第1の単結晶シリコン半導体層を除去し、前記第2の単結晶シリコン半導体層を露出させ、前記第2の単結晶シリコン半導体層に至る第3の溝を形成し、前記第4の絶縁膜からなるマスクの下側に前記第1の単結晶シリコン半導体層を画成する工程」を有し、これらの工程により「第1の単結晶シリコン半導体層」を画成している点で相違する。

(3-2-4)相違点の検討
以下、各相違点について検討する。
〈相違点1ないし3について〉
刊行物発明は、「第1主面及び第2主面を有する積層構造の単結晶シリコン半導体基板を形成する工程であって、第1の導電型を有する低抵抗単結晶シリコン半導体基板上に第1の導電型を有する第3の単結晶シリコン半導体層をエピタキシャル成長した後、薄いシリコン酸化膜26を熱酸化により形成し、ボロンと燐をイオン注入した後、熱拡散することにより第2の導電型を有する第2の単結晶シリコン半導体層及び第1の導電型を有する第1の単結晶シリコン半導体層を形成する」ことにより、「第1の導電型を有する第1の単結晶シリコン半導体層」を「第2の導電型を有する第2の単結晶シリコン半導体層」と同時に形成しているため(相違点3に対応)、
「第3の単結晶シリコン半導体層」が、「第1の単結晶シリコン半導体層」及び「第2の単結晶シリコン半導体層」によって「第1主面」から分離され(相違点1に対応)、
「前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する第2のU字型の溝を画成する」(相違点2に対応)構成となっている。
しかし、刊行物発明において、「第1の単結晶シリコン半導体層」を形成する工程は、「第1の単結晶シリコン半導体層を画成する」ための「マスク」を形成する前までに実行されれば、「MOS型半導体装置」を製造する目的を達せられることは明らかである。また、「第1の単結晶シリコン半導体層」を形成する工程と、「第2の単結晶シリコン半導体層」を形成する工程とを、別に実行することに格別な効果も困難性も認められない。よって、刊行物発明において、「第1の単結晶シリコン半導体層」を形成する工程を、「第2の単結晶シリコン半導体層」を形成する工程と別工程とし、「第1の単結晶シリコン半導体層を画成する」ための「マスク」を形成する直前に実行すること、すなわち、「第3の単結晶シリコン半導体層」に「ボロン」を「イオン注入した後、熱拡散することにより」、「第2の単結晶シリコン半導体層」を形成し、続いて「第2のU字型の溝を画成する工程」と、「ゲート酸化膜を形成する工程」と、「ゲート電極を設け」る工程とを実行した後に、「第2の単結晶シリコン半導体層」に「燐をイオン注入した後、熱拡散することにより」、「第1の単結晶シリコン半導体層」を形成し、補正発明の如く「一導電型の不純物を、注入および拡散によって第2領域に導入して、前記半導体本体の第1主面に延在する一導電型の前記半導体本体内に表面層を与え」(相違点3に対応)、それに伴い、「第3の単結晶シリコン半導体層」が、「第2の単結晶シリコン半導体層」によって「第1主面」から分離され、「前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する第2のU字型の溝を画成する」構成とすること、すなわち、補正発明の如く「第1領域は、反対導電型の第2領域によって第1主面から分離され」(相違点1に対応)、「第2領域を経て第1領域内に延在する溝を画成」する構成(相違点2に対応)とすることは、当業者が容易になし得た単なる工程の順序の入れ換えに過ぎない。
〈相違点4について〉
(ア)相違点4については、補正発明が「前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程」、「第1主面構造上に被覆層を設けて、前記被覆層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記被覆層の一部分を残存させる工程」、及び「残存した前記被覆層部分に覆われることなく露出している前記表面層を異方性エッチングして、」「残存した被覆部分の下側に一導電型の第3領域を画成する工程」を含むのに対し、
刊行物発明が「前記第1の主面側で前記第1の絶縁膜で覆われていない前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を選択酸化することにより第4の絶縁膜を形成する工程」及び「前記第4の絶縁膜をマスクとして、前記第1の単結晶シリコン半導体層を除去し、前記第2の単結晶シリコン半導体層を露出させ、前記第2の単結晶シリコン半導体層に至る第3の溝を形成し、前記第4の絶縁膜からなるマスクの下側に前記第1の単結晶シリコン半導体層を画成する工程」を有している点(相違点4-1)と、
補正発明が「第2領域をエッチングすることなく、下側の第2領域を露出させ」るのに対し、
刊行物発明が、「前記第2の単結晶シリコン半導体層を露出させる」際に、「第2の単結晶シリコン半導体層」を除去するか否か特定されていない点(相違点4-2)とに区分して検討する。
〈相違点4-1について〉
(イ)刊行物2の第6頁右上欄第14ないし第15行に記載の「もちろんソース領域の形成には別途イオン注入によって形成し、別のマスク材を用いても構わない。」との記載より、刊行物2には、「ソース領域」は拡散以外の任意の方法で形成することができることが開示されている。
(ウ)刊行物2の図6(f)には、「マスク材7」と「チャネル領域」との間に「ソース領域3」が形成されることが図示されていること、及び第6頁右上欄第19行ないし第6頁左下欄第5行の記載から、刊行物2には、「マスク材7」をマスクにして、「基板シリコン」を方向性ドライエツチングによって垂直に蝕刻することによって、「チャネル厚H」、すなわち、「絶縁ゲート」と「溝」との間隔を「マスク材7」の厚さによって精度良く制御でき、「基本構造」をフォトプロセス1回で実現できることが開示されている。
(エ)よって、刊行物2には「ゲート電極となるP^(+)型ポリシリコン4の表面を酸化して絶縁ゲートを完成させ、その後、マスク材100を除去し、露出したシリコン基板1を蝕刻し、絶縁ゲートの一部を露出させ、次に、マスク材7を表面に堆積させ、マスク材7を方向性ドライエツチングによって基板表面に垂直に蝕刻し、露出した絶縁ゲートの側壁にのみマスク材7を残し、次に、この側壁のマスク材7をマスクにして、基板シリコンを方向性ドライエツチングによって垂直に蝕刻」する発明が記載されており、さらに、該発明によって「絶縁ゲート」と「溝」との間隔を「マスク材7」の厚さによって精度良く制御でき、「基本構造」をフォトプロセス1回で実現できることが記載されている。
(オ)ここで、刊行物2に記載の発明の「ゲート電極」、「P^(+)型ポリシリコン4」及び「側壁のマスク材7」は、補正発明の「ゲート導電領域」、「導電材料」及び「ステップの側壁に」残存された「層の一部分」に、それぞれ相当し、さらに、刊行物2に記載の発明の「ゲート電極となるP^(+)型ポリシリコン4の表面を酸化して絶縁ゲートを完成させ、その後、マスク材100を除去し、露出したシリコン基板1を蝕刻し、絶縁ゲートの一部を露出させ」る工程は、補正発明の「前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程」に相当し、同様に刊行物2に記載の発明の「マスク材7を表面に堆積させ、マスク材7を方向性ドライエツチングによって基板表面に垂直に蝕刻し、露出した絶縁ゲートの側壁にのみマスク材7を残し、次に、この側壁のマスク材7をマスクにして、基板シリコンを方向性ドライエツチングによって垂直に蝕刻」する工程は、補正発明の「第1主面構造上に被覆層を設けて、前記被覆層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記被覆層の一部分を残存させる工程」、及び「残存した前記被覆層部分に覆われることなく露出している前記表面層を異方性エッチングして、」「残存した被覆部分の下側に一導電型の第3領域を画成する工程」に相当する。
(カ)一方、刊行物1の第6頁左上欄第7行ないし12行の記載から、刊行物発明は、マスクの枚数を削減することを課題としている。また、半導体装置を構成する各要素の構造を精度良く制御することは、半導体装置の製造技術において一般に求められる課題である。
(キ)そして、刊行物発明は、刊行物2に記載の発明と同様に、半導体層に設けられた「U字型の溝」に形成された「ゲート酸化膜」及び「ゲート電極」と、「第3の溝」とにより形状が決定される「ソース領域」を有する構造の製造方法に関するものであるから、刊行物発明でも求められる、マスクの枚数を削減し、「ゲート酸化膜」及び「ゲート電極」と「第3の溝」との間隔を精度良く制御する課題が、刊行物2に記載の発明により解決されることは、当業者が直ちに想到するところである。よって、刊行物発明に刊行物2に記載の発明を適用し、刊行物発明において「前記第2のU字型の溝内部に非単結晶シリコン半導体層を埋め込み前記積層構造の単結晶シリコン半導体基板の表面を平坦化し、ゲート電極を設けて、前記第2の単結晶シリコン半導体層のチャネルが画成される区域により囲まれた前記ゲート酸化膜及び前記ゲート電極を画成する工程」を実行した後、「前記第1の主面側で前記第1の絶縁膜で覆われていない第1の単結晶シリコン半導体層及び第2の単結晶シリコン半導体層を選択酸化することにより第4の絶縁膜を形成する工程と、 前記第4の絶縁膜をマスクとして、前記第1の単結晶シリコン半導体層を除去し、前記第2の単結晶シリコン半導体層を露出させる第3の溝を形成し、前記第4の絶縁膜からなるマスクの下側に前記第1の単結晶シリコン半導体層を画成する工程」に換え、「第3の単結晶シリコン半導体層」を画成する工程として、刊行物2に記載の「ゲート電極となるP^(+)型ポリシリコン4の表面を酸化して絶縁ゲートを完成させ、その後、マスク材100を除去し、露出したシリコン基板1を蝕刻し、絶縁ゲートの一部を露出させ、次に、マスク材7を表面に堆積させ、マスク材7を方向性ドライエツチングによって基板表面に垂直に蝕刻し、露出した絶縁ゲートの側壁にのみマスク材7を残し、次に、この側壁のマスク材7をマスクにして、基板シリコンを方向性ドライエツチングによって垂直に蝕刻」する工程を実行し、補正発明の如く、「前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程」、「第1主面構造上に被覆層を設けて、前記被覆層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記被覆層の一部分を残存させる工程」、及び「残存した前記被覆層部分に覆われることなく露出している前記表面層を異方性エッチングして、」「残存した被覆部分の下側に一導電型の第3領域を画成する工程」を含む構成とすることは当業者が容易になし得たことである。
〈相違点4-2について〉
刊行物発明は、「第2の単結晶シリコン半導体層」の上に隣接した「第1の単結晶シリコン半導体層」を除去することによって「第2の単結晶シリコン半導体層を露出させる」ものである。ここで、「第1の単結晶シリコン半導体層を除去」すれば、「第2の単結晶シリコン半導体層」を除去するか否かによらず、「第2の単結晶シリコン半導体層を露出させる」ことができることは明らかである。つまり、「第1の単結晶シリコン半導体層を除去」することが、「第2の単結晶シリコン半導体層を露出させる」ための必要十分条件であり、「第2の単結晶シリコン半導体層」を除去するか否かは任意であることは刊行物1の記載から明らかであり、「第2の単結晶シリコン半導体層」を除去しないことによる格別な効果も認められないから、刊行物発明において、「前記第2の単結晶シリコン半導体層を露出させる」際に、「第2の単結晶シリコン半導体層」を除去しないことによって、補正発明の如く、「第2領域をエッチングすることなく、下側の第2領域を露出させ」ることは、当業者が容易になし得たことである。
以上のとおりであるから、補正発明は、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができるものではなく、結局、補正発明は、特許出願の際独立して特許を受けることができるものではない。

(3-3)まとめ
よって、補正発明を含む本件補正は、特許法第17条の2において準用する同法第17条第2項に規定する要件を満たしておらず、仮に、本件補正が特許法第17条の2において準用する同法第17条第2項に規定する要件を満たし、特許法第17条の2第第3項第2号の特許請求の範囲の減縮を目的とするものであるとしても、特許法第17条の2第4項において準用する同法第126条第5項に規定する要件を満たさないものであるから、特許法第159条第1項で読み替えて準用する同法53条第1項の規定により却下すべきものである。

4.本願発明
平成19年2月21日付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし12に係る発明は、平成17年8月1日付けの手続補正書により補正された明細書および図面の記載からみて、その特許請求の範囲の請求項1ないし12に記載された事項により特定されるものであり、その請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載される「一導型」が「一導電型」の、「導体装置」が「半導体装置」の誤記であると認定し、その請求項1に記載された事項により特定される以下のとおりのものである。
「【請求項1】 絶縁ゲート電界効果装置を具える半導体装置を製造する方法において、
第1主面および第2主面を有する半導体本体に、一導電型の第1領域を設ける工程を含み、第1領域は、反対導電型の第2領域によって第1主面から分離されており、
少なくとも1つのウインドウを画成するマスクを、第1主面に設け、前記ウインドウを経て前記半導体本体をエッチングして、第2領域を経て第1領域内に延在する溝を画成し、前記溝の表面にゲート絶縁体の層を設け、前記溝内にゲート導電領域を設けて、前記ゲート絶縁体層とともに、第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構造を画成する工程を含み、前記ゲート導電領域は、酸化されると絶縁材料を形成する酸化し得る導電材料で形成されており、
前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程を含み、
第1主面構造上に層を設けて、前記層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記層の一部分を残存させるとともに、この部分の下側に第2領域内に一導電型の第3領域を画成する工程と、
第2領域および第3領域の両方に接触する導電層を堆積する工程とを含むことを特徴とする半導体装置の製造方法。」

5.刊行物に記載された発明
刊行物1の特開平03-011765号公報に記載された事項は、「2.(3-2-2-1)刊行物1:特開平03-011765号公報」に記載されたとおりであり、刊行物1には前述の「刊行物発明」が記載されている。
また、刊行物2の特開平03-289176号公報に記載された事項は、「2.(3-2-2-2)刊行物2:特開平03-289176号公報」に記載されたとおりである。

6.当審の判断
(1)対比
本願発明と刊行物発明とを対比する。
(ア)刊行物発明の「MOS型半導体装置」は、本願発明の「絶縁ゲート電界効果装置を具える半導体装置」に相当する。したがって、刊行物発明の「MOS型半導体装置を製造する方法」は、本願発明の「絶縁ゲート電界効果装置を具える半導体装置を製造する方法」に相当する。
(イ)刊行物発明の「積層構造の単結晶シリコン半導体基板」は、「MOS型半導体装置」を構成する半導体層となるから、本願発明の「半導体本体」に相当する。
(ウ)刊行物発明の「第3の単結晶シリコン半導体層」と「第1主面」の間には「第2の単結晶シリコン半導体層」が介在し、前記「第3の単結晶シリコン半導体層」は前記「第1主面」から分離され、前記「第2の単結晶シリコン半導体層」の一部は、「ゲート電極」及び「ゲート酸化膜」を囲むチャネルが画成される領域となるから、刊行物発明の「第1の導電型を有する第3の単結晶シリコン半導体層」及び「第2の導電型を有する第2の単結晶シリコン半導体層」は本願発明の「一導電型の第1領域」及び「反対導電型の第2領域」に相当する。そして、刊行物発明の「前記積層構造の単結晶シリコン半導体基板は、前記第1主面の表面側から見て、第1の導電型を有する前記第1の単結晶シリコン半導体層、第2の導電型を有する前記第2の単結晶シリコン半導体層、第1の導電型を有する前記第3の単結晶シリコン半導体層から成」る構造は、本願発明の「第1領域は、」「第1主面から分離され」る構造に相当する。
(エ)刊行物発明の「第1の導電型を有する低抵抗単結晶シリコン半導体基板上に第1の導電型を有する第3の単結晶シリコン半導体層をエピタキシャル成長した後、薄いシリコン酸化膜26を熱酸化により形成し、ボロンと燐をイオン注入した後、熱拡散することにより第2の導電型を有する第2の単結晶シリコン半導体層及び第1の導電型を有する第1の単結晶シリコン半導体層を形成する工程」は、結果として「第1主面及び第2主面を有する積層構造の単結晶シリコン半導体基板」に「第1の導電型を有する第3の単結晶シリコン半導体層」を形成するから、本願発明の「第1主面および第2主面を有する半導体本体に、一導電型の第1領域を設ける工程」に相当する。
(オ)刊行物発明の「前記第1の単結晶シリコン半導体層の表面を露出する部分を画成する第2及び第3の絶縁膜」及び「前記第2及び第3の絶縁膜をマスクとして、前記第2及び第3の絶縁膜の前記第1の単結晶シリコン半導体層の表面を露出する部分」は、「第1の単結晶シリコン半導体層」及び「第2の単結晶シリコン半導体層」のエッチングされる領域を画成するものであるから、それぞれ本願発明の「少なくとも一つのウィンドウを画成するマスク」及び「ウィンドウ」に相当する。そして、刊行物発明の「前記第1主面上に前記シリコン酸化膜26を介して第1の絶縁膜と第2の絶縁膜を順次堆積する工程と、 フォトリソグラフィーで描画したレジストをマスクとして前記第2の絶縁膜、前記第1の絶縁膜、及び前記シリコン酸化膜26を順次除去し、前記第1の絶縁膜、前記第2の絶縁膜、及び前記シリコン酸化膜26の加工面及び前記第1の単結晶シリコン半導体層の表面からなる第1のU字型の溝を形成する工程と、 前記レジスト除去後に第3の絶縁膜を堆積し、続いて異方性エッチングにより平坦部の前記第3の絶縁膜のみを除去し、前記第1のU字型の溝の側壁部のみに前記第3の絶縁膜を残し、少なくとも1つの前記第1の単結晶シリコン半導体層の表面を露出する部分を画成する第2及び第3の絶縁膜を設け」る工程は、本願発明の「少なくとも1つのウインドウを画成するマスクを、第1主面に設け」る工程に相当する。
(カ)刊行物発明の「第2のU字型の溝」は、「第1主面」から「前記第3の単結晶シリコン半導体層」内に延在するから、本願発明の「溝」に相当する。そして、刊行物発明の「前記第2及び第3の絶縁膜をマスクとして、前記第2及び第3の絶縁膜の前記第1の単結晶シリコン半導体層の表面を露出する部分を経て、前記第1の単結晶シリコン半導体層と前記第2の単結晶シリコン半導体層を異方性エッチングして、前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する、前記第2の単結晶シリコン半導体層よりも深い第2のU字型の溝を画成する」ことは、本願発明の「前記ウインドウを経て前記半導体本体をエッチングして、」「第1領域内に延在する溝を画成」することに相当する。
(キ)刊行物発明の「ゲート酸化膜」は、結果として「第2のU字型の溝」の表面に設けられ、層状であると認められるから、本願発明の「ゲート絶縁体の層」に相当する。そして、刊行物発明の「前記第1の絶縁膜をマスクとして前記第2のU字型の溝の内面を酸化してゲート酸化膜を形成する工程」は、本願発明の「前記溝の表面にゲート絶縁体の層を設け」る工程に相当する。
(ク)刊行物発明の「ゲート電極」及び「前記第2の単結晶シリコン半導体層のチャネルが画成される区域」は、本願発明の「ゲート導電領域」及び「第2領域の導電チャネル画成区域」に相当する。また、本願発明において、「第2領域の導電チャネル画成区域」により囲まれた領域には「ゲート絶縁体の層」及び「ゲート導電領域」のみが形成されるから、刊行物発明の「前記ゲート酸化膜及び前記ゲート電極」は、本願発明の「絶縁ゲート構造」に相当する。そして、刊行物発明の「前記第2のU字型の溝内部に非単結晶シリコン半導体層を埋め込み前記積層構造の単結晶シリコン半導体基板の表面を平坦化することによりゲート電極を設けて、前記第2の単結晶シリコン半導体層のチャネルが画成される区域により囲まれた前記ゲート酸化膜及び前記ゲート電極を画成する工程」は、本願発明の「前記溝内にゲート導電領域を設けて、前記ゲート絶縁体層とともに、第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構造を画成する工程」に相当する。
(ケ)刊行物発明の「前記ゲート電極は酸化されると絶縁材料を形成する酸化し得る導電材料で形成され」ている構成は、本願発明の「前記ゲート導電領域は、酸化されると絶縁材料を形成する酸化し得る導電材料で形成され」ている構成に相当する。
(コ)刊行物発明の「第1の単結晶シリコン半導体層」は、「第2の単結晶シリコン半導体層」と反対の導電型を有し、一部が除去され「ソース領域」となるから、刊行物発明の除去される前の「第1の導電型を有する第1の単結晶シリコン半導体層」は本願発明の「表面層」に相当し、刊行物発明の一部が除去され「第4の絶縁膜」の下に残存した「第1の導電型を有する第1の単結晶シリコン半導体層」は、本願発明の「一導電型の第3領域」に相当し、そして、刊行物発明の「前記第1の単結晶シリコン半導体層を画成する工程」は、本願発明の「一導電型の第3領域を画成する工程」に相当する。
(サ)刊行物発明の「電極金属」は本願発明の「導電層」に相当し、また、刊行物発明の「前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層の両方に接触する電極金属を堆積して前記第3の溝に埋め込む工程」は、本願発明の「第2領域および第3領域の両方に接触する導電層を堆積する工程」に相当する。

よって、本願発明と刊行物発明とは、
「絶縁ゲート電界効果装置を具える半導体装置を製造する方法において、
第1主面および第2主面を有する半導体本体に、一導電型の第1領域を設ける工程を含み、第1領域は、第1主面から分離されており、
少なくとも1つのウインドウを画成するマスクを、第1主面に設け、前記ウインドウを経て前記半導体本体をエッチングして、第1領域内に延在する溝を画成し、前記溝の表面にゲート絶縁体の層を設け、前記溝内にゲート導電領域を設けて、前記ゲート絶縁体層とともに、第2領域の導電チャネル画成区域により囲まれた絶縁ゲート構造を画成する工程を含み、前記ゲート導電領域は、酸化されると絶縁材料を形成する酸化し得る導電材料で形成されており、
一導電型の第3領域を画成する工程と、
第2領域および第3領域の両方に接触する導電層を堆積する工程とを含むことを特徴とする半導体装置の製造方法。」
である点で一致し、以下の点で相違する。

〈相違点1〉
本願発明は、「第1領域は、反対導電型の第2領域によって第1主面から分離され」ているのに対し、
刊行物発明は、「前記積層構造の単結晶シリコン半導体基板は、前記第1主面の表面側から見て、第1の導電型を有する前記第1の単結晶シリコン半導体層、第2の導電型を有する前記第2の単結晶シリコン半導体層、第1の導電型を有する前記第3の単結晶シリコン半導体層から成」り、すなわち、「第1の導電型を有する第3の単結晶シリコン半導体層」が、「第1の導電型を有する第1の単結晶シリコン半導体層」及び「第2の導電型を有する第2の単結晶シリコン半導体層」によって「第1主面」から分離されている点。
〈相違点2〉
本願発明は、「第2領域を経て第1領域内に延在する溝を画成」するのに対し、
刊行物発明は、「前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する第2のU字型の溝を画成する」点。
〈相違点3〉
本願発明は、「前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程を含み、 第1主面構造上に層を設けて、前記層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記層の一部分を残存させるとともに、この部分の下側に第2領域内に一導電型の第3領域を画成する工程と」を含み、これらの工程により「第3領域」を画成しているのに対し、
刊行物発明は、「前記第1の主面側で前記第1の絶縁膜で覆われていない前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を選択酸化することにより第4の絶縁膜を形成する工程」及び「前記第4の絶縁膜をマスクとして、前記第1の単結晶シリコン半導体層を除去し、前記第2の単結晶シリコン半導体層を露出させ、前記第2の単結晶シリコン半導体層に至る第3の溝を形成し、前記第4の絶縁膜からなるマスクの下側に前記第1の単結晶シリコン半導体層を画成する工程」を有し、これらの工程により「第1の単結晶シリコン半導体層」を画成している点で相違する。

(2)相違点の検討
以下、各相違点について検討する。
〈相違点1および2について〉
刊行物発明は、「第1主面及び第2主面を有する積層構造の単結晶シリコン半導体基板を形成する工程であって、第1の導電型を有する低抵抗単結晶シリコン半導体基板上に第1の導電型を有する第3の単結晶シリコン半導体層をエピタキシャル成長した後、薄いシリコン酸化膜26を熱酸化により形成し、ボロンと燐をイオン注入した後、熱拡散することにより第2の導電型を有する第2の単結晶シリコン半導体層及び第1の導電型を有する第1の単結晶シリコン半導体層を形成する」ことにより、「第1の導電型を有する第1の単結晶シリコン半導体層」を「第2の導電型を有する第2の単結晶シリコン半導体層」と同時に形成しているため、
「第3の単結晶シリコン半導体層」が、「第1の単結晶シリコン半導体層」及び「第2の単結晶シリコン半導体層」によって「第1主面」から分離され(相違点1に対応)、
「前記第1の単結晶シリコン半導体層及び前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する第2のU字型の溝を画成する」(相違点2に対応)構成となっている。
しかし、刊行物発明において、「第1の単結晶シリコン半導体層」を形成する工程は、「第1の単結晶シリコン半導体層を画成する」ための「マスク」を形成する前までに実行されれば、「MOS型半導体装置」を製造する目的を達せられることは明らかである。また、「第1の単結晶シリコン半導体層」を形成する工程と、「第2の単結晶シリコン半導体層」を形成する工程とを、別に実行することに格別な効果も困難性も認められない。よって、刊行物発明において、「第1の単結晶シリコン半導体層」を形成する工程を、「第2の単結晶シリコン半導体層」を形成する工程と別工程とし、「第1の単結晶シリコン半導体層を画成する」ための「マスク」を形成する直前に実行すること、すなわち、「第3の単結晶シリコン半導体層」に「ボロン」を「イオン注入した後、熱拡散することにより」、「第2の単結晶シリコン半導体層」を形成し、続いて「第2のU字型の溝を画成する工程」と、「ゲート酸化膜を形成する工程」と、「ゲート電極を設け」る工程とを実行した直後に、「第2の単結晶シリコン半導体層」に「燐をイオン注入した後、熱拡散することにより」、「第1の単結晶シリコン半導体層」を形成し、それに伴い、「第3の単結晶シリコン半導体層」が、「第2の単結晶シリコン半導体層」によって「第1主面」から分離され、「前記第2の単結晶シリコン半導体層を経て前記第3の単結晶シリコン半導体層内に延在する第2のU字型の溝を画成する」構成とすること、すなわち、本願発明の如く「第1領域は、反対導電型の第2領域によって第1主面から分離され」(相違点1に対応)、「第2領域を経て第1領域内に延在する溝を画成」する構成(相違点2に対応)とすることは、当業者が容易になし得た単なる工程の順序の入れ換えに過ぎない。
〈相違点3について〉
(ア)刊行物2の第6頁右上欄第14ないし第15行に記載の「もちろんソース領域の形成には別途イオン注入によって形成し、別のマスク材を用いても構わない。」との記載より、刊行物2には、「ソース領域」は拡散以外の任意の方法で形成することができることが開示されている。
(イ)刊行物2の図6(f)には、「マスク材7」と「チャネル領域」との間に「ソース領域3」が形成されることが図示されていること、及び第6頁右上欄第19行ないし第6頁左下欄第5行の記載から、刊行物2には、「マスク材7」をマスクにして、「基板シリコン」を方向性ドライエツチングによって垂直に蝕刻することによって、「絶縁ゲート」と「溝」との間隔を「マスク材7」の厚さによって精度良く制御でき、「基本構造」をフォトプロセス1回で実現できることが開示されている。
(ウ)よって、刊行物2には「ゲート電極となるP^(+)型ポリシリコン4の表面を酸化して絶縁ゲートを完成させ、その後、マスク材100を除去し、露出したシリコン基板1を蝕刻し、絶縁ゲートの一部を露出させ、次に、マスク材7を表面に堆積させ、マスク材7を方向性ドライエツチングによって基板表面に垂直に蝕刻し、露出した絶縁ゲートの側壁にのみマスク材7を残し、次に、この側壁のマスク材7をマスクにして、基板シリコンを方向性ドライエツチングによって垂直に蝕刻」する発明が記載されており、さらに、該発明によって「絶縁ゲート」と「溝」との間隔を「マスク材7」の厚さによって精度良く制御でき、「基本構造」をフォトプロセス1回で実現できることが記載されている。
(エ)ここで、刊行物2に記載の発明の「ゲート電極」、「P^(+)型ポリシリコン4」及び「側壁のマスク材7」は、本願発明の「ゲート導電領域」、「導電材料」及び「ステップの側壁に」残存された「層の一部分」に、それぞれ相当し、さらに、刊行物2に記載の発明の「ゲート電極となるP^(+)型ポリシリコン4の表面を酸化して絶縁ゲートを完成させ、その後、マスク材100を除去し、露出したシリコン基板1を蝕刻し、絶縁ゲートの一部を露出させ」る工程、及び「マスク材7を表面に堆積させ、マスク材7を方向性ドライエツチングによって基板表面に垂直に蝕刻し、露出した絶縁ゲートの側壁にのみマスク材7を残し、次に、この側壁のマスク材7をマスクにして、基板シリコンを方向性ドライエツチングによって垂直に蝕刻」する工程は、本願発明の「前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程」及び「第1主面構造上に層を設けて、前記層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記層の一部分を残存させるとともに、この部分の下側に第2領域内に一導電型の第3領域を画成する工程」に、それぞれ相当する。
(オ)一方、刊行物1の第6頁左上欄第7行ないし12行の記載から、刊行物発明は、マスクの枚数を削減することを課題としている。また、半導体装置を構成する各要素の構造を精度良く制御することは、半導体装置の製造技術において一般に求められる課題である。
(カ)そして、刊行物発明は、刊行物2に記載の発明と同様に、半導体層に設けられた「U字型の溝」に形成された「ゲート酸化膜」及び「ゲート電極」と、「第3の溝」とにより形状が決定される「ソース領域」を有する構造の製造方法に関するものであるから、刊行物発明でも求められる、マスクの枚数を削減し、「ゲート酸化膜」及び「ゲート電極」と「第3の溝」との間隔を精度良く制御する課題が、刊行物2に記載の発明により解決されることは、当業者が直ちに想到するところである。よって、刊行物発明に刊行物2に記載の発明を適用し、刊行物発明において「前記第2のU字型の溝内部に非単結晶シリコン半導体層を埋め込み前記積層構造の単結晶シリコン半導体基板の表面を平坦化し、ゲート電極を設けて、前記第2の単結晶シリコン半導体層のチャネルが画成される区域により囲まれた前記ゲート酸化膜及び前記ゲート電極を画成する工程」を実行した後、「前記第1の主面側で前記第1の絶縁膜で覆われていない第1の単結晶シリコン半導体層及び第2の単結晶シリコン半導体層を選択酸化することにより第4の絶縁膜を形成する工程と、 前記第4の絶縁膜をマスクとして、前記第1の単結晶シリコン半導体層を除去し、前記第2の単結晶シリコン半導体層を露出させる第3の溝を形成し、前記第4の絶縁膜からなるマスクの下側に前記第1の単結晶シリコン半導体層を画成する工程」に換え、「第3の単結晶シリコン半導体層」を画成する工程として、刊行物2に記載の「ゲート電極となるP^(+)型ポリシリコン4の表面を酸化して絶縁ゲートを完成させ、その後、マスク材100を除去し、露出したシリコン基板1を蝕刻し、絶縁ゲートの一部を露出させ、次に、マスク材7を表面に堆積させ、マスク材7を方向性ドライエツチングによって基板表面に垂直に蝕刻し、露出した絶縁ゲートの側壁にのみマスク材7を残し、次に、この側壁のマスク材7をマスクにして、基板シリコンを方向性ドライエツチングによって垂直に蝕刻」する工程を実行し、本願発明の如く、「前記絶縁ゲート構造を第1主面を越えて延在させて、露出した前記導電材料を酸化させ前記ゲート導電領域の露出面上に絶縁キャップ領域を画成する工程を含み、 第1主面構造上に層を設けて、前記層を異方性エッチングして前記絶縁ゲート構造により画成されたステップの側壁に前記層の一部分を残存させるとともに、この部分の下側に第2領域内に一導電型の第3領域を画成する工程」を含む構成とすることは当業者が容易になし得たことである。

よって、本願発明は、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができるものではない。

7.むすび
以上のとおりであるから、本願は、請求項2ないし12に係る発明について検討するまでもなく拒絶されるべきものである。
よって、結論のとおり結審する。
 
審理終結日 2007-11-26 
結審通知日 2007-11-27 
審決日 2007-12-13 
出願番号 特願平6-63339
審決分類 P 1 8・ 121- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 561- Z (H01L)
最終処分 不成立  
前審関与審査官 安田 雅彦  
特許庁審判長 河合 章
特許庁審判官 棚田 一也
齋藤 恭一
発明の名称 半導体装置の製造方法  
代理人 藤谷 史朗  
代理人 来間 清志  
代理人 杉村 興作  
代理人 澤田 達也  
代理人 杉村 憲司  
代理人 岩佐 義幸  
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