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審決分類 審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L
審判 査定不服 4項3号特許請求の範囲における誤記の訂正 特許、登録しない。 H01L
審判 査定不服 2項進歩性 特許、登録しない。 H01L
審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L
審判 査定不服 5項独立特許用件 特許、登録しない。 H01L
審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 H01L
管理番号 1178114
審判番号 不服2005-23883  
総通号数 103 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2008-07-25 
種別 拒絶査定不服の審決 
審判請求日 2005-12-12 
確定日 2008-05-14 
事件の表示 平成 6年特許願第224384号「電界効果トランジスタ及びその製造方法」拒絶査定不服審判事件〔平成 7年 6月16日出願公開、特開平 7-153945〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 1.手続の経緯
本願は、平成6年9月20日(優先権主張 1993年9月29日、米国)の出願であって、平成17年9月2日付けで拒絶査定がなされ、これに対して同年12月12日に拒絶査定に対する審判請求がなされるとともに、平成18年1月10日付けで手続補正がなされたものである。

2.平成18年1月10日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成18年1月10日付けの手続補正を却下する。

[理由]
(1)本件補正の内容
補正前の請求項1及び2を補正後の請求項1及び2とし、なおかつ、【0008】及び【0010】を補正するものであって、補正後の請求項1は以下のとおりである。
「【請求項1】
第一ドーパント型ソース領域と、
ゲート電極下側に設けられた第二ドーパント型チャンネル領域と、
前記チャンネル領域によって前記ソース領域から分離された前記第一ドーパント型ドレーン領域と、
前記ドレーン領域を前記チャンネル領域と並行に第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域とに分離するバラスト領域と、を含み、
前記バラスト領域は前記第二ドレーン小領域と前記第三ドレーン小領域よりも高抵抗を有し、且つ、前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設けられ、以って、前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにしたことを特徴とする電界効果トランジスタ。」(以下、「補正発明」という。)

(2)本件補正の内容の整理
補正後の請求項1についての補正内容を、以下に整理する。
(a)補正事項1
補正前の請求項1の「該ドレーン領域を、該チャンネル領域側の第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域と、に分離するバラスト領域」を、「前記ドレーン領域を前記チャンネル領域と並行に第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域とに分離するバラスト領域」と補正すること。
(b)補正事項2
補正前の請求項1の「該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し、 前記第三ドレーン小領域に形成される前記ドレーン接点は、前記バラスト領域に平行して複数設けられたことにより、該チャンネル領域に流れる電流を分布させること」を、「前記バラスト領域は前記第二ドレーン小領域と前記第三ドレーン小領域よりも高抵抗を有し、且つ、前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設けられ、以って、前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにしたこと」と補正すること。

(3)本件補正についての検討
(3-1)補正の目的の適否及び新規事項の追加について
(a)補正事項1について
補正事項1についての補正は、補正前の請求項1の「該ドレーン領域を、該チャンネル領域側の第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域と、に分離するバラスト領域」の「該チャンネル領域側の」を削除するとともに、「ドレーン領域を」と「第二ドレーン小領域」との間に「前記チャンネル領域と並行に」を追加するものである。そして、「前記チャンネル領域と並行に」を追加することは、上記補正事項2についての補正に含まれる「該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し」の「該チャンネル領域と並行して形成されて」を削除したことに伴う補正であって、「バラスト領域」と、「第二ドレーン小領域」及び「第三ドレーン小領域」並びに「チャンネル領域」の位置関係を明りょうにするものであるから、明りょうでない記載の釈明を目的とするものである。
しかしながら、「該チャンネル領域側の」を削除することは、「第二ドレーン小領域」が「チャンネル領域側」にあるのか、それとも「チャンネル領域側」とは反対側にあるのか不明確になるから、請求項の削除、特許請求の範囲を減縮、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものでもない。
したがって、補正事項1についての補正は、特許請求の範囲の減縮を目的とするものに該当せず、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれを目的とするものでもないから、特許法第17条の2第3項の規定に適合しない。
(b)補正事項2について
補正前の請求項1の「該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し、」の「該チャンネル領域と並行して形成されて」を削除するとともに、「有し、」の後に「且つ、」を追加するものであるが、「(a)補正事項1について」において検討したように、補正事項1についての補正で、「バラスト領域」と、「第二ドレーン小領域」及び「第三ドレーン小領域」並びに「チャンネル領域」の位置関係を明りょうにしたことに伴って、「該チャンネル領域と並行して形成されて」を削除するものである。また、「且つ、」を追加することは「且つ、」以下の条件を同時に満たすものであることを明りょうにするものである。したがって、明りょうでない記載の釈明を目的とするものである。
さらに、補正前の請求項1の「前記第三ドレーン小領域に形成される前記ドレーン接点は、前記バラスト領域に平行して複数設けられたことにより、該チャンネル領域に流れる電流を分布させること」の「設けられたことにより、」を「設けられ、以って、」とするとともに、「該チャンネル領域に流れる電流を分布させること」の「該チャンネル領域」を「前記ドレーン領域」とし、「分布させること」を「前記ドレーンの幅にわたって分布させるようにしたこと」と補正しているが、「設けられたことにより、」を「設けられ、以って、」とすることは明りょうでない記載の釈明を目的とするものであるし、「該チャンネル領域」を「前記ドレーン領域」とすることは、誤記の訂正を目的とするものである。また、「分布させること」を「前記ドレーンの幅にわたって分布させるようにしたこと」は、分布させる範囲を限定するものであるから、特許請求の範囲の減縮を目的とするものである。
また、補正事項2についての補正は、本願明細書の【0015】ないし【0018】及び図1から明らかであるから、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
よって、補正事項2についての補正は、明りょうでない記載の釈明、誤記の訂正或いは特許請求の範囲の減縮のいずれをも目的とするものであるから、特許法第17条の2第3項に掲げる事項を目的とし、同条第2項において準用する第17条第2項の規定に適合する。
(c)したがって、補正事項1についての補正を含む本件補正は、特許法第17条の2第3項に規定する要件を満たしていない。

(3-2)独立特許要件の検討
上記(3-1)で検討したとおり、補正事項1についての補正を含む本件補正は、特許法第17条の2第3項に規定する要件を満たしていないが、仮に、本件補正が、特許法第17条の2第3項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当するものであって、且つ特許法第17条の2第2項において準用する第17条第2項の要件をも満たしているとして、特許法第17条の2第5項で準用する、同法第126条第5項に規定する要件(独立特許要件)を満たしているか否かについて検討する。

(3-2-1)刊行物に記載された発明及び周知例
刊行物1. 特開昭61-95568号公報
原査定の拒絶の理由に引用された、本願の優先権主張日前に日本国内において頒布された特開昭61-95568号公報には、第1図ないし第7図とともに以下の事項が記載されている。
「第1図において、BPは外部入力端子である。
Iは人力段回路(インバータ回路)であり、pチャネルMISFETQpとnチャネルMISFETQnとで構成されている。
Vccは基準電圧端子(例えば、+5.0[V])、Vssは基準電圧端子(例えば、0[V])、P-Outは出力端子である。
IIは静電気破壊防止回路であり、過大電圧をなまらせかつ過大電流を吸収する抵抗素子Rと、過大電圧をクランプするクランプ用MISFETQcとで構成されいる。静電気破壊防止回路IIは、外部入力端子BPと入力段回路Iとの間に設けられている。
抵抗素子Rは、RC遅延による過大電圧のピーク値をなまらせ、かつ、アバランシェブレークダウンで過大電流を吸収する等のために、数[KΩ]程度の抵抗値に設定するようになっている。
第2図及び第3図において、1は単結晶シリコンからなるp^(-)型の半導体基板、2はn^(-)型のウェル領域である。
3はフィールド絶縁膜であり、半導体素子間を電気的に分離するためのものである。
4は絶縁膜であり、半導体素子形成領域の半導体基板1の主面上部又はウェル領域2の主面上部に設けられている。この絶縁膜4は、主として、MISFETのゲート絶縁膜を構成するためのものである。
5A乃至5Cは導電層であり、絶縁膜4の所定上部に設けられている。導電層5A乃至5Cは、MISFETのゲート電極を構成するためのものである。
6A乃至6Cはn型の半導体領域であり、所定の半導体基板1主面部又は導電層5A、5B両側部の半導体基板1主面部に設けられている。
半導体領域6B、6Cは、MISFETのソース領域又はドレイン領域とチャネル形成領域との間に設けられており、LDD部を構成するためのものである。このLDD部となる半導体領域6B、6Cは、ホットエレクロンの発生を防止し、MISFETの電気的特性の信頼性を向上するためのものであり、ドレイン領域近傍の電界強度の緩和の程度とその部分の抵抗値との関係により最適な不純物濃度が設定される。
半導体領域6Aは、静電気破壊防止回路IIの抵抗素子Rを構成するためのものである。この半導体領域6Aは、前記半導体領域6B、6Cと同一製造工程で、略同等の不純物濃度で構成される。
半導体領域6A乃至6Cは、後述するMISFETのソース領域又はドレイン領域に比べて低い不純物濃度を有しており、例えば、数〔KΩ/口]程度の高い比抵抗値に設定することができる。このため、半導体領域6Aは、数[KΩ]程度の抵抗値の抵抗素子Rを構成する場合に、前記ソース領域又はドレイン領域と同等の不純物濃度で構成したものに比べて、小さな面積で構成することができる。
さらに、半導体領域6Aは、ソース領域又はドレイン領域と同等の不純物濃度で構成したものにに比べて、比抵抗値が大きいので、抵抗素子Rの断面々積を大きく(例えば、幅寸法を太くして短い寸法)することができる、このため、半導体領域6A(抵抗素子R)における過大電流の集中を防止することができるので、静電気破壊防止回路IIが破壊されるのを抑制することができる
7は不純物導入用マスクであり、導電層5A乃至5Cの両側部に自己整合で設けられている。この不鈍物導入用マスク7は、MISFETの実質的なソース領域又はドレイン領域を構成し、LDD構造を構成するためのものである。
8A乃至8Cはn^(+)型の半導体領域であり、半導体基板1の所定の主面部に設けられている。
半導体領域8Aは、半導体領域6Aの一端部と電気的に接続して設けられており、抵抗素子Rの一方の接続部を構成するためのものである。
半導体領域8Bは、導電層5Aの両側部に設けられ、かつ、半導体領域6Aの他端部と電気的に接続して設けられており、クランプ用MISFETQcのソース領域又はドレイン領域及び抵抗素子Rの他方の接続部を構成するためのものである。
半導体領域8Cは、導電層5Bの両側部に設けられており、MISFETQnのソース領域又はトレイン領域を構成するためのものである。
これらの半導体領域8A乃至8Cは、同一製造工程で略同程度の不純物濃度と略同程度の接合深さとを有するように形成され、前記導電層6A乃至6Cに比べて、高い不純物濃度と深い接合深さを有するように形成される。
9はp^(+)型の半導体領域であり、導電層5C両側部のウェル領域2主面部に設けられている。この半導体領域9は、MISFETQpのソース領域又はドレイン領域を構成するためのものである。
クランプ用MI5FETQcは、主として、半導体基板1.導電層5A、絶縁膜4及び一対の半導体領域6B、8Bによって構成されている。
nチャネルMISFETQnは、主として、半導体基板1.導電層5B、絶縁膜4及び一対の半導体領域6C、8Cによって構成されている。
pチャネルMISFETQpは、主として、ウェル領域2、導電層5C、絶縁膜4及び一対の半導体領域9によって構成されている。
そして、抵抗素子Rは、半導体領域6A、8A及び8Bによって構成されている。
抵抗素子Rの接続部となる半導体領域8A、8Bは、半導体領域6Aで構成したものに比べて不純物濃度が高いので、配線との接触抵抗値を制御性の良いものにすることができ、又、半導体基板1との接合部におけるブレークダウン電圧を低くして過大電流の吸収を容易にすることができる。
10は絶縁膜、11は接続孔である。
12A、乃至12Eは導電層であり、接続孔11を通して所定の半導体領域8A、8B、8C、9又は導電層5A、5B、5Cと接続し、絶縁膜10の上部を延在して設けられている。
導電層12Aは、外部入力端子BPを構成し、かつ、外部入力端子BPと静電気破壊防止回路IIとの接続をするためのものである。導電層12Bは、静電気破壊防止回路IIと入力段回路Iとを接続する配線を構成するためのもである。導電層12Cは、基準電圧端子Vssに接続される配線、導電層12Dは基準電圧端子Vccに接続される配線を構成するためのものである。導電層12Eは、入力段回路Iとその出力端子P-Outとを接続する配線を構成するためのものである。
次に、本実施例の具体的な製造方法について説明する。
第4図乃至第7図は、本発明の一実施例の製造方法を説明するための各製造工程における半導体集積回路装置の要部断面図である。
まず、半導体基板1の所定の主面部に、ウェル領域2を形成する。
そして、フィールド絶縁膜3を形成し、絶縁膜4を形成する。
この後、導電層5A乃至5Cを形成する。これは、例えば、CVD技術により形成した多結晶シリコン膜に、抵抗値を低減するための不純物を導入したものを使用する。
そして、第4図に示すように、LDD構造を構成するために、導電層5A乃至5Cを不純物導入用マスクとして用い、それらの両側部の半導体基板1主面部及びウエル領域2主面部に、n型の半導体領域6を形成する。この半導体領域6は、例えば、l×l0^(12)?l×10^(13)[atoms/cm^(2)]程度のリンイオンをイオン注入技術によって導入し、引き伸し拡散を施こして形成する。この半導体領域6は、半導体基板1との接合深さが0.1?0.3[μm]程度に形成される。
なお、後工程でp型の不純物を高農度で導入するので、n型の半導体領域6は、pチャネルMISFET形成領域のウェル領域2に形成されてもよい。すなわち、半導体領域6は、マスク(フォトレジスト膜)工程を必要とせずに形成することができる。
第4図に示す半導体領域6を形成する工程の後に、導電層5A乃至5Cの両側部に、不純物導入用マスク7を形成する。この不純物導入用マスク7は、例えば、CVD技術により形成した酸化シリコン膜に異方性エッチング技術を施こして形成すればよい。
そして、n型の不純物を導入するために、第5図に示すように、pチャネルMISFET形成領域及び抵抗素子R形成領域の半導体領域6の中央部に、不純物導入用マスク13を形成する。
第5図に示す不純物導入用マスク13を形成する工程の後、該不純物導入用マスク13を用い、n^(+)型の半導体領域8A乃至8Cを形成する。そして、半導体領域8A乃至8Cが形成されない部分に半導体領域6によって半導体領域6A乃至6Cが形成される。前記半導体領域8A乃至8Cは、例えば、l×l0^(15)[atoms/cm^(2)]程度のヒ素イオンをイオン注入技術によって導入し、引き伸し拡散を施こして形成する。半導体領域8A乃至8Cは、半導体基板1との接合深さが0.3?0.4[μm]程度に形成される。
そして、第6図に示すように、前記不純物導入用マスク13を除去する。
第6図に示す不純物導入用マスク13を除去する工程の後に、p型の不純物を導入するために、pチャネルMISFET形成領域以外の領域に不純物導入用マスク14を形成する。
そして、該不純物導入用マスク14を用い、第7図に示すように、p^(+)型の半導体領域9を形成する。この半導体領域9は、n型の半導体領域6をp型に反転させるように、例えば、l×l0^(15)[atoms/cm^(2)]程度のボロンイオンをイオン注入技術によって導入し、引き伸し拡散を施こして形成する。半導体領域9は、ウエル領域2との接合深さが0.3?0.4[μm]程度に形成される。
第7図に示す半導体領域9を形成する工程の後に、不純物導入用マスク14を除去し、絶縁膜10及び接続孔11を形成する。
そして、前記第2図及び第3図に示すように、導電層12A乃至12Eを形成することによって本実施例の半導体集積回路装置は完成する。また、この後に、保護膜等の処理工程を施してもよい。」(第2頁左下欄第16行ないし第5頁左上欄第9行)
そして、第2図から、「n型の半導体領域6A」は、「導電層5A」からなるゲート電極の下に形成されるチャネル形成領域と並行に「n^(+)型の半導体領域8B」と「n^(+)型の半導体領域8A」とを分離していることは明らかである。
よって、刊行物1には、以下の発明が記載されている。
「基準電圧端子Vssに接続される配線となる導電層12Cに接続されたn^(+)型の半導体領域8Bと、
導電層5Aからなるゲート電極の下側にあるp^(-)型半導体基板からなるチャネル形成領域と、
チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B、n^(+)型の半導体領域8A及びn型の半導体領域6Aからなる抵抗素子Rを含み、
n型の半導体領域6Aは、チャネル形成領域と並行に、前記チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8Bと、n^(+)型の半導体領域8Aとを分離するものであって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8Bとn^(+)型の半導体領域8Aよりも低い不純物濃度を有し、外部入力端子BPとn^(+)型の半導体領域8Aを接続するために1つの接続孔11内に形成された導電層12Aを有しているMISFETQc。」(以下、「刊行物発明」という。)

周知例1.実願平1-34584号(実開平2-125357号公報)のマイクロフィルム
周知例1には、第1図、第2図とともに、以下の事項が記載されている。
「第1図は、本考案の一実施例を示す平面図であって、その等価回路図は第2図に示されている。第2図に示されるPチャネルMOSトランジスタ1は、第1図に示されるように、ポリシリコンゲート20とその両側に形成されたP型拡散層16a、16b(ドレイン、ソース拡散層)によって構成されており、また、NチャネルMOSトランジスタ5は、ポリシリコンゲート24とのその両側に形成されたN型拡散層19a、19b(ドレイン、ソース拡散層)によって構成されている。そして、第1図に示すように、P型拡散層16aとボンディングパッド11に接続されている導電膜12とを電気的に接続するコンタクト15がP型拡散層16aの幅W1と同一方向に一列に配置され、そして、これと平行になるようにP型拡散層16aと内部回路に接続されている導電膜13とを電気的に接続するコンタクト14が一列に配置されている。また、NチャネルMOSトランジスタ5のN型拡散層19aと導電膜12とを電気的に接続するコンタクト18がNチャネルMOSトランジスタの5のN型拡散層19aの幅W2と同一方向に一列に配置され、そして、これと平行になるようにN型拡散層19aと導電膜13とを電気的に接続するコンタクト17が一列に配置されている。」(第6頁第13行ないし第7頁第17行)

周知例2.特開昭61-150263号公報
周知例2には、第1ないし3図とともに、以下の事項が記載されている。
「導電層11Bは、一端部が導電層11Aに接続され(一体化)、他端部が接続孔10を通して半導体領域7A(クランプ用MISFETQ_(1)、Q_(2)のドレイン領域)と導電層6Cとに接続されている。・・・そして、導電層11Bと半導体領域7Aとは、過大電流を分散し、その電流密度を低減するために、複数の接続孔10によって接続されている。 すなわち、外部入力端子BPに入力した過大電流は、極めて低い抵抗値の導電層11B及びクランプ用MISFETQ_(1)、Q_(2)を通って半導体基板1に流れ、電流経路における抵抗値が小さいので、熱の発生を低減することができる。」(第4頁右上欄第6ないし20行)

(3-2-2) 対比・判断
補正発明と刊行物発明とを対比する。
(a)刊行物1には、「半導体領域8Bは、導電層5Aの両側部に設けられ、かつ、半導体領域6Aの他端部と電気的に接続して設けられており、クランプ用MISFETQcのソース領域又はドレイン領域及び抵抗素子Rの他方の接続部を構成するためのものである。」(第3頁左下欄第10ないし14行)、「半導体領域6Aは、静電気破壊防止回路IIの抵抗素子Rを構成するためのものである。」(第3頁左上欄第19ないし20行)との記載があることから、半導体領域6Aが接続されていない半導体領域8Bが「ソース領域」となる。したがって、刊行物発明の「基準電圧端子Vssに接続される配線となる導電層12Cに接続されたn^(+)型の半導体領域8B」は、補正発明の「第1ドーパント型ソース領域」に相当する。
(b)刊行物発明の「p^(-)型半導体基板からなるチャネル形成領域」は、補正発明の「第二ドーパント型チャンネル領域」に相当することは明らかである。
(c)刊行物発明の「MISFET」は、補正発明の「電界効果トランジスタ」に相当することは明らかである。

よって、補正発明と刊行物発明とは、
「第一ドーパント型ソース領域と、
ゲート電極下側に設けられた第二ドーパント型チャンネル領域と、
を含む電界効果トランジスタ。」
である点で一致し、以下の点で相違する。

相違点1
補正発明は、「前記チャンネル領域によって前記ソース領域から分離された前記第一ドーパント型ドレーン領域と、 前記ドレーン領域を前記チャンネル領域と並行に第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域とに分離するバラスト領域と、を含み、 前記バラスト領域は前記第二ドレーン小領域と前記第三ドレーン小領域よりも高抵抗を有」しているのに対して、刊行物発明は、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B、n^(+)型の半導体領域8A及びn型の半導体領域6Aからなる抵抗素子R」と、「チャネル形成領域と並行に、前記チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8Bとn^(+)型の半導体領域8Aとを分離する」「n型の半導体領域6A」と、を含み、「n型の半導体領域6A」は、「導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8Bとn^(+)型の半導体領域8Aよりも低い不純物濃度を有し」ている点。

相違点2
補正発明は、「前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設けられ」ているのに対して、刊行物発明は、「外部入力端子BPとn^(+)型の半導体領域8Aを接続するために1つの接続孔11内に形成された導電層12Aを有している」点。

相違点3
補正発明は、「前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにした」のに対して、刊行物発明は、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n型の半導体領域6A」、「n^(+)型の半導体領域8A」に流れる電流を「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n型の半導体領域6A」、「n^(+)型の半導体領域8A」の幅にわたって分布させることが明らかでない点。

以下、各相違点について検討する。
相違点1について
相違点1について、構造と機能の2つの点から検討する。
(a)構造について
刊行物1の第2図ないし第7図から明らかなように、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n型の半導体領域6A」、「n^(+)型の半導体領域8A」は、フィールド絶縁膜3及び導電層5Aのゲート電極の下にあるチャネル形成領域によって周囲を囲まれており、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」と「n型の半導体領域6A」は、不純物を導入して形成されて、互いに直接接しているものであり、「n型の半導体領域6A」と「n^(+)型の半導体領域8A」も不純物を導入して形成されて、互いに直接接しているものである。そして、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」と「n^(+)型の半導体領域8A」は、直接接してはいないが、「n型の半導体領域6A」を介して電気的に接続されているものである。しかも、刊行物1には、「抵抗素子Rは、RC遅延による過大電圧のピーク値をなまらせ、かつ、アバランシェブレークダウンで過大電流を吸収する等のために、数[KΩ]程度の抵抗値に設定するようになっている。」(第2頁右下欄第9ないし12行)、「抵抗素子Rの接続部となる半導体領域8A、8Bは、半導体領域6Aで構成したものに比べて不純物濃度が高いので、配線との接触抵抗値を制御性の良いものにすることができ」(る)(第3頁右下欄第18行ないし第4頁左上欄第1行)との記載があることから、「半導体領域6A」は、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」及び「n^(+)型の半導体領域8A」よりも高抵抗であることは明らかである。また、「半導体領域6A」には、「外部入力端子BP」に電気的に接続するための1つの「接続孔11」内に形成された「導電層12A」が形成されていることは明らかである。
一方、補正発明の「ドレーン領域」を構成する「第二ドレーン小領域」、「第三ドレーン小領域」及び「バラスト領域」は、本願明細書の【0013】ないし【0018】及び【0028】ないし【0032】及び図1,8ないし14から、「フィールド酸化物20」及び「ゲート構造体26」の下側に設けられたチャンネル領域によって周囲を囲まれており、各々がドーピングにより形成されている。さらに、「第二ドレーン小領域」と「バラスト領域」は直接接しており、「第三ドレーン小領域」と「バラスト領域」も直接接しており、「第二ドレーン小領域」と「第三ドレーン小領域」は直接接してはいないが、「バラスト領域」を介して電気的に接続されているものである。
そうすると、フィールド酸化膜(刊行物発明の「フィールド絶縁膜」に対応する。)及びチャンネル領域(刊行物発明の「チャネル形成領域」に対応する。)とに囲まれたドーピングされた領域及びその抵抗の大小関係の点からみて、刊行物発明の「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n型の半導体領域6A」、「n^(+)型の半導体領域8A」と補正発明の「第二ドレーン小領域」、「バラスト領域」及び「第三ドレーン小領域」は何等異なるものではない。

(b)機能について
上記(a)において検討したとおり、刊行物発明の「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n型の半導体領域6A」、「n^(+)型の半導体領域8A」と補正発明の「第二ドレーン小領域」、「バラスト領域」及び「第三ドレーン小領域」はフィール酸化膜(刊行物発明の「フィールド絶縁膜」に対応する。)及びチャンネル領域(刊行物発明の「チャネル形成領域」に対応する。)とに囲まれたドーピングされた領域という点において何等異なるものではないし、抵抗の大小関係についても何等異なるものでもなく、相違点1についての補正発明と刊行物発明の相違は、「ドレーン領域」及び「バラスト領域」という構成要素の機能にあるから、これらの構成要素の機能について次に検討する。
(b-1)「ドレーン領域」について
最初に、電界効果トランジスタのドレーン領域の意味について検討すると、一般的には、キャリアを放出するソース領域に対して、キャリアを吸い込む領域をドレーン領域或いはドレイン領域と呼称するものであるから、補正発明においてもこのような意味で用いられているものと認められる。そして、補正発明では、ソース領域から放出されたキャリアは、チャンネル領域を通って、第二ドレーン小領域に達し、さらに、バラスト領域、第三ドレーン小領域を順次経て、ドレーン接点に達するものであることは明らかである。
一方、刊行物発明について検討すると、刊行物1には、「半導体領域8Bは、導電層5Aの両側部に設けられ、かつ、半導体領域6Aの他端部と電気的に接続して設けられており、クランプ用MISFETQcのソース領域又はドレイン領域及び抵抗素子Rの他方の接続部を構成するためのものである。」(第3頁左下欄第10ないし14行)と記載されており、抵抗素子Rの他方の接続部を構成する半導体領域8B、つまり、刊行物発明の「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」は、「ドレイン領域」であることは明らかである。しかも、刊行物発明は、静電気破壊回路を構成するものであって、外部入力端子BPから過大電圧が入力された場合に、「n^(+)型の半導体領域8A」、「n型の半導体領域6A」、「n^(+)型の半導体領域8B」の順番に当該過大電圧が伝わり、アバランシェブレークダウンによって電流がクランプ用MISFETを介して、Vss端子へ流れるものであることは当業者には明らかであるから、キャリアは、ソース領域である「基準電圧端子Vssに接続される配線となる導電層12Cに接続されたn^(+)型の半導体領域8B」から放出され、「ドレイン領域」である「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」を通り、さらに、「n型の半導体領域6A」を経て「n^(+)型の半導体領域8A」から外部入力端子BPに流れるものであるから、刊行物発明の「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n^(+)型の半導体領域8A」及び「n型の半導体領域6A」が、キャリアを吸い込む領域であることに変わりはないし、補正発明の「ドレ-ン領域」と電流経路として共通するものである。したがって、「ドレーン領域」としての機能に関して言えば、単なる呼称の違いでしかなく、補正発明も刊行物発明も何等異なるものではない。
(b-2)「バラスト領域」について
次に、補正発明の「バラスト領域」について検討すると、本願明細書の【0018】には、「この軽くドーピングされた領域は均一な電流がドレーンの幅にわたって流れるように作用し、したがって局所的電荷注入、スナップバックブレークダウン、加熱およびデバイス損傷を来たしうるようなドレーンおよび基板内のローカルピークの発生を防止する。(軽くドーピングされたこの高抵抗領域をバラスト抵抗器36と表記する。)」との記載があることから、「バラスト領域」は、「均一な電流がドレーンの幅にわたって流れるように作用」するものであって、結果として、「局所的電荷注入、スナップバックブレークダウン、加熱およびデバイス損傷を来たしうるようなドレーンおよび基板内のローカルピークの発生を防止する」ものであると言える。そして、本願明細書の【0017】には、「軽くドーピングした領域36」が第一および第二ドレーン領域38、40を分離する結果、ドレーン接点32とチャンネル46との間を流れる電流は軽くドーピングした領域36を流れなければならない。この軽くドーピングされた領域は第一および第二ドレーン領域38、40よりも低いドーパント濃度を有し、そのため高い抵抗値を有する。」と記載されているから、前記作用は、「第一および第二ドレーン領域38、40」を分離するように軽くドーピングされた領域を設けることで、「ドレーン接点32」と「チャンネル46」との間を流れる電流が必ず「軽くドーピングした領域36」を流れる構造とすることによって得られるものであると認められる。
そこで、刊行物発明について検討すると、上記(a)において検討したように、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」と「n^(+)型の半導体領域8A」は、直接接してはいないが、「n型の半導体領域6A」を介して電気的に接続されているものであり、外部入力端子BPと基準電圧端子Vssとの間に流れる電流は、必ず「n型の半導体領域6A」を流れることは明らかであって、構造として見た場合には、相違点1に関する構成については補正発明と刊行物発明とは何等相違しないものであるから、必然的に、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n^(+)型の半導体領域8A」及び「n型の半導体領域6A」からなる半導体領域の幅にわたって均一な電流が流れるように作用するものになることは明らかである。
したがって、刊行物発明の「n型の半導体領域6A」は、補正発明の「バラスト領域」に相当することは明らかである。
また、「バラスト領域」の当該作用に関しての予測性についても言及しておくと、例えば、特開平2-273971号公報には、第1図ないし第13B図とともに、静電放電より回路を保護する保護素子に関する発明において、「本発明によれば、pn接合86にわたって分布される電流の均一性を良くするために、抵抗素子が、活性領域81が接続される電極16とpn接合86の間で保護素子と直列に接続される(第6図参照)。この実施例では、抵抗素子9はn形領域91を有し、このn形領域は、基板10内に位置し、その幅は、本発明によれば、活性領域81の幅と実質上等しい。」(第8頁右上欄第10ないし16行)、「電流は抵抗領域91の幅にわたり実質的に均一に該領域91を去る。抵抗領域91の幅が活性領域81の幅と実質的に等しいために、電流がこの場合活性領域81に実質的に均一に加えられる。」(第8頁左下欄第16ないし19行)との記載があることから、抵抗素子であるn形領域91が、電極16とpn接合86の間で直列に形成されていると、n形領域91及び活性領域の幅にわたり実質的に均一な電流が得られることが開示されているものである。そして、このような構造は、刊行物発明と何等異なるものではないから、当業者であれば、補正発明の如く、「均一な電流がドレーンの幅にわたって流れるように作用」するとの効果は容易に予想し得た程度にすぎない。

以上検討したとおり、相違点1については、補正発明と刊行物発明とで実質的なものとは認められない。

相違点2について
入力保護回路を構成するMOSトランジスタ或いはMISFETの拡散層へのコンタクトを、ゲート幅方向に複数設けることは、周知例1及び2に開示されているように、従来周知の技術にすぎないものであるから、刊行物発明において、従来周知の技術を適用して、補正発明の如く、「前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設け」ることは当業者が容易に想到し得たものである。

なお、請求人は、審判請求書の請求の理由において、「引用文献2に記載の発明は、単に、電流経路の直交方向に複数のコンタクトを配列することによりこの部分の抵抗値を低くするためのものであり、本発明における「バラスト領域によって分離されたドレーン領域における複数のドレーン接点のように、高抵抗のバラスト領域との相互作用で電流を分散させるために前記バラスト領域に平行して複数設けた」ものではなく、本発明と引用文献2とに記載の発明とでは、複数のコンタクトを設けた技術的意義が異なります。」と主張している。
しかしながら、引用文献2(「周知例1」に相当する。)は、あくまで、ドレーン接点をゲート幅方向に複数設ける技術が周知技術であるとの一例として提示したものにすぎず、このような周知例が周知例1の他に、例えば周知例2のように多数存在することは当業者には明らかである。そして、周知例2に開示されているように、複数の接続孔を設けると、「電流を分散し、その電流密度を低減する」(第4頁右上欄第6ないし20行を参照)という作用効果があることは、当業者にあっては従来から知られていることであるから、刊行物発明において、従来周知の技術を適用すれば、複数のコンタクトを設けることによって生じる、電流が分散し、その電流密度が低減するとの作用効果も併せて奏することになることは、当業者には容易に予想しうることである。
したがって、「本発明と引用文献2とに記載の発明とでは、複数のコンタクトを設けた技術的意義が異なります。」との請求人の主張は採用しない。

相違点3について
補正発明の相違点3に関する構成は、補正発明の相違点1及び相違点2に関する構成により、結果として生じる作用・機能である「前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにした」ことを示すものであり、上記「相違点1について」及び「相違点2について」において既に検討したように、相違点1は実質的なものではなく、また、実質的なものであったとしても、刊行物発明の相違点1に関する構成により、均一な電流分布となることは当業者には容易に予想しうる技術的事項であるし、相違点2は従来周知の技術を適用することにより当業者が容易に想到し得たものであるから、刊行物発明において、結果として、補正発明の如く、「前記ドレーン領域に流れる電流を前記ドレーンの幅にわたって分布させるようにした」ことを備えることは当業者が容易になし得たものである。
よって、刊行物発明において、従来周知の技術を適用することにより、相違点3に関する構成を備えるものとすることは当業者が容易になし得たものである。

したがって、補正発明は、刊行物1に記載された発明及び従来周知の技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。

(3-3)むすび
したがって、補正発明を含む本件補正は、特許法第17条の2第3項の規定に適合しないものであり、仮に、本件補正が第17条の2第3項第2号の特許請求の範囲の減縮を目的とするものであったとしても、特許法第17条の2第5項で準用する同法第126条第5項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下されるべきものである。

3.本願発明
平成18年1月10日付けの手続補正は上記のとおり却下されたので、本願の請求項1及び2に係る発明は、平成17年6月7日付け手続補正書の特許請求の範囲の請求項1及び2に記載された事項により特定されるものであり、そのうちの請求項1に係る発明(以下、「本願発明」という。)は、その請求項1に記載されている事項により特定される以下のとおりのものである。
「【請求項1】
第一ドーパント型ソース領域と、
ゲート電極下側に設けられた第二ドーパント型チャンネル領域と、
該チャンネル領域によって該ソース領域から分離された該第一ドーパント型ドレーン領域と、
該ドレーン領域を、該チャンネル領域側の第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域と、に分離するバラスト領域と、を含み、
該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し、
前記第三ドレーン小領域に形成される前記ドレーン接点は、前記バラスト領域に平行して複数設けられたことにより、該チャンネル領域に流れる電流を分布させることを特徴とする電界効果トランジスタ。」

4.刊行物に記載された発明及び周知例
刊行物1には、上記「2.(3-2-1)刊行物に記載された発明」の「刊行物1」に記載されるとおりの事項が記載され、刊行物1には、以下の刊行物発明が記載されている。
「基準電圧端子Vssに接続される配線となる導電層12Cに接続されたn^(+)型の半導体領域8Bと、
導電層5Aからなるゲート電極の下側にあるp^(-)型半導体基板からなるチャネル形成領域と、
チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B、n^(+)型の半導体領域8A及びn型の半導体領域6Aからなる抵抗素子Rを含み、
n型の半導体領域6Aは、チャネル形成領域と並行に、前記チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8Bと、n^(+)型の半導体領域8Aとを分離するものであって、n^(+)型の半導体領域8Bとn^(+)型の半導体領域8Aよりも低い不純物濃度を有し、外部入力端子BPとn^(+)型の半導体領域8Aを接続するために1つの接続孔11内に形成された導電層12Aを有しているMISFETQc。」

5.対比・判断
本願発明と刊行物発明とを対比検討する。
(a)刊行物1には、「半導体領域8Bは、導電層5Aの両側部に設けられ、かつ、半導体領域6Aの他端部と電気的に接続して設けられており、クランプ用MISFETQcのソース領域又はドレイン領域及び抵抗素子Rの他方の接続部を構成するためのものである。」(第3頁左下欄第10ないし14行)、「半導体領域6Aは、静電気破壊防止回路IIの抵抗素子Rを構成するためのものである。」(第3頁左上欄第19ないし20行)との記載があることから、半導体領域6Aが接続されていない半導体領域8Bが「ソース領域」となる。したがって、刊行物発明の「基準電圧端子Vssに接続される配線となる導電層12Cに接続されたn^(+)型の半導体領域8B」は、本願発明の「第1ドーパント型ソース領域」に相当する。
(b)刊行物発明の「p^(-)型半導体基板からなるチャネル形成領域」は、本願発明の「第二ドーパント型チャンネル領域」に相当することは明らかである。
(c)刊行物発明の「MISFET」は、本願発明の「電界効果トランジスタ」に相当することは明らかである。

よって、本願発明と刊行物発明とは、
「第一ドーパント型ソース領域と、
ゲート電極下側に設けられた第二ドーパント型チャンネル領域と、
を含む電界効果トランジスタ。」
である点で一致し、以下の点で相違する。

相違点1
本願発明は、「該チャンネル領域によって該ソース領域から分離された該第一ドーパント型ドレーン領域と、 該ドレーン領域を、該チャンネル領域側の第二ドレーン小領域とドレーン接点が形成される第三ドレーン小領域と、に分離するバラスト領域と、を含み、 該バラスト領域は、該チャンネル領域と並行して形成されて該第二ドレーン小領域と該第三ドレーン小領域の抵抗値よりも大きな抵抗値を有し」ているのに対して、刊行物発明は、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B、n^(+)型の半導体領域8A及びn型の半導体領域6Aからなる抵抗素子R」と、「チャネル形成領域と並行に、前記チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8Bとn^(+)型の半導体領域8Aとを分離する」「n型の半導体領域6A」と、を含み、「n型の半導体領域6A」は、「導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8Bとn^(+)型の半導体領域8Aよりも低い不純物濃度を有し」ている点。

相違点2
本願発明は、「前記第三ドレーン小領域に形成される前記ドレーン接点は、前記バラスト領域に平行して複数設けられ」ているのに対して、刊行物発明は、「外部入力端子BPとn^(+)型の半導体領域8Aを接続するために1つの接続孔11内に形成された導電層12Aを有している」点。

相違点3
本願発明は、「該チャンネル領域に流れる電流を分布させる」のに対して、刊行物発明は、チャンネル領域に流れる電流を分布させることが明らかでない点。

以下、各相違点について検討する。
相違点1について
相違点1について、構造と機能の2つの点から検討する。
(a)構造について
刊行物1の第2図ないし第7図から明らかなように、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n型の半導体領域6A」、「n^(+)型の半導体領域8A」は、フィールド絶縁膜3及び導電層5Aのゲート電極の下にあるチャネル形成領域によって周囲を囲まれており、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」と「n型の半導体領域6A」は、不純物を導入して形成されて、互いに直接接しているものであり、「n型の半導体領域6A」と「n^(+)型の半導体領域8A」も不純物を導入して形成されて、互いに直接接しているものである。そして、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」と「n^(+)型の半導体領域8A」は、直接接してはいないが、「n型の半導体領域6A」を介して電気的に接続されているものである。しかも、刊行物1には、「抵抗素子Rは、RC遅延による過大電圧のピーク値をなまらせ、かつ、アバランシェブレークダウンで過大電流を吸収する等のために、数[KΩ]程度の抵抗値に設定するようになっている。」(第2頁右下欄第9ないし12行)、「抵抗素子Rの接続部となる半導体領域8A、8Bは、半導体領域6Aで構成したものに比べて不純物濃度が高いので、配線との接触抵抗値を制御性の良いものにすることができ」(る)(第3頁右下欄第18行ないし第4頁左上欄第1行)との記載があることから、「半導体領域6A」は、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」及び「n^(+)型の半導体領域8A」よりも高抵抗であることは明らかである。また、「半導体領域6A」には、「外部入力端子BP」に電気的に接続するための1つの「接続孔11」内に形成された「導電層12A」が形成されていることは明らかである。
一方、本願発明の「ドレーン領域」を構成する「第二ドレーン小領域」、「第三ドレーン小領域」及び「バラスト領域」は、本願明細書の【0013】ないし【0018】及び【0028】ないし【0032】及び図1,8ないし14から、「フィールド酸化物20」及び「ゲート構造体26」の下側に設けられたチャンネル領域によって周囲を囲まれており、各々がドーピングにより形成されている。さらに、「第二ドレーン小領域」と「バラスト領域」は直接接しており、「第三ドレーン小領域」と「バラスト領域」も直接接しており、「第二ドレーン小領域」と「第三ドレーン小領域」は直接接してはいないが、「バラスト領域」を介して電気的に接続されているものである。
そうすると、フィールド酸化膜(刊行物発明の「フィールド絶縁膜」に対応する。)及びチャンネル領域(刊行物発明の「チャネル形成領域」に対応する。)とに囲まれたドーピングされた領域及びその抵抗の大小関係の点からみて、刊行物発明の「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n型の半導体領域6A」、「n^(+)型の半導体領域8A」と本願発明の「第二ドレーン小領域」、「バラスト領域」及び「第三ドレーン小領域」は何等異なるものではない。

(b)機能について
上記(a)において検討したとおり、刊行物発明の「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n型の半導体領域6A」、「n^(+)型の半導体領域8A」と本願発明の「第二ドレーン小領域」、「バラスト領域」及び「第三ドレーン小領域」はフィール酸化膜(刊行物発明の「フィールド絶縁膜」に対応する。)及びチャンネル領域(刊行物発明の「チャネル形成領域」に対応する。)とに囲まれたドーピングされた領域という点において何等異なるものではないし、抵抗の大小関係についても何等異なるものでもなく、相違点1についての本願発明と刊行物発明の相違は、「ドレーン領域」及び「バラスト領域」という構成要素の機能にあるから、これらの構成要素の機能について次に検討する。
(b-1)「ドレーン領域」について
最初に、電界効果トランジスタのドレーン領域の意味について検討すると、一般には、キャリアを放出するソース領域に対して、キャリアを吸い込む領域をドレーン領域或いはドレイン領域と呼称するものであるから、本願発明においてもこのような意味で用いられているものと認められる。そして、本願発明では、ソース領域から放出されたキャリアは、チャンネル領域を通って、第二ドレーン小領域に達し、さらに、バラスト領域、第三ドレーン小領域を順次経て、ドレーン接点に達するものであることは明らかである。
一方、刊行物発明について検討すると、刊行物1には、「半導体領域8Bは、導電層5Aの両側部に設けられ、かつ、半導体領域6Aの他端部と電気的に接続して設けられており、クランプ用MISFETQcのソース領域又はドレイン領域及び抵抗素子Rの他方の接続部を構成するためのものである。」(第3頁左下欄第10ないし14行)と記載されており、抵抗素子Rの他方の接続部を構成する半導体領域8B、つまり、刊行物発明の「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」は、「ドレイン領域」であることは明らかである。しかも、刊行物発明は、静電気破壊回路を構成するものであって、外部入力端子BPから過大電圧が入力された場合に、「n^(+)型の半導体領域8A」、「n型の半導体領域6A」、「n^(+)型の半導体領域8B」の順番に当該過大電圧が伝わり、アバランシェブレークダウンによって電流がクランプ用MISFETを介して、Vss端子へ流れるものであることは当業者には明らかであるから、キャリアは、ソース領域である「基準電圧端子Vssに接続される配線となる導電層12Cに接続されたn^(+)型の半導体領域8B」から放出され、「ドレイン領域」である「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」を通り、さらに、「n型の半導体領域6A」を経て「n^(+)型の半導体領域8A」から外部入力端子BPに流れるものであるから、刊行物発明の「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n^(+)型の半導体領域8A」及び「n型の半導体領域6A」が、キャリアを吸い込む領域であることに変わりはないし、本願発明の「ドレ-ン領域」と電流経路として共通するものである。したがって、「ドレーン領域」としての機能に関して言えば、単なる呼称の違いでしかなく、本願発明も刊行物発明も何等異なるものではない。
(b-2)「バラスト領域」について
次に、本願発明の「バラスト領域」について検討すると、本願明細書の【0018】には、「この軽くドーピングされた領域は均一な電流がドレーンの幅にわたって流れるように作用し、したがって局所的電荷注入、スナップバックブレークダウン、加熱およびデバイス損傷を来たしうるようなドレーンおよび基板内のローカルピークの発生を防止する。(軽くドーピングされたこの高抵抗領域をバラスト抵抗器36と表記する。)」との記載があることから、「バラスト領域」は、「均一な電流がドレーンの幅にわたって流れるように作用」するものであって、結果として、「局所的電荷注入、スナップバックブレークダウン、加熱およびデバイス損傷を来たしうるようなドレーンおよび基板内のローカルピークの発生を防止する」ものであると言える。そして、本願明細書の【0017】には、「軽くドーピングした領域36が第一および第二ドレーン領域38、40を分離する結果、ドレーン接点32とチャンネル46との間を流れる電流は軽くドーピングした領域36を流れなければならない。この軽くドーピングされた領域は第一および第二ドレーン領域38、40よりも低いドーパント濃度を有し、そのため高い抵抗値を有する。」と記載されているから、前記作用は、「第一および第二ドレーン領域38、40」を分離するように軽くドーピングされた領域を設けることで、「ドレーン接点32」と「チャンネル46」との間を流れる電流が必ず「軽くドーピングした領域36」を流れる構造とすることによって得られるものであると認められる。
そこで、刊行物発明について検討すると、上記(a)において検討したように、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」と「n^(+)型の半導体領域8A」は、直接接してはいないが、「n型の半導体領域6A」を介して電気的に接続されているものであり、外部入力端子BPと基準電圧端子Vssとの間に流れる電流は、必ず「n型の半導体領域6A」を流れることは明らかであって、構造として見た場合には、相違点1に関する構成については本願発明と刊行物発明とは何等相違しないものであるから、必然的に、「チャネル形成領域となるp^(-)型半導体基板によって、導電層12Cに接続されたn^(+)型の半導体領域8Bから分離されたn^(+)型の半導体領域8B」、「n^(+)型の半導体領域8A」及び「n型の半導体領域6A」からなる半導体領域の幅にわたって均一な電流が流れるように作用するものになることは明らかである。
したがって、刊行物発明の「n型の半導体領域6A」は、本願発明の「バラスト領域」に相当することは明らかである。
また、「バラスト領域」の当該作用に関しての予測性についても言及しておくと、例えば、特開平2-273971号公報には、第1図ないし第13B図とともに、静電放電より回路を保護する保護素子に関する発明において、「本発明によれば、pn接合86にわたって分布される電流の均一性を良くするために、抵抗素子が、活性領域81が接続される電極16とpn接合86の間で保護素子と直列に接続される(第6図参照)。この実施例では、抵抗素子9はn形領域91を有し、このn形領域は、基板10内に位置し、その幅は、本発明によれば、活性領域81の幅と実質上等しい。」(第8頁右上欄第10ないし16行)、「電流は抵抗領域91の幅にわたり実質的に均一に該領域91を去る。抵抗領域91の幅が活性領域81の幅と実質的に等しいために、電流がこの場合活性領域81に実質的に均一に加えられる。」(第8頁左下欄第16ないし19行)との記載があることから、抵抗素子であるn形領域91が、電極16とpn接合86の間で直列に形成されていると、n形領域91及び活性領域の幅にわたり実質的に均一な電流が得られることが開示されているものである。そして、このような構造は、刊行物発明と何等異なるものではないから、当業者であれば、本願発明の如く、「均一な電流がドレーンの幅にわたって流れるように作用」するとの効果は容易に予想し得た程度にすぎない。

以上検討したとおり、相違点1については、本願発明と刊行物発明とで実質的なものとは認められない。

相違点2について
入力保護回路を構成するMOSトランジスタ或いはMISFETの拡散層へのコンタクトを、ゲート幅方向に複数設けることは、周知例1及び2に開示されているように、従来周知の技術にすぎないものであるから、刊行物発明において、従来周知の技術を適用して、本願発明の如く、「前記第三ドレーン小領域に形成される前記ドレーン接点は前記バラスト領域に平行して複数設け」ることは当業者が容易に想到し得たものである。

なお、請求人は、審判請求書の請求の理由において、「引用文献2に記載の発明は、単に、電流経路の直交方向に複数のコンタクトを配列することによりこの部分の抵抗値を低くするためのものであり、本発明における「バラスト領域によって分離されたドレーン領域における複数のドレーン接点のように、高抵抗のバラスト領域との相互作用で電流を分散させるために前記バラスト領域に平行して複数設けた」ものではなく、本発明と引用文献2とに記載の発明とでは、複数のコンタクトを設けた技術的意義が異なります。」と主張している。
しかしながら、引用文献2(「周知例1」に相当する。)は、あくまで、ドレーン接点をゲート幅方向に複数設ける技術が周知技術であるとの一例として提示したものにすぎず、このような周知例が周知例1の他に、例えば周知例2のように多数存在することは当業者には明らかである。そして、周知例2に開示されているように、複数の接続孔を設けると、「電流を分散し、その電流密度を低減する」(第4頁右上欄第6ないし20行を参照)という作用効果があることは、当業者にあっては従来から知られていることであるから、刊行物発明において、従来周知の技術を適用すれば、複数のコンタクトを設けることによって生じる、電流が分散し、その電流密度が低減するとの作用効果も併せて奏することになることは、当業者には容易に予想しうることである。
したがって、「本発明と引用文献2とに記載の発明とでは、複数のコンタクトを設けた技術的意義が異なります。」との請求人の主張は採用しない。

相違点3について
本願発明の相違点3に関する構成は、本願発明の相違点1及び相違点2に関する構成により、結果として生じる作用・機能である「該チャンネル領域に流れる電流を分布させること」を示すものであり、上記「相違点1について」及び「相違点2について」において既に検討したように、相違点1は実質的なものではなく、また、実質的なものであったとしても、刊行物発明の相違点1に関する構成により、均一な電流分布となることは当業者には容易に予想しうる技術的事項であるし、相違点2は従来周知の技術を適用することにより当業者が容易に想到し得たものであるから、刊行物発明において、結果として、本願発明の如く、「該チャンネル領域に流れる電流を分布させること」を備えることは当業者が容易になし得たものである。
よって、刊行物発明において、従来周知の技術を適用することにより、相違点3に関する構成を備えるものとすることは当業者が容易になし得たものである。

したがって、本願発明は、刊行物1に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

6.むすび
以上のとおりであるから、本願は、請求項2に係る発明について検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2007-12-04 
結審通知日 2007-12-06 
審決日 2007-12-27 
出願番号 特願平6-224384
審決分類 P 1 8・ 571- Z (H01L)
P 1 8・ 121- Z (H01L)
P 1 8・ 573- Z (H01L)
P 1 8・ 574- Z (H01L)
P 1 8・ 575- Z (H01L)
P 1 8・ 572- Z (H01L)
最終処分 不成立  
前審関与審査官 小野田 誠松嶋 秀忠▲高▼橋 英樹  
特許庁審判長 河合 章
特許庁審判官 棚田 一也
井原 純
発明の名称 電界効果トランジスタ及びその製造方法  
代理人 西山 善章  
代理人 西山 善章  
代理人 西山 善章  
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