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| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 G06F 審判 査定不服 4号2号請求項の限定的減縮 特許、登録しない。 G06F |
|---|---|
| 管理番号 | 1185386 |
| 審判番号 | 不服2005-15990 |
| 総通号数 | 107 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2008-11-28 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2005-08-22 |
| 確定日 | 2008-09-30 |
| 事件の表示 | 平成 8年特許願第145551号「フェイル-ファースト、フェイル-ファンクショナル、フォルトトレラント・マルチプロセッサ・システム」拒絶査定不服審判事件〔平成 9年 5月16日出願公開、特開平 9-128347〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
1.手続の経緯 本願は、平成8年6月7日(パリ条約による優先権主張1995年6月7日、米国)の出願であって、平成15年6月6日付けで手続補正がなされ、平成16年10月28日付けで拒絶の理由が通知され、平成17年1月25日付けで手続補正がなされたが、同年5月19日付けで拒絶査定がなされた。これに対し、同年8月22日に拒絶査定に対する審判請求がなされるとともに、同年9月20日付けで手続補正がなされたものである。 2.平成17年9月20日付け手続補正についての補正の却下の決定 [補正の却下の決定の結論] 平成17年9月20日付け手続補正を却下する。 [理由] (1)本件手続補正 上記平成17年9月20日付けの手続補正(以下、「本件手続補正」という。)は、特許請求の範囲の請求項1を、以下のア.からイ.に補正することを含むものである。 ア.「【請求項1】 少なくとも二つのサブ処理システムを備え、 各前記サブ処理システムは、 ロック-ステップ、自己検査構成で動作し、かつ実質的に同時に実質的に同一の命令を実行する少なくとも一対のプロセッサ素子を含む中央処理装置と、 周辺装置と、 前記サブ処理システムの前記中央処理装置と周辺装置との間でデ-タを伝達するために前記サブ処理システムのそれぞれの中央処理装置及び周辺装置に結合されたル-ティング素子とを含んでいることを特徴とするデ-タ処理システム。」 イ.「【請求項1】 少なくとも二つのサブ処理システムを備え、 各前記サブ処理システムは、 ロック-ステップ、自己検査構成で動作し、かつ実質的に同時に実質的に同一の命令を実行する少なくとも一対のプロセッサ素子を含む中央処理装置と、 周辺装置と、 前記サブ処理システムの前記中央処理装置と周辺装置との間でデ-タを伝達するために前記サブ処理システムのそれぞれの中央処理装置及び周辺装置に結合されたル-ティング素子とを含み、 前記中央処理装置のそれぞれは、同時に前記中央処理装置のそれぞれへの提示のために前記受信したデータを同期させるために各サブ処理システムの前記ルーティング素子からデータを受信すべく結合されたデータ同期手段を更に含み、 前記データ同期手段は、前記ルーティング素子から受信したデータを記憶するための複数の記憶位置を有する一時記憶手段と、前記一時記憶手段に前記ルーティング素子からのデータを記憶すべく該ルーティング素子によって動作される第1のアドレス指定手段と、前記一時記憶手段からデータを除去すべく前記中央処理装置によって動作される第2のアドレス指定手段とを含むことを特徴とするデ-タ処理システム。」 (2)本件手続補正についての判断 上記本件手続補正による補正後の特許請求の範囲の請求項1(上記イ。以下、「補正後の請求項1」という。)には、「データ同期手段」、「一時記憶手段」、「第1のアドレス指定手段」及び「第2のアドレス指定手段」が新たに加えられている。 これらのうち「データ同期手段」は、本件手続補正による補正前の特許請求の範囲の請求項1(上記ア。以下、「補正前の請求項1」という。)に係る発明においても発明特定事項とされていた「中央処理装置」に含まれるものとして記載されており、また、「一時記憶手段」、「第1のアドレス指定手段」及び「第2のアドレス指定手段」は、上記「データ同期手段」に含まれるものとして記載されているから、本件手続補正による請求項1に係る補正は、補正前の請求項1に係る発明の発明特定事項を限定するものとしてなされている。 しかしながら、補正後の請求項1に係る発明においては、上記「データ同期手段」及びその構成要素である「一時記憶手段」、「第1のアドレス指定手段」及び「第2のアドレス指定手段」を加えることにより、発明が解決しようとする課題として、ルーティング素子から受信したデータを中央処理装置のそれぞれへの提示のために同期させるという、補正前の請求項1に係る発明にはない新たな課題が追加されている。そして、この課題は、補正前の請求項1に係る発明が解決しようとする課題を概念的に下位にしたものでも、同種のものでもないから、本件手続補正による請求項1に係る補正は、発明が解決しようとする課題を変更するものであって、特許法第17条の2第3項第2号に規定する特許請求の範囲の減縮(第三十6条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)を目的としたものではない。 また、上記「データ同期手段」、「一時記憶手段」、「第1のアドレス指定手段」及び「第2のアドレス指定手段」を追加する補正により解消すべき、記載の不備に係る拒絶の理由は指摘されていないから、本件手続補正による請求項1に係る補正は、特許法第17条の2第3項第4号の明りょうでない記載の釈明を目的としたものでもない。 さらに、上記「データ同期手段」、「一時記憶手段」、「第1のアドレス指定手段」及び「第2のアドレス指定手段」を追加する補正が、特許法第17条の2第3項第1号の請求項の削除又は同第3号の誤記の訂正のいずれをも目的としたものではないことは明らかであるから、本件手続補正による請求項1に係る補正は、特許法第17条の2第3項各号に掲げるいずれの事項をも目的としない補正を含むものである。 (3)むすび 以上のとおり、本件手続補正による請求項1に係る補正は、特許法第17条の2第4項各号に掲げるいずれの事項をも目的とするものではないから、当該補正を含む本件手続補正は、特許法第17条の2第4項の規定に適合せず、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。 3.本願発明について (1)本願発明 平成17年9月20日付けの手続補正は上記のとおり却下されたので、本願の請求項1に係る発明(以下、「本願発明」という。)は、平成17年1月25日付けの手続補正書によって補正された特許請求の範囲の請求項1に記載された次のとおりのものと認める。 「少なくとも二つのサブ処理システムを備え、 各前記サブ処理システムは、 ロック-ステップ、自己検査構成で動作し、かつ実質的に同時に実質的に同一の命令を実行する少なくとも一対のプロセッサ素子を含む中央処理装置と、 周辺装置と、 前記サブ処理システムの前記中央処理装置と周辺装置との間でデ-タを伝達するために前記サブ処理システムのそれぞれの中央処理装置及び周辺装置に結合されたル-ティング素子とを含んでいることを特徴とするデ-タ処理システム。」 (2)引用発明 原査定の拒絶の理由に引用された特開平1-154241号公報(以下、「引用文献」という。)には、図面とともに以下の事項が記載されている。 A.「産業上の利用分野 本発明は、耐欠陥マルチプロセッサコンピュータシステムを形成する方法及びシステムに係る。」(3頁左上欄2行?4行) B.「従来の技術 ・・・(中略)・・・ 耐欠陥コンピュータシステムは、或る欠陥が生じてもデータ処理を継続できるように複数のシステム又はシステム部品を備えた色々な程度の冗長度で形成されている。耐欠陥コンピュータシステムを得るために多数の解決策が利用されている。1つの解決策においては、各々がそれ自身のメモリを有した多数のマルチプロセッサが別々のタスクを実行する。別の解決策においては、多数のマルチプロセッサが共通のメモリを共有し、別々のタスクを実行する。更に別の解決策は、各々それ自身のメモリを有する2つ以上のマイクロプロセッサを使用してこれらが同じタスクを一緒に行うようにすることである。更に別の解決策は、共通のメモリを共有する2つ以上のマルチプロセッサを用いて同じタスクを一緒に行うようにすることである。 上記の4つの解決策を組み合わせて使用する耐欠陥コンピュータシステムも考えられる。1つの公知の耐欠陥コンピュータシステムにおいては、4つの中央処理ユニットが使用され、そのうちの2つは第1のボードにおいてデュープレックス形態で作動しそして他の2つは第2のボードにおいてデュープレックス形態で作動する。」(3頁左上欄5行?同頁右上欄14行) C.「第1図は、本発明の目的を達成する耐欠陥コンピュータシステム10のブロック図である。この耐欠陥コンピュータシステム10は、ゾーン又はステーションと称する二重のシステムを含んでいる。・・・(中略)・・・2つのゾーン11及び11’が二重の処理システム20及び20’を含むものとして第1図に示されている。」(4頁右下欄5行?18行) D.「二重の処理システム20及び20’は同一のものであって、同一のモジュールを含んでいる。・・・(中略)・・・ 処理システム20は、第3図及び第4図に詳細に示されたCPUモジュール30を備えている。このCPUモジュール30は、以下で詳細に説明するクロスリンク通路25によって処理システム20’のCPUモジュール30’に相互接続される。クロスリンク通路25は、処理システム20と20’との間のデータ送信経路を形成し、処理システム20及び20’が同期して動作するよう確保するタイミング信号を搬送する。 又、処理システム20は、第3図及び第17図に詳細に示されたI/Oモジュール100、110及び120を備えている。これらI/Oモジュール100、110及び120の各々は、二重レールモジュール相互接続部130及び132によってCPUモジュール30に接続されている。」(5頁右上欄3行?同頁左下欄2行) E.「処理システム20及び20’の各々は、欠陥停止処理システムであり、即ち、これらシステムはサブシステム内の欠陥又はエラーを検出するとそれらが制御されない状態で他のサブシステムへ伝播するのを防止することができる。 ・・・(中略)・・・ 一般に、2つの欠陥停止処理システム20及び20’はロックステップ同期状態で動作する。・・・(中略)・・・ 二重処理システム20及び20’の同期は、同じ入力を受けて同じ既知の状態でスタートするときに常に同じマシン状態に入ってエラーが生じない限り同じ結果を与える決定的なマシンとして各システムを処理することによって実行される。」(5頁左下欄8行?同頁右下欄17行) F.「第1図に示されたCPUモジュール30の要素が第3図及び第4図に詳細に示されている。・・・(中略)・・・CPUモジュール30及び30’に含まれた要素及びその動作は同じであるから、CPUモジュール30についてのみ説明する。 CPUモジュール30は、二重のCPU40及び50を含んでいる。」(6頁左下欄11行?20行) G.「メモリ再同期、DMA及びI/O動作のためのデータはクロスリンク90及び95に通される。一般に、クロスリンク90及び95は、CPUモジュール30と、CPUモジュール30’と、I/Oモジュール100、110、120と、I/Oモジュール100’、110’、120’との間の通信を行う。」(12頁右下欄3行?9行) H.「第20A図ないし第20D図は、CPUモジュール30及び30’とI/Oモジュール100及び100’の要素(これらを介して種々の作動中にデータが通過する)のブロック図である。・・・(中略)・・・ 第20A図は、CPUのI/O読み取り動作用のデータ通路を示している。・・・(中略)・・・ 第20B図は、CPUのI/O書き込み動作を示している。・・・(中略)・・・ 第21C図は、DMA読み取り動作のためのデータ経路を示している。・・・(中略)・・・ DMA書き込み動作のためのデータ経路が第21D図に示されており、これはCPUのI/O読み取りの場合と同様である。」(24頁左下欄1行?25頁右下欄13行) 上記A,C及び引用文献の第1図の記載からみて、引用文献1には、二重の処理システムを備えた耐欠陥コンピュータシステムに関する発明が記載されている。 上記Eの記載からみて、前記処理システムの各々は、ロックステップ同期状態で動作し、サブシステム内の欠陥又はエラーを検出する能力を備え、常に同じマシン状態に入って同じ結果を与えるように同期して動作するものである。 上記D,F及び引用文献の第1図,第3図,第4図の記載からみて、前記処理システムの各々は、二重のCPUを含むCPUモジュールと、I/Oモジュールとを含んでいる。 上記G,H及び引用文献の第1図,第20A図?第20D図の記載からみて、前記処理システムの各々には、クロスリンクが含まれており、該クロスリンクは、前記処理システムの前記CPUモジュールとI/Oモジュールとの間の通信を行うものであって、前記処理システムのそれぞれの前記CPUモジュールに設けられ、前記処理システムのそれぞれのI/Oモジュールに結合されて、第20A図?第20D図に見られるように、前記CPUモジュールと前記I/Oモジュールとの間のデータ経路の切り替えを行うものである。 よって、上記A,C,D,F?H及び引用文献の第1図,第3図,第4図,第20A図?第20D図の記載事項を参照すると、引用文献には、次の発明(以下、「引用発明」という。)が記載されていると認められる。 「二重の処理システムを備え、 前記処理システムの各々は、 ロックステップ同期状態で動作し、サブシステム内の欠陥又はエラーを検出する能力を備え、常に同じマシン状態に入って同じ結果を与えるように同期して動作するものであって、 二重のCPUを含むCPUモジュールと、 I/Oモジュールと、 前記処理システムの前記CPUモジュールとI/Oモジュールとの間の通信を行うものであって、前記処理システムのそれぞれの前記CPUモジュールに設けられ、前記処理システムのそれぞれのI/Oモジュールに結合されて、前記CPUモジュールと前記I/Oモジュールとの間のデータ経路の切り替えを行うクロスリンクとを含んでいることを特徴とする耐欠陥コンピュータシステム。」 (3)対比 本願発明と引用発明とを対比すると、引用発明の「二重の処理システム」、「ロックステップ同期状態」、「サブシステム内の欠陥又はエラーを検出する能力を備え」、「常に同じマシン状態に入って同じ結果を与えるように同期して動作する」、「二重のCPU」、「CPUモジュール」及び「I/Oモジュール」は、それぞれ、本願発明の「少なくとも二つのサブ処理システム」、「ロック-ステップ」、「自己検査構成で動作」、「実質的に同時に実質的に同一の命令を実行する」、「少なくとも一対のプロセッサ素子」、「中央処理装置」及び「周辺装置」に相当する。 引用発明の「クロスリンク」が行う前記CPUモジュールとI/Oモジュールとの間の「通信」とは、すなわち、データの伝達であり、また、引用発明の「クロスリンク」は、前記CPUモジュールと前記I/Oモジュールとの間のデータ経路の切り替え、すなわち、ルーティングを行うものであるから、引用発明の「前記処理システムの前記CPUモジュールとI/Oモジュールとの間の通信を行うものであって、前記処理システムのそれぞれの前記CPUモジュールに設けられ、前記処理システムのそれぞれのI/Oモジュールに結合されて、前記CPUモジュールと前記I/Oモジュールとの間のデータ経路の切り替えを行うクロスリンク」と、本願発明の「前記サブ処理システムの前記中央処理装置と周辺装置との間でデ-タを伝達するために前記サブ処理システムのそれぞれの中央処理装置及び周辺装置に結合されたル-ティング素子」とは、前記サブ処理システムの前記中央処理装置と周辺装置との間でデータを伝達するために前記サブ処理システムのそれぞれの周辺装置に結合されたルーティング素子」である点で一致する。 したがって、本願発明と引用発明とは、 「少なくとも二つのサブ処理システムを備え、 各前記サブ処理システムは、 少なくとも一対のプロセッサ素子を含む中央処理装置と、 周辺装置と、 前記サブ処理システムの前記中央処理装置と周辺装置との間でデ-タを伝達するために前記サブ処理システムのそれぞれの周辺装置に結合されたル-ティング素子とを含んでいることを特徴とするデ-タ処理システム。」 である点で一致し、以下の2点で相違している。 [相違点1] 少なくとも一対のプロセッサ素子が、本願発明では、「ロック-ステップ、自己検査構成で動作し、かつ実質的に同時に実質的に同一の命令を実行する」ものであるのに対し、引用発明では、そのような特定のない点。 [相違点2] ルーティング素子が、本願発明では、「前記サブ処理システムのそれぞれの中央処理装置及び周辺装置に結合され」るものであるのに対し、引用発明では、処理システムのそれぞれの周辺装置に結合されるものではあるが、処理システムのそれぞれのCPUモジュールに結合されるものではなく、処理システムのそれぞれのCPUモジュール内に設けられている点。 (4)当審の判断 以下、上記相違点について検討する。 [相違点1について] 引用発明では、二重の処理システムについて、ロックステップ同期状態で動作し、サブシステム内の欠陥又はエラーを検出する能力を備え、常に同じマシン状態に入って同じ結果を与えるように同期して動作する、すなわち、ロック-ステップ、自己検査構成で動作し、かつ実質的に同時に実質的に同一の命令を実行するものとされている。 ここで、引用文献においては、上記3.(2)のBに記載されているように、その従来技術の説明の中で、「4つの中央処理ユニットが使用され、そのうちの2つは第1のボードにおいてデュープレックス形態で作動しそして他の2つは第2のボードにおいてデュープレックス形態で作動する」耐欠陥コンピュータシステムが公知である旨が述べられているから、引用発明において、二重の処理システムの各処理システム内に含まれる二重のCPUについても、デュープレックス形態、すなわち、実質的に同時に実質的に同一の命令を実行するものとし、具体的には、上記二重の処理システムの場合と同様、ロック-ステップ、自己検査構成で動作させ、かつ実質的に同時に実質的に同一の命令を実行させる構成とすることは、当業者が容易になし得ることである。 [相違点2について] 引用発明においては、本願発明のルーティング素子に相当するクロスリンクが、処理システムのそれぞれのCPUモジュール内に設けられているが、クロスリンクは、「CPUモジュールとI/Oモジュールとの間の通信を行う」もの、つまり、CPUモジュールとI/Oモジュールとの間の通信を仲介するものであるから、該クロスリンクを、いずれか1つのモジュール内に設けて、他のモジュールと結合される構成とするか、いずれのモジュールからも独立したものとして設けて、それぞれのモジュールに結合される構成とするかは、当業者が適宜選択し得る事項であり、相違点2は格別のものではない。 そして、本願発明の作用効果も、引用文献から当業者が容易に予測できる範囲のものである。 (5)むすび 以上のとおり、本願発明は、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。 よって、結論のとおり審決する。 |
| 審理終結日 | 2008-05-01 |
| 結審通知日 | 2008-05-07 |
| 審決日 | 2008-05-20 |
| 出願番号 | 特願平8-145551 |
| 審決分類 |
P
1
8・
121-
Z
(G06F)
P 1 8・ 572- Z (G06F) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 久保 正典 |
| 特許庁審判長 |
吉岡 浩 |
| 特許庁審判官 |
冨吉 伸弥 野仲 松男 |
| 発明の名称 | フェイル-ファースト、フェイル-ファンクショナル、フォルトトレラント・マルチプロセッサ・システム |
| 代理人 | 大塚 文昭 |
| 代理人 | 宍戸 嘉一 |
| 代理人 | 小川 信夫 |
| 代理人 | 中村 稔 |