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審決分類 審判 査定不服 特29条の2 特許、登録しない。 G11C
管理番号 1188417
審判番号 不服2005-23445  
総通号数 109 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-01-30 
種別 拒絶査定不服の審決 
審判請求日 2005-12-05 
確定日 2008-11-17 
事件の表示 平成 6年特許願第296700号「フラッシュEPROMおよびそれを動作させる方法」拒絶査定不服審判事件〔平成 7年 8月11日出願公開、特開平 7-211092〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成6年11月30日(パリ条約による優先権主張1993年12月1日、米国)の出願であって、平成17年8月31日付けで拒絶査定がなされ、これに対して同年12月5日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。

第2.平成17年12月5日付けの手続補正(以下、「本件補正」という。)について
[補正却下の決定の結論]
平成17年12月5日付けの手続補正を却下する。
[理由]
1.本件手続補正の内容
本件補正は、補正前の請求項1ないし25を補正後の請求項1ないし25と補正するものであって、補正後の請求項1、請求項5、請求項11、請求項21及び請求項23に係る発明は以下のとおりである。
「【請求項1】 ゲート、1以上のソース線に結合されるソース、およびドレインを有するメモリセルのメモリアレイと、
複数のビット線とを含み、前記ビット線の各々は前記メモリアレイのメモリセルの列の前記ドレインに結合され、
複数のワード線をさらに含み、前記ワード線の各々は前記メモリアレイのメモリセルの行の前記ゲートに結合され、
前記複数のビット線に結合され、消去されたメモリセルのしきい値電圧を収束させるために接地電圧と異なる第1の電圧を前記消去されたメモリセルの消去後に与える第1の電圧源と、
前記複数のワード線に結合され、前記消去されたメモリセルの前記しきい値電圧を紫外線消去時のしきい値電圧よりも小さい値にオフセットさせるために、接地電圧より高い第2の電圧を前記第1の電圧の印加とともに前記消去されたメモリセルへ与えて前記しきい値電圧の収束を制御する第2の電圧源とをさらに含む、フラッシュEPROM。」
「【請求項5】 フローティングゲート、接地に結合されるソース、およびドレインを有するMOS装置と、
前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第1の電圧と、
前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される、接地電圧より高い第2の電圧とを含む、メモリセル。」
「【請求項11】 フローティングゲート、ソース、およびドレインを有するメモリセルのアレイと、
複数のビット線とを含み、前記ビット線の各々はメモリアレイのメモリセルの列の前記ドレインに結合され、
複数のワード線をさらに含み、前記ワード線の各々は前記メモリアレイのメモリセルの行の前記フローティングゲートに結合され、
第1のしきい値電圧分布を有する前記メモリセルのアレイの第1の組の消去されたメモリセルと、
第2のしきい値電圧分布を有する前記メモリセルのアレイの第2の組の消去されたメモリセルと、
前記ビット線に結合され、前記第2の組の消去されたメモリセルの第2のしきい値電圧分布を収束させるために前記第2の組の消去されたメモリセルの消去後に接地電圧と異なる第1の電圧を与える第1の電圧源と、
前記ワード線に結合され、前記第2の組の消去されたメモリセルの前記第2のしきい値電圧分布を紫外線消去されたしきい値電圧よりも小さな値にオフセットさせるために接地電圧より高い第2の電圧を前記第1の電圧の印加と並行して前記第2の組の消去されたメモリセルに印加する第2の電圧源とをさらに含む、フラッシュEPROM。」
「【請求項21】 フラッシュEPROMを動作させるための方法であって、
前記フラッシュEPROMのメモリセルを電気的に消去するステップと、
消去されたセルの狭いしきい値電圧分布を達成するために電子およびホールを注入するドレイン妨害電圧を印加するステップと、
前記ドレイン妨害電圧の印加とともにゲート電圧を印加して前記消去されたメモリセルの狭いしきい値電圧分布を高いしきい値電圧レベルにシフトさせるステップとを含み、前記高いしきい値電圧レベルは紫外線消去されたしきい値電圧より小さい、方法。」
「【請求項23】 電気的に消去されたフラッシュEPROMにおけるセルのしきい値電圧を制御するための方法であって、
前記セルのしきい値電圧をある定常状態しきい値電圧に収束させるために、ドレイン電圧を前記セルに印加してフローティングゲートにホットホールおよびホットエレクトロンを注入するステップと、
前記セルの前記しきい値電圧を第2の定常状態しきい値電圧にオフセットさせるために前記セルにゲート電圧を印加するステップとを含み、前記第2の定常状態しきい値電圧は、紫外線消去されたしきい値電圧より低い、方法。」

2.本件補正の内容の整理
以下においては、独立請求項についての補正内容を検討する。
補正事項1(請求項1について)
請求項1についての補正は、補正前の請求項1の「前記複数のビット線に結合され、消去されたメモリセルのしきい値電圧を収束させるために接地電圧と異なる第1の電圧を有する第1の電圧源と」を、補正後の請求項1の「前記複数のビット線に結合され、消去されたメモリセルのしきい値電圧を収束させるために接地電圧と異なる第1の電圧を前記消去されたメモリセルの消去後に与える第1の電圧源と」と補正すること(補正事項1-1)と、補正前の請求項1の「前記複数のワード線に結合され、前記消去されたメモリセルの前記しきい値電圧をオフセットさせるために、接地電圧と異なる第2の電圧を有する第2の電圧源とをさらに含む」を、補正後の請求項1の「前記複数のワード線に結合され、前記消去されたメモリセルの前記しきい値電圧を紫外線消去時のしきい値電圧よりも小さい値にオフセットさせるために、接地電圧より高い第2の電圧を前記第1の電圧の印加とともに前記消去されたメモリセルへ与えて前記しきい値電圧の収束を制御する第2の電圧源とをさらに含む」と補正すること(補正事項1-2)に区分できる。
補正事項2(請求項5について)
請求項5についての補正は、補正前の請求項5の「前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧と異なる第2の電圧とを含む」を、補正後の請求項4の「前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される、接地電圧より高い第2の電圧とを含む」と補正することである。
補正事項3(請求項11について)
請求項11についての補正は、補正前の請求項11の「前記ビット線に結合され、前記第2の組の消去されたメモリセルの第2のしきい値電圧分布を収束させるために接地電圧と異なる第1の電圧を有する第1の電圧源と」を、補正後の請求項11の「前記ビット線に結合され、前記第2の組の消去されたメモリセルの第2のしきい値電圧分布を収束させるために前記第2の組の消去されたメモリセルの消去後に接地電圧と異なる第1の電圧を与える第1の電圧源と」と補正すること(補正事項3-1)と、補正前の請求項11の「前記ワード線に結合され、前記第2の組の消去されたメモリセルの前記第2のしきい値電圧分布をオフセットさせるために接地電圧と異なる第2の電圧を有する第2の電圧源とをさらに含む」を、補正後の請求項11の「前記ワード線に結合され、前記第2の組の消去されたメモリセルの前記第2のしきい値電圧分布を紫外線消去されたしきい値電圧よりも小さな値にオフセットさせるために接地電圧より高い第2の電圧を前記第1の電圧の印加と並行して前記第2の組の消去されたメモリセルに印加する第2の電圧源とをさらに含む」と補正すること(補正事項3-2)に区分できる。
補正事項4(請求項21について)
請求項21についての補正は、補正前の請求項21の「消去されたセルのためにドレイン妨害電圧を印加するステップと」を、補正後の請求項21の「消去されたセルの狭いしきい値電圧分布を達成するために電子およびホールを注入するドレイン妨害電圧を印加するステップと」と補正すること(補正事項4-1)と、補正前の請求項21の「前記消去されたメモリセルの狭いしきい値電圧分布をシフトさせるために消去されたセルにゲート電圧を印加するステップとを含む」を、補正後の請求項21の「前記ドレイン妨害電圧の印加とともにゲート電圧を印加して前記消去されたメモリセルの狭いしきい値電圧分布を高いしきい値電圧レベルにシフトさせるステップとを含み、前記高いしきい値電圧レベルは紫外線消去されたしきい値電圧より小さい」と補正すること(補正事項4-2)に区分できる。
補正事項5(請求項23について)
請求項23についての補正は、補正前の請求項23の「前記セルの前記しきい値電圧を第2の定常状態しきい値電圧にオフセットさせるために前記セルにゲート電圧を印加するステップとを含む」を、補正後の請求項23の「前記セルの前記しきい値電圧を第2の定常状態しきい値電圧にオフセットさせるために前記セルにゲート電圧を印加するステップとを含み、前記第2の定常状態しきい値電圧は、紫外線消去されたしきい値電圧より低い」と補正することである。

3.本件補正についての検討
(3-1)補正の目的の適否及び新規事項の追加の有無について
補正事項1について
補正事項1-1についての補正は、補正前の請求項1の「第1の電圧源」を「前記消去されたメモリセルの消去後に与える第1の電圧源」として、「第1の電圧源」の構成を限定するものであるから、特許請求の範囲の減縮に該当し、特許法第17条の2第3項第2号に規定する要件を満たしている。
補正事項1-2についての補正は、補正前の請求項1の「オフセットさせる」を「紫外線消去時のしきい値電圧よりも小さい値にオフセットさせる」として、「オフセット」を限定するものであるから、特許請求の範囲の減縮に該当し、特許法第17条の2第3項第2号に規定する要件を満たしている。
したがって、請求項1についての補正は、特許請求の範囲の減縮を目的とするものに該当する。
補正事項2について
補正事項2についての補正は、補正前の請求項5の「前記定常状態しきい値電圧をオフセットするように」を「前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように」として、「オフセット」を限定するものであるから、この補正は、特許請求の範囲の減縮に該当し、特許法第17条の2第3項第2号に規定する要件を満たしている。
補正事項3について
補正事項3-1についての補正は、補正前の請求項11の「接地電圧と異なる第1の電圧を有する」を「前記第2の組の消去されたメモリセルの消去後に接地電圧と異なる第1の電圧を与える」とするものであるから、この補正は、明りょうでない記載の釈明に該当し、特許法第17条の2第3項第4号に規定する要件を満たしている。
補正事項3-2についての補正は、補正前の請求項11の「オフセットさせる」を「紫外線消去されたしきい値電圧よりも小さな値にオフセットさせる」とすると共に、補正前の請求項11の「接地電圧と異なる第2の電圧を有する第2の電圧源」を「接地電圧より高い第2の電圧を前記第1の電圧の印加と並行して前記第2の組の消去されたメモリセルに印加する第2の電圧源」とするものであるから、この補正は、特許請求の範囲の減縮に該当し、特許法第17条の2第3項第2号に規定する要件を満たしている。
補正事項4について
補正事項4-1についての補正は、補正前の請求項21の「消去されたセルのために」を「消去されたセルの狭いしきい値電圧分布を達成するために電子およびホールを注入する」とするものであるから、この補正は、特許請求の範囲の減縮に該当し、特許法第17条の2第3項第2号に規定する要件を満たしている。
補正事項4-2について検討すると、この補正は、補正前の請求項21の「前記消去されたメモリセルの狭いしきい値電圧分布をシフトさせるために消去されたセルにゲート電圧を印加するステップとを含む」を「前記ドレイン妨害電圧の印加とともにゲート電圧を印加して前記消去されたメモリセルの狭いしきい値電圧分布を高いしきい値電圧レベルにシフトさせるステップとを含み、前記高いしきい値電圧レベルは紫外線消去されたしきい値電圧より小さい」とするものであるから、この補正は、特許請求の範囲の減縮に該当し、特許法第17条の2第3項第2号に規定する要件を満たしている。
補正事項5について
補正事項5についての補正は、補正前の請求項23の「前記メモリセルの狭いしきい値電圧分布を達成するためにホールの注入を減らすステップをさらに含む」を「前記ドレイン妨害電圧を印加するステップは、前記メモリセルの狭いしきい値電圧分布を達成するためにホールの注入を減らすステップをさらに含む」とするものであるから、この補正は、明りょうでない記載の釈明に該当し、特許法第17条の2第3項第4号に規定する要件を満たしている。

その他の請求項2、請求項3、請求項6、請求項15ないし請求項21及び請求項23についても補正されているが、いずれの請求項についての補正も特許請求の範囲の減縮を目的とするものに該当する。
また、各補正事項についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内おいてなされたものである。

以上のとおり、本件補正は、特許法第17条の2第2項において準用する同法第17条第2項及び同法第17条の2第3項の要件を満たしているから、以下において、同条第5項の要件について検討する。

(3-2)独立特許要件の検討
(3-2-1)先願発明
先願の明細書:特願平4-341328号(特開平6-76589号公報)
本願の優先権主張日前の特許出願であって、その出願後に出願公開がされた特願平4-341328号の願書に最初に添付された明細書又は図面(以下、「先願明細書」という。)には、フラッシュ型E^(2)PROMの消去方法、に関して、図1ないし図4及び図6、図8、図9、図11及び図12とともに、以下の記載がなされている。
「【特許請求の範囲】
【請求項1】ファウラ-ノルドハイム・トンネリングによる消去の後に、ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入するフラッシュ型E^(2)PROMの消去方法において、
コントロールゲート-フローティングゲート間の結合容量をC_(C)、フローティングゲート-ドレイン間の結合容量をC_(D)、紫外線によって消去したときの閾値電圧をUV・E・V_(th)、プロセスに依存する電圧をV_(P)とするとき、
消去後ドレイン電圧V_(D)を印加する際に、
【数1】 V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P) なる条件を満足するゲート電圧V_(G)をコントロールゲートに印加することを特徴とするフラッシュ型E^(2)PROMの消去方法。
【請求項2】アバランシェ・ホット・キャリヤの注入によって自動的に収束する閾値電圧を収束V_(th)とするとき、前記ゲート電圧V_(G)を、
【数2】 収束V_(th)=UV・E・V_(th) となる値に設定することを特徴とする請求項1記載のフラッシュ型E^(2)PROMの消去方法。」
「【産業上の利用分野】本発明は、フラッシュ型E^(2)PROMの消去方法に関し、特にファウラ‐ノルドハイム(F‐N)・トンネリングによる消去の後に、ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入するフラッシュ型E^(2)PROMの消去方法に関する。
【0002】
【従来の技術】フラッシュ(一括消去)型E^(2)PROMにおいては、ソースとフローティングゲートの間の容量結合比がセルによって違うため、消去後の閾値電圧V_(th)にバラツキが生じる。この閾値電圧V_(th)のバラツキは、閾値電圧V_(th)が0V未満となる過剰消去の原因となる。
・・・
【0004】このフラッシュ型E^(2)PROMの最大の課題であった過剰消去の問題を解決する消去方法として、従来のF-N・トンネリングによる消去後、ドレイン電圧を印加してアバランシェ・ホット・キャリヤを注入する方法が開発された(NIKKEIMICRODEVICES 1992年 2月号 P85?P91参照)。
【0005】この消去方法によれば、消去中に、仮に過剰消去になり得るセルがあったとしても、アバランシェ・ホット・キャリヤ注入後には回復し、最終的にはチャネル不純物濃度(以下、チャネル濃度と略称する)とゲート電圧によって決まる閾値電圧V_(th)(以下、収束V_(th)と称する)に自動的に収束し(セルフ・コンバージェンス)、過剰消去にはならない。例えば、コントロールゲートのゲート電圧V_(G)が0Vであれば、紫外線によって消去したときの閾値電圧V_(th)(以下、UV・E・V_(th)と称する)を3Vとすると、収束V_(th)が1.1Vとなり、よって過剰消去を抑止することができる。
【0006】
【発明が解決しようとする課題】しかしながら、上記の従来の消去方法では、ゲート電圧V_(G)およびソース電圧V_(S)が共に0V、ドレイン電圧V_(D)が例えば6Vの条件下で行われるが、この状態は書込み時の半選択セル(ビット線;選択、ワード線;非選択)と全く同じ状態であり、収束V_(th)のところでも書込み時にリーク電流が流れるために、書込み時の消費電流が増大するという問題点がある。
【0007】例えば、ワード線の数が2048本の場合であって、2048番目のワード線が選択されている場合の書込み時の状態を示す図6において、書込み電流はおよそ400?600μAであるから、半選択セルのリーク電流として許容できる限度はおよそ10%(40?60μA)である。本願発明者による実験結果を図7に示す。この実験結果は1.0μmルールのメモリセルの値ではあるが、収束V_(th)におけるドレイン電流I_(D)は84μAと非常に大きい。また、チャネル長Lの依存性を図8に、UV・E・V_(th)の依存性を図9にそれぞれ示す。
【0008】本発明は、上述した点に鑑みてなされたものであって、セルフ・コンバージェンスによる過剰消去抑止の効果を維持しつつ書込み時の消費電流の低減を可能としたフラッシュ型E^(2)PROMの消去方法を提供することを目的とする。」(0001段落ないし0008段落)
「【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。図2は、本発明による消去方法が適用されるE^(2)PROMの単位セルについての回路構成例を示す回路図である。図2において、メモリセル1のソースSは接地され、そのコントロールゲートCGはワード線2に、ドレインDはビット線3にそれぞれ接続されている。メモリセル1のコントロールゲートCGには、V_(G)用定電圧発生回路4で発生されるゲート電圧V_(G)がワード線2を介して印加される。一方、メモリセル1のドレインDには、V_(D)用定電圧発生回路5で発生されるドレイン電圧V_(D)がビット線3を介して印加される。
【0012】次に、本発明による消去方法の処理手順につき、図1のフローチャートにしたがって説明する。なお、V_(G)用定電圧発生回路4およびV_(D)用定電圧発生回路5では、各ステップの処理に応じた適当な値のゲート電圧V_(G)およびドレイン電圧V_(D)が適宜発生されるものとする。
【0013】先ず、F-N・トンネリングによる消去を行う(ステップS1)。この処理ステップでは、コントロールゲートCGに高電圧を印加し、ドレインDを0Vにする。コントロールゲートCGに高電圧が印加されたことにより、フローティングゲートFGも高い電位となるため、フローティングゲートFGのトンネル部の酸化膜に高電界がかかる。その結果、フローティングゲートFGからドレインDへトンネル電流(F-N電流)が流れ出るため、消去が行われる。
【0014】このF-N・トンネリングによる消去の後、ドレインDに例えば6Vのドレイン電圧V_(D)を印加してアバランシェ・ホット・キャリヤを注入する(ステップS2)。このとき、コントロールゲートCGには、以下の条件を満足するゲート電圧V_(G)を印加する。
【0015】すなわち、コントロールゲートCG-フローティングゲートFG間の結合容量をC_(C)、フローティングゲートFG-ドレインD間の結合容量をC_(D)、紫外線によって消去したときの閾値電圧V_(th)をUV・E・V_(th)、プロセスに依存する電圧をV_(P)とするとき、
【数6】 V_(G)>{1+(C_(D) /C_(C) )}V_(D) -UV・E・V_(th)-V_(P)なる条件を満足するゲート電圧V_(G)をコントロールゲートCGに印加する。図3に、収束V_(th)のゲート電圧V_(G)に対する依存性を示す。これを数式で表わすと、
【数7】 収束V_(th)=UV・E・V_(th)+V_(G)-V_(D)+V_(P)となる。
【0016】上述したように、F-N・トンネリングによる消去後、ドレイン電圧V_(D)を印加してアバランシェ・ホット・キャリヤを注入することにより、チャネル濃度とゲート電圧V_(G)によって決まる閾値電圧である収束V_(th)に収束する(セルフ・コンバージェンス)。すなわち、F-N・トンネリングによる消去中に、仮に過剰消去になり得るメモリセル1があったとしても、アバランシェ・ホット・キャリヤの注入によって回復し、最終的に収束V_(th)に収束するために、過剰消去を防止できる。
【0017】また、F-N・トンネリングによる消去後のセルフ・コンバージェンス時に、コントロールゲートCGに印加するゲート電圧V_(G)を上記条件を満足するように設定することにより、収束V_(th)をフローティングゲートFG-ドレインD間の結合容量C_(D)で決まるドレイン電流I_(D)が流れ始める閾値電圧以上にすることができる。
【0018】これによれば、ワード線の数が2048本の場合であって、2048番目のワード線が選択されている場合の書込み時を示す図4において、ビット線選択による半選択のメモリセル1_(0)?1_(2046)がセルフ・コンバージェンスによって既に収束V_(th)にあり、この収束V_(th)がドレイン電流I_(D)が流れ始める閾値電圧以上であるため、これらのメモリセル1_(0)?1_(2046)にはセル電流(リーク電流)が流れなく、書込み中のメモリセル1_(2047)のみにセル電流が流れる。したがって、書込み時の消費電流を低減できる。
【0019】ところで、セルフ・コンバージェンスによる収束V_(th)が、ドレイン電流I_(D)が流れ始める閾値電圧以上であっても、収束V_(th)≠UV・E・V_(th)のときは、フローティングゲートFGに電荷が入っている状態である。フローティングゲートFGに電荷が入っていると、熱や時間などの外部ストレスによって閾値電圧V_(th)が変化し易く、この閾値電圧V_(th)の変化は、フラッシュ型E^(2)PROMの読出し速度などの仕様の変化につながる。
【0020】そこで、収束V_(th)がドレイン電流I_(D)が流れ始める閾値電圧以上であって、しかもUV・E・V_(th)の値になるように、セルフ・コンバージェンス時のゲート電圧V_(G)を設定する。このように、収束V_(th)をUV・E・V_(th)とすることにより、UV・E・V_(th)ではメモリセル1のフローティングゲートFGには電荷がないことから、収束V_(th)が変化しにくく、外部ストレスに対して安定なセルとすることができる。」(0011段落ないし0020段落)
「【0026】上述したように、セルフコンバージェンスによって書込み後の閾値電圧V_(th)のばらつきを小さくできることにより、図11(A)に示すようにV_(th)ばらつきが大きく、まだ点線以上に閾値電圧V_(th)が達していないビットがあったとしても、セルフコンバージェンスをかけることによって図11(B)の状態にすることができるので、再度の書込みが必要なくなり、書込み時間の高速化が図れる。また、セルフコンバージェンスは、前述したように閾値電圧V_(th)をある電圧に収束させるものであることから、図12に示すように、書込みディスターブで落ちたビットも、セルフコンバージェンスをかけることによって点線以上のビットに戻すことができるため、書込みディスターブの低減化も図れる。」(0026段落)
「【発明の効果】以上説明したように、本発明によれば、F-N・トンネリングによる消去後のセルフ・コンバージェンスによる収束V_(th)をフローティングゲート-ドレイン間の結合容量C_(D)で決まるドレイン電流が流れ始める閾値電圧以上としたことにより、書込み時において半選択状態のメモリセルにリーク電流が流れることがないため、セルフ・コンバージェンスによる過剰消去抑止の効果を維持しつつ書込み時の消費電流を低減できることになる。また、収束V_(th)をUV・E・V_(th)とすることにより、UV・E・V_(th)ではメモリセルのフローティングゲートには電荷がないことから、収束V_(th)が変化しにくく、外部ストレスに対して安定なメモリセルを得ることができる。」(0028段落)

よって、先願の明細書には、
「F-N・トンネリングによる消去後、ドレイン電圧V_(D)を印加してアバランシェ・ホット・キャリヤを注入して、チャネル濃度とゲート電圧V_(G)によって決まる閾値電圧である収束V_(th)に収束(セルフ・コンバージェンス)させるフラッシュ型E^(2)PROMの消去方法において、
コントロールゲート-フローティングゲート間の結合容量をC_(C)、フローティングゲート-ドレイン間の結合容量をC_(D)、紫外線によって消去したときの閾値電圧をUV・E・V_(th)、プロセスに依存する電圧をV_(P)とするとき、
消去後ドレイン電圧V_(D)を印加する際に、
【数1】 V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P)なる条件を満足するゲート電圧V_(G)をコントロールゲートに印加することを特徴とするフラッシュ型E^(2)PROMの消去方法。」(以下、「先願発明」という。)

(3-2-3)対比
本件補正後の請求項5に係る発明(以下、「補正発明」という。)と先願発明とを対比する。
(a)先願発明の「フラッシュ型E^(2)PROM」は、図2の記載から、「フローティングゲート」、「接地に結合されるソース」及び「ドレイン」を有していることは明らかであるから、先願発明の「フラッシュ型E^(2)PROM」は、補正発明の「フローティングゲート、接地に結合されるソース、およびドレインを有するMOS装置」に相当する。
(b)先願明細書の【0005】段落の「この消去方法によれば、消去中に、仮に過剰消去になり得るセルがあったとしても、アバランシェ・ホット・キャリヤ注入後には回復し、最終的にはチャネル不純物濃度(以下、チャネル濃度と略称する)とゲート電圧によって決まる閾値電圧V_(th)(以下、収束V_(th)と称する)に自動的に収束し(セルフ・コンバージェンス)、過剰消去にはならない。」との記載及び、本願明細書の「この自己収束消去メカニズムは、ファウラー-ノルドハイムトンネリングによる消去後にアバランシ-ホットキャリア注入を用いる。アバランシ-ホットキャリア注入により、メモリセルのしきい値電圧が、ある「定常状態」に収束する。」(0017段落)との記載から、先願発明の「収束V_(th)」は、補正発明の「定常状態しきい値電圧」に相当する。
(c)先願明細書の【0014】段落の「このF-N・トンネリングによる消去の後、ドレインDに例えば6Vのドレイン電圧V_(D)を印加してアバランシェ・ホット・キャリヤを注入する(ステップS2)。」の記載から、先願発明の「消去後ドレイン電圧V_(D)」は、接地電圧と異なった値であることは明らかであり、この「消去後ドレイン電圧V_(D)」は、「収束V_(th)」が得られるように「ドレイン」に結合されているので、先願発明の「消去後ドレイン電圧V_(D)」は、補正発明の「前記MOS装置に関して定常状態しきい値電圧」が得られる「ように前記ドレインに結合される、接地電圧と異なる第1の電圧」に相当する。
(d)先願発明の「ゲート電圧V_(G)」は、図3の縦軸の収束V_(th)が「0V」より大きな電圧に対応する、図3の横軸の「ゲート電圧V_(G)[V]」の値が「0V」より大きい値であるから、接地電圧よりも大きい値(高い値)であることは明らかであり、また、先願発明の「ゲート電圧V_(G)」は、先願明細書の【0014】段落の「このF-N・トンネリングによる消去の後、ドレインDに例えば6Vのドレイン電圧V_(D)を印加してアバランシェ・ホット・キャリヤを注入する(ステップS2)。このとき、コントロールゲートCGには、以下の条件を満足するゲート電圧V_(G)を印加する。」の記載から、「消去後ドレイン電圧V_(D)」の「ドレイン」への印加と平行して「フローティングゲート」に印加するために、「フローティングゲート」に結合されていることは明らかである。
よって、先願発明の「消去後ドレイン電圧V_(D)を印加する際に、
【数1】V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P)なる条件を満足するゲート電圧V_(G)をコントロールゲートに印加する」は、補正発明の「前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を」「オフセットするように前記フローティングゲートに結合される、接地電圧より高い第2の電圧とを含む」に相当しており、先願発明の「ゲート電圧V_(G)」は、補正発明の「接地電圧より高い第2の電圧」に相当する。

よって、補正発明と先願発明とは、
「フローティングゲート、接地に結合されるソース、およびドレインを有するMOS装置と、
前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第1の電圧と、
前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧より高い第2の電圧とを含む、メモリセル。」である点で一致し、以下の点で一応相違している。

[相違点]
補正発明は、「前記第1の電圧の前記ドレインへの印加と並行して印加されて前記定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットするように前記フローティングゲートに結合される、接地電圧より高い第2の電圧とを含む」のに対して、
先願発明は、「コントロールゲート-フローティングゲート間の結合容量をC_(C)、フローティングゲート-ドレイン間の結合容量をC_(D)、紫外線によって消去したときの閾値電圧をUV・E・V_(th)、プロセスに依存する電圧をV_(P)とするとき、消去後ドレイン電圧V_(D)を印加する際に、
【数1】 V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P) なる条件を満足するゲート電圧V_(G)をコントロールゲートに印加する」ものである点、言い換えると、
補正発明は、定常状態しきい値電圧を紫外線消去時のしきい値電圧より小さな値にオフセットさせているのに対して、先願発明は、「収束V_(th)」を「紫外線によって消去したときの閾値電圧をUV・E・V_(th)」より小さな値としているか否か明らかでない点。

(3-2-4)相違点の検討
以下、相違点について検討する。
(a)先願発明は、「フラッシュ(一括消去)型E^(2)PROMにおいては、ソースとフローティングゲートの間の容量結合比がセルによって違うため、消去後の閾値電圧V_(th)にバラツキが生じる。この閾値電圧V_(th)のバラツキは、閾値電圧V_(th)が0V未満となる過剰消去の原因となる。」(先願明細書0002段落)との課題を解決するものである。
(b)先願発明の「【数1】 V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P )なる条件を満足するゲート電圧V_(G)をコントロールゲートに印加すること」の技術的意味を検討する際に、
先願発明の上記構成を含む先願明細書の特許請求の範囲の請求項1を引用する、先願明細書の請求項2において、「【請求項2】アバランシェ・ホット・キャリヤの注入によって自動的に収束する閾値電圧を収束V_(th)とするとき、前記ゲート電圧V_(G)を、 【数2】 収束V_(th)=UV・E・V_(th)となる値に設定することを特徴とする請求項1記載のフラッシュ型E^(2)PROMの消去方法。」と、「収束V_(th)」と「UV・E・V_(th)」との関係を限定している。
また、先願明細書の0017段落及び0019段落の記載から、請求項1に記載した【数1】を満たすことが、収束V_(th)=UV・E・V_(th)であることのみを意味することにはならないことも明らかである。
したがって、請求項2が引用する請求項1の「【数1】」での限定構成に関連する先願発明の「【数1】 V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P)」の記載における「UV・E・V_(th)」と「収束V_(th)」との関係について、
先願発明は、(ア)収束V_(th)>UV・E・V_(th)となる場合、
(イ)収束V_(th)=UV・E・V_(th)となる場合、及び
(ウ)収束V_(th)<UV・E・V_(th)となる場合を含むことは明らかである。
(c)先願明細書の0005段落及び0006段落には、「この消去方法によれば、消去中に、仮に過剰消去になり得るセルがあったとしても、アバランシェ・ホット・キャリヤ注入後には回復し、最終的にはチャネル不純物濃度(以下、チャネル濃度と略称する)とゲート電圧によって決まる閾値電圧V_(th)(以下、収束V_(th)と称する)に自動的に収束し(セルフ・コンバージェンス)、過剰消去にはならない。例えば、コントロールゲートのゲート電圧V_(G)が0Vであれば、紫外線によって消去したときの閾値電圧V_(th)(以下、UV・E・V_(th)と称する)を3Vとすると、収束V_(th)が1.1Vとなり、よって過剰消去を抑止することができる。 ・・・しかしながら、上記の従来の消去方法では、ゲート電圧V_(G)およびソース電圧V_(S)が共に0V、ドレイン電圧V_(D)が例えば6Vの条件下で行われる。」との記載より、「コントロールゲートのゲート電圧V_(G)が0Vであれば、紫外線によって消去したときの閾値電圧V_(th)(以下、UV・E・V_(th)と称する)」が3Vであって、「ゲート電圧V_(G)およびソース電圧V_(S)が共に0V、ドレイン電圧V_(D)が」「6Vの条件下で行わ」れた際に、「収束V_(th)が1.1Vとな」ることにより、過剰消去が抑止できる。
(d)先願明細書の0015段落及び0016段落には、「【数6】
V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P) なる条件を満足するゲート電圧V_(G)をコントロールゲートCGに印加する。図3に、収束V_(th)のゲート電圧V_(G)に対する依存性を示す。これを数式で表わすと、 【数7】 収束V_(th)=UV・E・V_(th)+V_(G)-V_(D)+V_(P)となる。 上述したように、F-N・トンネリングによる消去後、ドレイン電圧V_(D)を印加してアバランシェ・ホット・キャリヤを注入することにより、チャネル濃度とゲート電圧V_(G)によって決まる閾値電圧である収束V_(th)に収束する(セルフ・コンバージェンス)。すなわち、F-N・トンネリングによる消去中に、仮に過剰消去になり得るメモリセル1があったとしても、アバランシェ・ホット・キャリヤの注入によって回復し、最終的に収束V_(th)に収束するために、過剰消去を防止できる。」と記載され、また、図3には、横軸が「ゲート電圧V_(G)[V]」で、縦軸が「収束V_(th)[V]」のグラフが記載され、「ゲート電圧V_(G)[V]」と「収束V_(th)[V]」との関係は、「数7」で表される一次関数であり、さらに、ゲート電圧V_(G)が0Vより大きく、収束V_(th)[V]が1.1Vより大きく、3Vより小さい(1.1V<V_(th)<3V)領域には、複数の○が記載されており、この○印は、実測値と判断するのが相当である。
(e)先願明細書の図11及び0026段落には、「上述したように、セルフコンバージェンスによって書込み後の閾値電圧V_(th)のばらつきを小さくできることにより、図11(A)に示すようにV_(th)ばらつきが大きく、まだ点線以上に閾値電圧V_(th)が達していないビットがあったとしても、セルフコンバージェンスをかけることによって図11(B)の状態にすることができるので、再度の書込みが必要なくなり、書込み時間の高速化が図れる。」と記載されており、セルフコンバージェンスにより収束後のV_(th)のバラツキが軽減されることも明らかである。
(f)上記(a)ないし(e)より、先願発明は、上記(b)(ウ)の「収束Vth<UV・E・V_(th)となる場合」を含むことは明らかであり、また、上記(c)、図3及びその説明から、収束V_(th)[V]が、UV・E・V_(th)(3V)より小さい値として、実測値が測定されており、さらに、セルフコンバージェンスをかけること(収束V_(th)とすること)そのものにより、書込み後の閾値電圧V_(th)のばらつきを小さくできる。
したがって、先願発明は、上記(b)の(イ)「収束V_(th)=UV・E・V_(th)となる場合」のみでなく、上記(b)の(ウ)「収束V_(th)<UV・E・V_(th)となる場合」、言い換えると、「収束V_(th)」が「UV・E・V_(th)」より小さな値となる場合も含むことは明らかである。
(g)一方、本願明細書の0017段落及び0026段落には、「この自己収束消去メカニズムは、ファウラー-ノルドハイムトンネリングによる消去後にアバランシ-ホットキャリア注入を用いる。アバランシ-ホットキャリア注入により、メモリセルのしきい値電圧が、ある「定常状態」に収束する。フローティングゲートのアバランシ-ホットホール注入とアバランシ-ホットエレクトロン注入との間のバランスが取られると、定常状態に達する。このメカニズムを用いると、過消去されたメモリセルのしきい値電圧をより高いレベルに引上げることができる。」(0017段落)、「【発明の概要】本発明は、メモリセルの狭い消去しきい値電圧分布を達成する回路を提供する。」(0026段落)と記載されている。
(h)本願明細書の図13,図14及び0058段落及び0059段落には、「図13は、V_(th)^(*)がVgに直接関係する式が引出されることを確認するための実験データを示している。メモリセルのしきい値電圧を定常状態に収束させるために、ドレイン妨害電圧およびゲート電圧が印加される。図13には、3組のデータが示されている。3つのデータの組の各々には、6.5ボルトのドレイン妨害電圧Vdが印加される。・・・より大きいゲート電圧Vgを印加するたびに定常状態のしきい値電圧は上方向にシフトされる。データは、ゲート電圧Vgと定常状態のしきい値電圧における電圧のシフトとの間に本質的に直接関係があることを示している。・・・図14は、ゲート電圧Vgと定常状態しきい値電圧との関係を用いて、自己収束の間にゲート電圧Vgを消去後の分布75に与えた場合のデータプロットを示している。・・・図14では、過去の定常状態のしきい値電圧V_(th)^(*)74が、UV消去しきい値電圧72と等しくなるようにシフトされる。定常状態しきい値電圧のこのシフトは、印加されるゲート電圧Vgに直接関係する。印加される1.0ボルトのゲート電圧Vgにより、定常状態しきい値電圧は、1.0ボルトシフトされる。」と記載されている。
(i)本願明細書の図11及び0060落及び0063段落には、「図14の領域78および79を図11の領域78および79と比較すると、自己収束の間にゲート電圧Vgを印加することによりメモリセルにおける電子の注入が実質的に増加しかつホール注入が実質的に低減することがわかる。」(0060段落)、「定常状態しきい値電圧をUV消去しきい値電圧UV-Vtに近づけるようにシフトさせることにより、消去後のしきい値電圧分布をより狭くすることができる。図11を参照すると、定常状態しきい値電圧74はUV消去しきい値電圧72よりも約2ボルト低い。図14においてゲート電圧Vgを印加することにより、定常状態しきい値電圧74とUV消去しきい値電圧72との間の差が解消される。したがって、実質的により狭い消去後のしきい値電圧分布が得られる。」(0063段落)と記載されている。
(j)上記(g)及び(i)より、補正発明は、「メモリセルの狭い消去しきい値電圧分布を達成する回路を提供する」ものであり、また、図14に記載されるようにV_(th)^(*)(定常状態しきい値電圧)をV_(t,uv)(UV消去しきい値電圧UV-Vt)と等しくした場合、及び、図13にVtが「0.66V」、「0.17V」と、V_(th)^(*)をV_(t,uv)より小さくした場合(この場合は本願発明に相当)の、いずれの場合も本願明細書に開示された発明であり、且つ、いずれの場合も「メモリセルの狭い消去しきい値電圧分布を達成する」ことができることは明らかである。
(k)したがって、上記(f)及び(j)より、先願発明における「収束V_(th)<UV・E・V_(th)となる場合」は、補正発明における「V_(th)^(*)(定常状態しきい値電圧)をV_(t,uv)(UV消去しきい値電圧UV-Vt)より小さくオフセットした場合」に相当し、両者において、作用効果が同等であるから、補正発明と先願発明は、相違点について、実質的に相違しない。

よって、補正発明は、先願発明と実質的に同一であり、しかも、本願の発明者が先願発明に係る発明者と同一でなく、また、本願の出願時において、その出願人が先願の出願人と同一でもないから、特許法第29条の2の規定により特許を受けることができず、補正発明は、その特許出願の際、独立して特許を受けることができないから、特許法第17条の2第5項により準用する同法第126条第5項の規定に適合しない。

4.むすび
以上のとおりであるから、補正後の請求項5に係る発明は、特許法第29条の2に規定により特許を受けることができず、その特許出願の際、独立して特許を受けることができないから、特許法第17条の2第5項により準用する同法第126条第5項の規定に適合しない。
よって、請求項5についての補正を含む本件補正は、特許法第159条第1項で読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明
平成17年12月5日付の手続補正は上記のとおり却下されたので、本願の請求項1ないし25に係る発明は、平成16年11月10日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし25に記載された事項により特定されるものであり、その請求項5に係る発明は、その請求項5に記載されている事項により特定される以下のとおりのものである。
「【請求項5】 フローティングゲート、接地に結合されるソース、およびドレインを有するMOS装置と、
前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第1の電圧と、
前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧と異なる第2の電圧とを含む、メモリセル。」

第4.先願発明
先願の明細書:特願平4-341328号(特開平6-76589号公報)
本願の出願の日前の特許出願であって、その出願後に出願公開がされた特願平4-341328号の願書に最初に添付された明細書又は図面(以下、「先願明細書」という。)には、前記「第2.3.(3-2-1)先願発明」に記載された事項が記載され、先願明細書には、以下の発明が記載されている。
「F-N・トンネリングによる消去後、ドレイン電圧V_(D)を印加してアバランシェ・ホット・キャリヤを注入して、チャネル濃度とゲート電圧V_(G)によって決まる閾値電圧である収束V_(th)に収束(セルフ・コンバージェンス)させるフラッシュ型E^(2)PROMの消去方法において、
コントロールゲート-フローティングゲート間の結合容量をC_(C)、フローティングゲート-ドレイン間の結合容量をC_(D)、紫外線によって消去したときの閾値電圧をUV・E・V_(th)、プロセスに依存する電圧をV_(P)とするとき、
消去後ドレイン電圧V_(D)を印加する際に、
【数1】 V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P) なる条件を満足するゲート電圧V_(G)をコントロールゲートに印加することを特徴とするフラッシュ型E^(2)PROMの消去方法。」

第5.対比
本願の請求項5に係る発明(以下、「本願発明」という。)と、先願の明細書に記載された発明(以下、「先願発明」という。)とを対比する。
(a)先願発明の「フラッシュ型E^(2)PROM」は、図2の記載から、「フローティングゲート」、「接地に結合されるソース」及び「ドレイン」を有していることは明らかであるから、先願発明の「フラッシュ型E^(2)PROM」は、本願発明の「フローティングゲート、接地に結合されるソース、およびドレインを有するMOS装置」に相当する。
(b)先願明細書の【0005】段落の「この消去方法によれば、消去中に、仮に過剰消去になり得るセルがあったとしても、アバランシェ・ホット・キャリヤ注入後には回復し、最終的にはチャネル不純物濃度(以下、チャネル濃度と略称する)とゲート電圧によって決まる閾値電圧V_(th)(以下、収束V_(th)と称する)に自動的に収束し(セルフ・コンバージェンス)、過剰消去にはならない。」との記載及び、本願明細書の「この自己収束消去メカニズムは、ファウラー-ノルドハイムトンネリングによる消去後にアバランシ-ホットキャリア注入を用いる。アバランシ-ホットキャリア注入により、メモリセルのしきい値電圧が、ある「定常状態」に収束する。」(0017段落)との記載から、先願発明の「収束V_(th)」は、本願発明の「定常状態しきい値電圧」に相当する。
(c)先願明細書の【0014】段落の「このF-N・トンネリングによる消去の後、ドレインDに例えば6Vのドレイン電圧VDを印加してアバランシェ・ホット・キャリヤを注入する(ステップS2)。」との記載から、先願発明の「消去後ドレイン電圧V_(D)」は、接地電圧と異なった値であることは明らかであり、この「消去後ドレイン電圧V_(D)」は、「収束V_(th)」が得られるように「ドレイン」に結合されているので、先願発明の「消去後ドレイン電圧V_(D)」は、本願発明の「前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第1の電圧」に相当する。
(d)先願発明の「ゲート電圧V_(G)」は、図3の縦軸の収束V_(th)が「0V」より大きな電圧に対応する、図3の横軸の「ゲート電圧V_(G)[V]」の値が「0V」より大きい値であるから、接地電圧よりも大きい値(高い値)であることは明らかであり、また、先願発明の「ゲート電圧V_(G)」は、先願明細書の【0014】段落の「このF-N・トンネリングによる消去の後、ドレインDに例えば6Vのドレイン電圧V_(D)を印加してアバランシェ・ホット・キャリヤを注入する(ステップS2)。このとき、コントロールゲートCGには、以下の条件を満足するゲート電圧V_(G)を印加する。」の記載から、「消去後ドレイン電圧V_(D)」の「ドレイン」への印加と平行して「フローティングゲート」に印加するために、「フローティングゲート」に結合されていることは明らかであるから、先願発明の「ゲート電圧V_(G)」は、本願発明の「接地電圧より高い第2の電圧」に相当する。
そして、先願発明の「消去後ドレイン電圧V_(D)を印加する際に、
【数1】 V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P) なる条件を満足するゲート電圧V_(G)をコントロールゲートに印加する」における「ゲート電圧V_(G)」を印加することによって、「収束V_(th)」をオフセットしているから、先願発明の「消去後ドレイン電圧V_(D)を印加する際に、
【数1】 V_(G)>{1+(C_(D)/C_(C))}V_(D)-UV・E・V_(th)-V_(P) なる条件を満足するゲート電圧V_(G)をコントロールゲートに印加する」ことは、本願発明の「前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧と異なる第2の電圧とを含む」ことに相当する。

よって、本願発明と先願発明とは、
「フローティングゲート、接地に結合されるソース、およびドレインを有するMOS装置と、
前記MOS装置に関して定常状態しきい値電圧が得られるように前記ドレインに結合される、接地電圧と異なる第1の電圧と、
前記定常状態しきい値電圧をオフセットするように前記フローティングゲートに結合される、接地電圧と異なる第2の電圧とを含む、メモリセル。」である点で一致し、両者の間に相違点は認められない。

よって、本願発明は、先願発明と実質的に同一であり、しかも、本願の発明者が先願発明に係る発明者と同一でなく、また、本願の出願時において、その出願人が先願の出願人と同一でもないから、特許法第29条の2の規定により特許を受けることができない。

第7.むすび
以上のとおりであるから、本願は、請求項1ないし4及び6ないし25に係る発明を検討するまでもなく、拒絶すべきものである。
よって、結論のとおり審決する。
 
審理終結日 2007-10-26 
結審通知日 2007-10-30 
審決日 2007-11-12 
出願番号 特願平6-296700
審決分類 P 1 8・ 16- Z (G11C)
最終処分 不成立  
前審関与審査官 石川 正二飯田 清司  
特許庁審判長 河合 章
特許庁審判官 井原 純
斉藤 恭一
発明の名称 フラッシュEPROMおよびそれを動作させる方法  
代理人 森田 俊雄  
代理人 深見 久郎  
代理人 堀井 豊  
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