ポートフォリオ機能
| ポートフォリオを新規に作成して保存 |
|
|
| 既存のポートフォリオに追加保存 |
|
PDFをダウンロード
|
| 審決分類 |
審判 査定不服 2項進歩性 特許、登録しない。 H01L 審判 査定不服 4項4号特許請求の範囲における明りょうでない記載の釈明 特許、登録しない。 H01L 審判 査定不服 2号主要部同一 特許、登録しない。 H01L 審判 査定不服 4項1号請求項の削除 特許、登録しない。 H01L |
|---|---|
| 管理番号 | 1192965 |
| 審判番号 | 不服2005-18269 |
| 総通号数 | 112 |
| 発行国 | 日本国特許庁(JP) |
| 公報種別 | 特許審決公報 |
| 発行日 | 2009-04-24 |
| 種別 | 拒絶査定不服の審決 |
| 審判請求日 | 2005-09-22 |
| 確定日 | 2009-02-18 |
| 事件の表示 | 平成 9年特許願第532685号「エピタキシャル層の変動の影響を受けにくい縦形MOSFET」拒絶査定不服審判事件〔平成 9年 9月18日国際公開、WO97/34324、平成12年 5月30日国内公表、特表2000-506677〕について、次のとおり審決する。 |
| 結論 | 本件審判の請求は、成り立たない。 |
| 理由 |
第1 手続の経緯 本願は、1997年3月14日(パリ条約による優先権主張外国庁受理1996年3月15日、米国)を国際出願日とする出願であって、平成17年6月20日付けで拒絶査定がなされ、これに対し、同年9月22日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、当審において、平成20年1月15日付けで審尋がなされ、同年7月22日に回答書が提出されたものである。 第2 平成17年9月22日付けの手続補正について 1 本件補正の内容 本件補正は、特許請求の範囲を補正するものであり、以下のとおりである。 補正事項a 補正前の請求項14ないし16を、削除したこと。 補正事項b 補正前の請求項17を、補正後の請求項14に繰り上げたこと。 補正事項c 補正前の請求項18を、補正後の請求項15に繰り上げるとともに、補正前の請求項18の「請求項17に記載の」を、補正後の請求項15の「請求項14に記載の」と補正したこと。 補正事項d 補正前の請求項19を、補正後の請求項16に繰り上げるとともに、補正前の請求項19の「請求項17に記載の」を、補正後の請求項16の「請求項14に記載の」と補正したこと。 補正事項e 補正前の請求項20を、補正後の請求項17に繰り上げるとともに、補正前の請求項20の「請求項17に記載の」を、補正後の請求項17の「請求項14に記載の」と補正したこと。 補正事項f 補正前の請求項21を、補正後の請求項18に繰り上げるとともに、補正前の請求項21の「請求項17に記載の」を、補正後の請求項18の「請求項14に記載の」と補正したこと。 補正事項g 補正前の請求項22を、補正後の請求項19に繰り上げるとともに、補正前の請求項22の「請求項17に記載の」を、補正後の請求項19の「請求項14に記載の」と補正したこと。 補正事項h 補正前の請求項23を、補正後の請求項20に繰り上げたこと。 補正事項i 補正前の請求項24を、補正後の請求項21に繰り上げるとともに、補正前の請求項24の「請求項23に記載の」を、補正後の請求項21の「請求項20に記載の」と補正したこと。 補正事項j 補正前の請求項25を、補正後の請求項22に繰り上げたこと。 2 本件補正の目的の適否についての検討 ・補正事項aについて 補正事項aについての補正は、補正前の請求項14ないし16を削除した補正であるから、請求項の削除を目的とするものに該当する。 したがって、補正事項aについての補正は、特許法第17条の2第4項第1号に規定する要件を満たす。 ・補正事項bないしjについて 補正事項bないしjについての補正は、補正事項aについての補正により、補正前の請求項14ないし16を削除したことに伴って、補正前の請求項を繰り上げ、また、引用する請求項を繰り上げた補正であるから、明りょうでない記載の釈明を目的とするものに該当する。 したがって、補正事項bないしjについての補正は、特許法第17条の2第4項第4号に規定する要件を満たす。 3 むすび 以上のとおり、補正事項aないしjを含む本件補正は、特許法第17条の2第4項第1号及び第4号に規定する要件を満たす。 第3 本願発明について 平成17年9月22日付けの手続補正は、上記の「第2 3」のとおり適法であるので、本願の請求項1ないし22に係る発明は、平成17年9月22日付け手続補正書の特許請求の範囲の請求項1ないし22に記載された事項により特定されるとおりのものであるところ、このうち、本願の請求項1、14及び22に係る発明は、以下のとおりのものである。 「【請求項1】 縦形トレンチゲート形パワーMOSFETであって、 第1の導電型の半導体基板と、 前記基板上に形成されるエピタキシャル層と、 前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲートと、 前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される前記第1の導電型のソース領域と、 前記ソース領域と前記トレンチの壁部とに隣接して前記エピタキシャル層内に形成される前記第1の導電型と反対の第2の導電型のボディ領域とを有し、前記ソース領域と前記ボデイ領域は、前記MOSFETのセルであって少なくともその2個の側部が前記トレンチに接する前記MOSFETのセルの中に形成され、 さらに、前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部からなるドレインであって、前記エピタキシャル層の前記一部が前記第1の導電型のイオンを用いて第1の濃度レベルにドープされる、該ドレインと、 前記エピタキシャル層内に形成され、前記基板内に延在しかつ前記セルを連続して横切る埋込層であって、前記エピタキシャル層内の前記埋込層の一部が前記第1の導電型のイオンを用いて、前記第1の濃度レベルより大きい第2の濃度レベルにドープされる、該埋込層とを有することを特徴とする縦形トレンチゲート形パワーMOSFET。」、 「【請求項14】 MOSFETを製造する方法であって、 半導体基板の表面上にエピタキシャル層を形成する過程であって、前記基板と前記エピタキシャル層のいずれも第1の導電型のイオンを用いてドープされ、また前記基板が前記エピタキシャル層より高い濃度レベルにドープされる、該過程と、 第1の導電型の埋込層を形成するように前記エピタキシャル層の表面を通して前記第1の導電型のイオンを注入する過程と、 前記エピタキシャル層の前記表面から下方に延在するトレンチを形成する過程と、 前記トレンチの壁部上に誘電体層を形成する過程と、 前記トレンチを導電性ゲート材料で満たす過程であって、前記導電性ゲート材料が前記誘電体層により前記エピタキシャル層から電気的に絶縁される、該過程と、 前記エピタキシャル層内に前記第1の導電型と反対の第2の導電型のボディ領域を形成する過程と、 前記エピタキシャル層内に前記第1の導電型のソース領域を形成する過程とを有し、 前記方法の完了段階で、前記埋込層が前記基板と前記エピタキシャル層との間の境界面を横切って延在することを特徴とするMOSFET製造方法。」、 「【請求項22】 MOSFETを製造する方法であって、 第1の導電型のイオンを用いてドープされた半導体基板を与える過程と、 前記基板内に前記第1の導電型の層を形成するように、前記第1の導電型のイオンを前記基板内に注入する過程と、 半導体基板の表面上にエピタキシャル層を形成する過程であって、前記エピタキシャル層が前記第1の導電型のイオンを用いてドープされる、該過程と、 前記第1の導電型の前記層内のイオンが、前記基板と前記エピタキシャル層との境界面を横切って拡散できるようにする過程と、 前記エピタキシャル層の前記表面から下方に延在するトレンチを形成する過程と、 前記トレンチの壁部上に誘電体層を形成する過程と、 前記トレンチを導電性ゲート材料で満たす過程であって、前記導電性ゲート材料が、前記誘電体層により前記エピタキシャル層から電気的に絶縁される、該過程と、 前記エピタキシャル層内に前記第1の導電型と反対の第2の導電型のボディ領域を形成する過程と、 前記エピタキシャル層内に前記第1の導電型のソース領域を形成する過程とを有し、 前記方法の完了時に、前記第1の導電型のイオンの前記層が、前記基板と前記エピタキシャル層との境界面を横切って、かつ前記トレンチの底部より高いレベルまで上方に延在することを特徴とするMOSFETの製造方法。」 第4 引用刊行物記載の発明 刊行物1.特開平1-192175号公報 原審の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物1(特開平1-192175号公報)には、第1図、第3図ないし第12図とともに、 「半導体装置」(発明の名称)に関して、 「1.第1導電型の半導体基板と、この半導体基板主面に設けられた第1導電型からなる低濃度層と、この低濃度層の上面に設けられた第2導電型のチャネル形成層と、前記チャネル形成層表面に部分的に設けられた第2導電型からなるソース領域と、前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記基板に達する溝と、前記溝の内壁面を被うゲート酸化膜と、前記ゲート酸化膜上に設けられたゲート電極とからなる縦型パワーMOSFETを有する半導体装置であって、前記溝と溝との間の半導体基板と低濃度層との間には、第1導電型からなりかつ半導体基板の不純物濃度に近似した濃度からなるリーチスルー領域が設けられていることを特徴とする半導体装置。 2.前記溝は溝幅が1μm以下となるトレンチで形成されていることを特徴とする特許請求の範囲第1項記載の半導体装置。」(特許請求の範囲の第1項、第2項)、 「第1図は本発明の一実施例による縦型パワーMOSFETの一部を示す斜視図、第2図は同じく縦型パワーMOSFETの製造工程を示すフローチャート、第3図?第12図は同じく縦型パワーMOSFETの各製造段階を示す図であって、第3図はソース領域が形成されたウエハの断面図、第4図はトレンチが設けられたウエハの断面図、第5図は二層に絶縁膜が設けられたウエハの断面図、第6図は上層の絶縁膜が異方向エッチングされた状態を示すウエハの断面図、第7図はLOCOS法によってトレンチ底の絶縁膜の厚膜化を図った状態を示すウエハの断面図、第8図はトレンチの側壁の絶縁膜を除去した状態を示すウエハの断面図、第9図はゲート酸化膜を形成した状態を示すウエハの断面図、第10図はポリシリコン膜を形成した状態を示すウエハの断面図、第11図はゲート電極を形成した状態のウエハの断面図、第12図はソース電極を形成した状態のウエハの断面図である。 この実施例のトレンチ型縦型パワーMOSFETにおけるその要部、すなわち、セル部分は、第1図に示されるような構造となっている。同図において、一点鎖線間Wが断面的な単一のセル1部分(セル長さ)であり、一点鎖線枠で囲まれる領域が平面的に見た単一のセル1部分である。このようなセル1は、単一の縦型パワーMOSFETにあって、縦横に規則正しく多数配設されている。 セル1は、第1導電型の半導体基板2の主面(上面)に設けられる。この半導体基板2の主面には第1導電型の低濃度層3が設けられている。前記半導体基板2は、不純物濃度が10^(21)cm^(-3)程度となる厚さ100μm前後のn^(+)形(第1導電形)のシリコンによって形成されている。また、前記低濃度層3は不純物濃度が10^(15)cm^(-3)程度となる厚さ5μm?10μmのn^(-)形のエピタキシャル層によって形成されている。また、この半導体基板2の上には不純物濃度が10^(17)cm^(-3)程度となる厚さ3μmのｐ形のチャネル形成層20が設けられている。また、この半導体基板2の主面、すなわち、チャネル形成層20の表層部には不純物濃度が10^(20)cm^(-3)程度となるソース領域6が設けられている。このソース領域6は半導体基板2の主面に格子状に設けられる。また、このソース領域6はその幅が7μm程度となるとともに、ソース領域のピッチは10μm程度となっている。また、前記ソース領域6は0.5μmの深さとなっている。 一方、前記ソース領域6の中央に沿ってトレンチ(深溝)11が設けられている。このトレンチ11は、その幅がlμmとなるとともに、深さは前記チャネル形成層20を貫いて半導体基板2の表層の低濃度層3に達するように、たとえば、5μmとなっている。また、このトレンチ11には、トレンチ11の内壁を被うようにゲート酸化膜7が設けられている。このゲート酸化膜7は、その厚さがトレンチ11の側壁部分で500Åとなり、トレンチ11の底部で2000Å?3000Åとなっている。また、トレンチ11内にはゲート酸化膜7に重なりかつトレンチ11を埋めるようにポリシリコンからなるゲート電極8が設けられている。 他方、隣り合うトレンチ11間の半導体基板2と低濃度層3との間には、不純物濃度が10^(20)×10^(21)cm^(-3)と高濃度となるn^(+)形のリーチスルー層18が設けられている。また、前記トレンチ11の上には一定幅を有して絶縁膜21が設けられている。この絶縁膜21は、たとえば、厚さ6000ÅのPSG(リンシリケートガラス)によって形成され、前記ゲート電極8を被うとともに、トレンチ11の縁からわずかに張り出してソース領域6の一部をも被うようになっている。また、前記絶縁膜21およびソース領域6ならびに露出するチャネル形成層20の表面には、厚さが3μm?3.5μm程度となるアルミニウム(Al)からなるソース電極10が設けられている。さらに、前記半導体基板2の裏面(下面)には、厚さ数μmのドレイン電極22が設けられている。」(第4頁右上欄第2行ないし第5頁左上欄第18行)、 「一方、このトレンチ型縦型パワーMOSFETにあっては、半導体基板2と低濃度層2b間にリーチスルー層18が設けられている。このリーチスルー層18はその不純物濃度が10^(20)×10^(21)cm^(-3)と半導体基板2に近似している。このため、ｐn接合17下のn^(-)形の低濃度層3の厚さが薄くなる。したがって、トレンチ11の底コーナーに高電界が作用してブレイクダウンが発生する前に、半導体基板2の低濃度層3における空乏層がリーチスルー層18に到達し、このリーチスルー層18部分でブレイクダウンが起きる。このリ一チスルーは、前記低濃度層3の濃度と厚さが耐圧特性のパラメータとなっていることから、適宜その数値を選択すれば、トレンチ11の底コーナーでブレイクダウンする前に所望の電圧でブレイクダウンするように設定できることになる。」(第5頁左下欄第11行ないし同頁右下欄第6行)、 「トレンチ型縦型パワーMOSFETの製造にあっては、第3図に示されるように、n^(+)形のシリコンからなる半導体基板2が用意される。この半導体基板2は厚さが400μm程度となるとともに、その不純物濃度は10^(21)cm^(-3)となっている。その後、前記リーチスルー層18を形成する領域に不純物がデポジションされる。ついで、エピタキシャル成長処理され、不純物濃度は10^(15)cm^(-3)程度となるn^(-)形の低濃度層3が設けられる。この低濃度層3はその厚さが5μm?10μm程度となっている。また、このエピタキシャル成長によって前記低濃度層3上には3μmの厚さのチャネル形成層20が設けられる。また、前記エピタキシャル成長時、デポジットされた不純物が拡散し、n^(+)形の埋め込み層、すなわちリーチスルー層18が形成される。このリーチスルー層18は不純物濃度が10^(20)?10^(21)cm^(-3)と半導体基板2に近似する。また、このリーチスルー層18の上の低濃度層3は数μmの厚さとなり、後述するトレンチ11の底コーナ一部分でブレイクダウンする前にこのリーチスルー層18部分でブレイクダウン刷るようになっている。 一方、このチャネル形成層20の表層部には格子状にn^(+)形のソース領域6が設けられている。このソース領域6はその幅が7μmとなるとともに、深さは0.5μmとなっている。また、このソース領域6はその不純物濃度が10^(20)cm^(-3)となっている。また、格子状に設けられたソース領域6のピッチ(W)は10μmとなっている。そして、このピッチWが単一のセル1の長さとなる。 つぎに、第4図に示されるように、ウエハ23の主面には絶縁膜24が設けられるとともに、常用のホトリソグラフィによって、前記ソース領域6の中央に沿ってトレンチ(深溝)11が形成される。このトレンチ11は、ソース領域6の中央に沿って設けられることから、ウエハ23の主面に格子状に設けられることになる。そして、このトレンチ11で取り囲まれた領域、厳密にはトレンチ11の中心に亘るWなる幅領域が単一のセル1となる。前記トレンチ11はその溝幅が1μm,深さが5μmとなり、ソース領域6の下層のチャネル形成層20を貫ら抜いて低濃度層3に達する。なお、このトレンチ11の形成時、エッチング条件を選択して、トレンチ11の底のコーナー部分が丸みを帯びるようにし、後に重ねて形成する絶縁膜がコーナー部分で薄くなったり、あるいは膜質が悪くなるのをできるだけ防ぐようにする。」(第5頁右下欄第15行ないし第6頁左下欄第1行)、 「(1)本発明のトレンチ型縦型パワーMOSFETは、トレンチの側面にゲート酸化膜を設けトレンチ内にゲート電極を設けた構造となっていて、トレンチの側面をチャネルとして利用する構造となっているとともに、トレンチ間の半導体基板と低濃度層との間にリーチスルー層が設けられているため、トレンチの底コーナ一部分にブレイクダウンを生じる程の大きな電界が加わる前に、このリーチスルー層部分でブレイクダウンが生じるため、ブレイクダウン電圧が保障できるという効果が得られる。」(第7頁左下欄第3ないし13行)、 が、記載されている。 以上の記載から、刊行物1には、以下の発明が記載されている。 「第1導電型の半導体基板と、前記半導体基板主面に設けられたエピタキシャル成長により形成された不純物濃度が10^(15)cm^(-3)程度の第1導電型からなる低濃度層と、前記低濃度層の上面に設けられた前記エピタキシャル成長により形成された第2導電型のチャネル形成層と、前記チャネル形成層表面に部分的に設けられた第1導電型からなるソース領域と、前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記低濃度層に達するトレンチと、前記トレンチの内壁面を被うゲート酸化膜上に設けられたゲート電極とからなるトレンチ型縦型パワーMOSFETを有する半導体装置であって、前記トレンチで取り囲まれた領域は単一のセルであり、前記トレンチとトレンチとの間の前記半導体基板と前記低濃度層との間には、不純物濃度が10^(20)?10^(21)cm^(-3)の第1導電型からなる埋め込み層が設けられていることを特徴とする半導体装置。」 第5 対比 (1)本願の請求項1に係る発明について 本願の請求項1に係る発明(以下、「本願発明1」という。)と刊行物1に記載された発明(以下、「刊行物1発明」という。)とを対比すると、刊行物1発明の「第1導電型の半導体基板」は、本願発明1の「第1の導電型の半導体基板」に相当する。 また、刊行物1発明の「前記半導体基板主面に設けられたエピタキシャル成長により形成された不純物濃度が10^(15)cm^(-3)程度の第1導電型からなる低濃度層」と「前記低濃度層の上面に設けられた前記エピタキシャル成長により形成された第2導電型のチャネル形成層」は、いずれの層も、エピタキシャル成長により形成された層であるので、両者を併せた構成は、本願発明1の「前記基板上に形成されるエピタキシャル層」に相当する。 また、刊行物1発明の「前記トレンチの内壁面を被うゲート酸化膜上に設けられたゲート電極」において、「前記トレンチ」が「前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記低濃度層に達するトレンチ」であり、「前記ソース領域」は、「エピタキシャル成長により形成された第2導電型のチャネル形成層」の「表面に部分的に設けられ」ているので、刊行物1発明の「前記トレンチの内壁面を被うゲート酸化膜上に設けられたゲート電極」は、本願発明1の「前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲート」に相当する。 また、刊行物1発明の「前記チャネル形成層表面に部分的に設けられた第1導電型からなるソース領域」において、「ソース領域」が、「エピタキシャル成長により形成された第2導電型のチャネル形成層」の「表面に部分的に設けら」ているので、刊行物1発明の「前記チャネル形成層表面に部分的に設けられた第1導電型からなるソース領域」は、本願発明1の「前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される前記第1の導電型のソース領域」に相当する。 また、刊行物1発明の「前記低濃度層の上面に設けられた前記エピタキシャル成長により形成された第2導電型のチャネル形成層」において、「ソース領域」が「前記チャネル形成層表面に部分的に設けられ」ているので、「第2導電型のチャネル形成層」は「ソース領域」に隣接しており、かつ、「トレンチ」が「前記ソース領域の中央部に設けられかつ前記チャネル形成層を貫いて前記低濃度層に達する」ので、「第2導電型のチャネル形成層」は「トレンチ」の壁部にも隣接しているから、刊行物1発明の「前記低濃度層の上面に設けられた前記エピタキシャル成長により形成された第2導電型のチャネル形成層」は、本願発明1の「前記ソース領域と前記トレンチの壁部とに隣接して」「形成される前記第1の導電型と反対の第2の導電型のボディ領域」に相当する。そして、刊行物1発明の「前記トレンチで取り囲まれた領域は単一のセルであ」ることにおいて、「単一のセル」の中には、刊行物1発明の「第2導電型のチャネル形成層」と「第1導電型からなるソース領域」が含まれており、かつ、刊行物1発明の「トレンチ」には、セルの2個の側部が接していることは明らかであるから、刊行物1発明の「前記トレンチで取り囲まれた領域は単一のセルであ」ることと、刊行物1発明の「第2導電型のチャネル形成層」と「第1導電型からなるソース領域」と「トレンチ」とを併せた構成は、本願発明1の「前記ソース領域と前記ボデイ領域は、前記MOSFETのセルであって少なくともその2個の側部が前記トレンチに接する前記MOSFETのセルの中に形成され」ていることに相当する。 また、刊行物1発明の「前記半導体基板主面に設けられたエピタキシャル成長により形成された不純物濃度が10^(15)cm^(-3)程度の第1導電型からなる低濃度層」において、本願発明1の「ボディ領域」に相当する刊行物1発明の「チャネル形成層」が、「前記低濃度層の上面に設けられ」ていて、隣接しているので、刊行物1発明の「前記半導体基板主面に設けられたエピタキシャル成長により形成された不純物濃度が10^(15)cm^(-3)程度の第1導電型からなる低濃度層」は、本願発明1の「前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部からなるドレインであって、前記エピタキシャル層の前記一部が前記第1の導電型のイオンを用いて第1の濃度レベルにドープされる、該ドレイン」に相当する。 また、刊行物1発明の「前記トレンチとトレンチとの間の前記半導体基板と前記低濃度層との間には、不純物濃度が10^(20)?10^(21)cm^(-3)の第1導電型からなる埋め込み層が設けられている」ことは、本願発明1の「前記エピタキシャル層内に形成され、前記基板内に延在」する「埋込層であって、前記エピタキシャル層内の前記埋込層の一部が前記第1の導電型のイオンを用いて、前記第1の濃度レベルより大きい第2の濃度レベルにドープされる、該埋込層」に相当する。 また、刊行物1発明の「トレンチ型縦型パワーMOSFETを有する半導体装置」は、本願発明1の「縦形トレンチゲート形パワーMOSFET」に相当する。 すると、本願発明1と刊行物1発明とは、 「縦形トレンチゲート形パワーMOSFETであって、 第1の導電型の半導体基板と、 前記基板上に形成されるエピタキシャル層と、 前記エピタキシャル層の表面から下方に延在するトレンチ内に形成されたゲートと、 前記エピタキシャル層の表面に隣接して前記エピタキシャル層内に形成される前記第1の導電型のソース領域と、 前記ソース領域と前記トレンチの壁部とに隣接して形成される前記第1の導電型と反対の第2の導電型のボディ領域とを有し、前記ソース領域と前記ボデイ領域は、前記MOSFETのセルであって少なくともその2個の側部が前記トレンチに接する前記MOSFETのセルの中に形成され、 さらに、前記基板及び前記ボディ領域に隣接して位置する前記エピタキシャル層の一部からなるドレインであって、前記エピタキシャル層の前記一部が前記第1の導電型のイオンを用いて第1の濃度レベルにドープされる、該ドレインと、 前記エピタキシャル層内に形成され、前記基板内に延在する埋込層であって、前記エピタキシャル層内の前記埋込層の一部が前記第1の導電型のイオンを用いて、前記第1の濃度レベルより大きい第2の濃度レベルにドープされる、該埋込層とを有することを特徴とする縦形トレンチゲート形パワーMOSFET。」である点で一致し、以下の点で相違する。 相違点1 本願発明1は、「前記エピタキシャル層内に形成される前記第1の導電型と反対の第2の導電型のボディ領域」を有するのに対して、刊行物1発明は、「前記エピタキシャル成長により形成された第2導電型のチャネル形成層」を有する点。 相違点2 本願発明1は、「前記セルを連続して横切る埋込層」を有するのに対して、刊行物1発明は、「埋め込み層」を有するが、「埋め込み層」が、いわゆる、不連続であり、本願発明1のような「前記セルを連続して横切る」ものではない点。 第6 当審の判断 1.その1(本願の請求項1に係る発明について) そこで、上記相違点1、2について検討する。 a.相違点1について 刊行物1発明は、「エピタキシャル成長により形成された第2導電型のチャネル形成層」を有するが、「エピタキシャル成長により形成された」ということは、「第2導電型のチャネル形成層」が、「エピタキシャル成長」による層として形成されたことであるから、「第2導電型のチャネル形成層」が、この「エピタキシャル成長」による層の内部に形成されていることは明らかである。 したがって、刊行物1発明の「前記エピタキシャル成長により形成された第2導電型のチャネル形成層」は、本願発明1の「前記エピタキシャル層内に形成される前記第1の導電型と反対の第2の導電型のボディ領域」と、実質的に相違しない。 また、仮に、刊行物1発明の「前記エピタキシャル成長により形成された第2導電型のチャネル形成層」と、本願発明1の「前記エピタキシャル層内に形成される前記第1の導電型と反対の第2の導電型のボディ領域」とが、相違するとしても、刊行物1発明の「前記エピタキシャル成長により形成された第2導電型のチャネル形成層」の代りに、本願発明1のごとく、「前記エピタキシャル層内に形成される前記第1の導電型と反対の第2の導電型のボディ領域」を採用することは、当業者が適宜なし得たことと認められる。 b.相違点2について 縦形パワーMOSFETにおいて、半導体基板内に延在しかつセルを連続して横切る埋込層は、例えば、以下の周知文献1ないし3に記載されているように、周知技術であり、当然ながら、縦形パワーMOSFETとして周知の縦形トレンチゲート形パワーMOSFETにも適用できるものである。 周知文献1.特開昭63-177566号公報(原審の拒絶査定で提示;第1図、及び、第2頁右上欄第18行ないし同頁左下欄第11行の記載を参照)には、「この実施例は、裏面にドレインの電極14を有するN^(++)型高濃度の半導体基板1上のN^(-)型低濃度の半導体層からなるドレイン3表面に、比較的浅いP型のベース5とその表面のN^(+)型高濃度のソース7とソース7の間のドレイン3及びベース5の表面上にゲート酸化膜を介して形成したゲート6とからなる素子パターンを微細化した能動領域及びその周辺に形成したベース5よりも深いP型フィールドリング4を設け、所定の部分にソースの電極10及び12、ゲートの電極11並びにチップ周辺部の電極13を設け、更に能動領域の下のドレイン3と半導体基板1の界面に所定の厚さのドレイン抵抗低減用のN^(+)型高濃度の埋込層2を設けている。」(第2頁右上欄第18行ないし同頁左下欄第11行)ことが、記載されている。 周知文献2.特開昭63-90169号公報(原審の拒絶理由通知の引用文献9;第1図、第2図、及び、特許請求の範囲の第1項、第2頁左上欄第13行ないし同頁右上欄第7行、第2頁右上欄第13行ないし同頁左下欄第1行の記載を参照)には、「1.低濃度ドレイン領域を有する縦形構造をした絶縁ゲート形電界効果トランジスタにおいて、その低濃度ドレイン領域の底部に、ゲート電極を通して、その低濃度ドレイン領域と同一導電形の不純物イオン打込みがなされていることを特徴とした絶縁ゲート形電界効果トランジスタ。」(特許請求の範囲の第1項)、「第1図は、nチヤネル形パワーMOSFETの主要セル部の断面構造図である。1は、比抵抗が0.01Ω・cmのn形高濃度基板、2は、比抵抗が0.5Ω・cm、元の厚さが5μmのn形低濃度エピタキシヤル層、3は、シート抵抗700Ω/□、深さ1.5μmのｐ形ベース領域、4は、シート抵抗30Ω/□、深さ0.5μmのn形高濃度ソース領域、5は、厚さ50nmのゲート酸化膜、6は、厚さ0.8μmの多結晶シリコン膜によるゲート電極、7は、厚さ1.2μmの安定化リンガラス膜、8は、厚さ3μmのアルミニウム膜によるソース電極、9は厚さ2μmの金属膜によるドレイン電極、そして10が、高エネルギイオン打込みにより形成した平均比抵抗0.2Ω・cm、厚さ約2μmのn形不純物層である。」(第2頁左上欄第13行ないし同頁右上欄第7行)こと、「次に(b)ベース領域3上の酸化膜を除去した後、高エネルギーのリンイオンビーム11を照射した。その照射条件は、エネルギー3MeV、打込み量1×10^(13)cm^(-3)である。この結果、6のゲート電極を通して、リンイオンが打込まれるので、10のn形不純物領域の形状が、図のごとく、ゲート電極下で持ち上つた形状となる。なおイオン打込み後、酸化雰囲気中で1100℃、30分間の熱処理を行なつた。」(第2頁右上欄第13行ないし同頁左下欄第1行)ことが、記載されている。 ここで、「低濃度ドレイン領域の底部に、」「その低濃度ドレイン領域と同一導電形の不純物イオン打込み」「により形成した」「n形不純物層」が、本願発明1の「前記基板内に延在しかつ前記セルを連続して横切る埋込層」に相当する。 なお、周知文献2に記載の「低濃度ドレイン領域の底部に、」「その低濃度ドレイン領域と同一導電形の不純物イオン打込み」「により形成した」「n形不純物層」は、「ゲート電極下で持ち上った形状となる」が、本願発明1では、「埋込層」の形状については、特定していないため、「セルを連続して横切る」ことについては、変わりはない。 周知文献3.特開昭64-82567号公報(原審の拒絶理由通知の引用文献5;第1図、及び、第3頁右上欄第17行ないし同頁左下欄第10行の記載を参照)には、「すなわち、この第1図に示した実施例構成においても、n^(+)形基板21としては、この場合、一般的に約10^(19)aｔｏm/cm^(3)程度のn形不純物、例えば、拡散速度の遅いSbなどがドーピングされており、このn^(+)形基板21上には、0.05?0.5Ω-cm程度のリンドープのn形バッファ層10を約20μm程度の厚さにエピタキシャル成長させ、さらに、このn形バッファ層10上に、約30Ω-cm程度の高比抵抗をもつn^(-)形エピタキシャル層22を約20μm程度の厚さに形成させ、その後、熱処理することにより、同n形バッファ層10をn^(-)形エピタキシャル層22側に浮き上がらせて浮き上り領域11を形成させ、これらのn^(+)形基板21とn^(-)形エピタキシャル層22間に緩るやかな不純物濃度分布を与える。」(第3頁右上欄第17行ないし同頁左下欄第10行)ことが、記載されている。 ここで、「n^(+)形基板21」と「n形バッファ層10」とで、基板を構成すると考えると、「浮き上り領域11」は、本願発明1の「前記基板内に延在しかつ前記セルを連続して横切る埋込層」に相当する。 また、「n^(+)形基板21」が、基板を構成すると考えると、「n形バッファ層10」と「浮き上り領域11」を併せた構成が、本願発明1の「前記基板内に延在しかつ前記セルを連続して横切る埋込層」に相当する。 すると、刊行物1発明の「埋め込み層」に代えて、上記の周知技術を用いて、本願発明1のごとく、「前記基板内に延在しかつ前記セルを連続して横切る埋込層」を有するようになすことは、本願発明1が、物の発明であり、製造方法の発明ではないことも考慮すると、当業者が容易になし得たことと認められる。 なお、請求人は、平成17年10月24日付けの審判請求書の請求の理由の手続補正書の「(3)本願が特許されるべき理由 イ.」において、「本願発明の埋込層は、基板内に延在し、且つ、トレンチの間の領域に限定されず、MOSFETセルを連続して横切る。 この特徴的構成は、いずれのご引用文献にも開示されていない。 拒絶査定謄本にて新たにご引用の特開昭63-177566号公報の図面では、埋込層2(第1実施例)は、ゲートの下方のみで伸びており、請求の範囲にも説明にも、埋込層が活性領域の下にあることが明記されている。図面から、埋込層がベース4(「フィールドリング」と称される)の下に伸びていないことは明白である。」と主張しているが、「MOSFETセル」とは、刊行物1発明の「前記トレンチで取り囲まれた領域は単一のセルであり」という記載から理解できるように、刊行物1発明では、「トレンチで取り囲まれた」「第2導電型のチャネル形成層」と「第1導電型からなるソース領域」等を有する領域のことであり、本願発明1においても、同様の領域のことである。 すると、本願発明1の「前記基板内に延在しかつ前記セルを連続して横切る埋込層」は、「埋込層」が、「セルを連続して横切」れば足り、「セル」以外の領域、例えば、上記の「特開昭63-177566号公報」(上記周知文献1に対応)に記載の「P型フィールドリング4」の下に伸びているかどうかは、考慮する必要はない。 また、本願の図12においても、「埋込層」が、「セル」以外の領域、すなわち、「フィールド酸化物領域1200」の下には、形成されていないものが、記載されている。 したがって、上記の請求人の主張は、採用することができない。 よって、本願の請求項1に係る発明は、刊行物1に記載された発明及び上記の周知技術に基づいて、当業者が容易に発明をすることができたものである。 2.その2(本願の請求項22に係る発明について) 本願の請求項14に係る発明を特定発明とすると、その請求項に記載する事項の主要部は、「前記方法の完了段階で、前記埋込層が前記基板と前記エピタキシャル層との間の境界面を横切って延在すること」にあると認められる。 ところが、関連発明である、本願の請求項22に係る発明には、「前記方法の完了時に、前記第1の導電型のイオンの前記層が、前記基板と前記エピタキシャル層との境界面を横切って、かつ前記トレンチの底部より高いレベルまで上方に延在すること」という記載はあるものの、「埋込層」の記載がない。 また、仮に、「埋込層」の記載があったとしても、「埋込層」が、「前記基板と前記エピタキシャル層との間の境界面を横切って延在すること」が、記載されていない。 すると、本願の請求項22に係る発明は、本願の請求項14に係る発明との関連において、請求項に記載する事項の主要部が同一であるということができない。 したがって、本願の請求項22に係る発明は、特許法第37条第2号に規定する要件を満たしていないのみならず、特許法第37条各号に規定する要件を満たしていないので、本願の請求項22に係る発明は、一の願書で特許出願をすることができるものではない。 第7 むすび 以上のとおり、本願の請求項1に係る発明は、特許法第29条第2項の規定により特許を受けることができないものであり、本願の請求項22に係る発明は、特許法第37条に規定する要件を満たしていないものであるので、本願の他の請求項に係る発明についての検討をするまでもなく、本願は拒絶されるべきものである。 よって、結論のとおり審決する。 |
| 審理終結日 | 2008-09-22 |
| 結審通知日 | 2008-09-24 |
| 審決日 | 2008-10-07 |
| 出願番号 | 特願平9-532685 |
| 審決分類 |
P
1
8・
642-
Z
(H01L)
P 1 8・ 571- Z (H01L) P 1 8・ 574- Z (H01L) P 1 8・ 121- Z (H01L) |
| 最終処分 | 不成立 |
| 前審関与審査官 | 安田 雅彦 |
| 特許庁審判長 |
河合 章 |
| 特許庁審判官 |
近藤 幸浩 棚田 一也 |
| 発明の名称 | エピタキシャル層の変動の影響を受けにくい縦形MOSFET |
| 代理人 | 大島 陽一 |