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審決分類 審判 査定不服 2項進歩性 特許、登録しない。 G11C
審判 査定不服 5項独立特許用件 特許、登録しない。 G11C
審判 査定不服 特17 条の2 、4 項補正目的 特許、登録しない。 G11C
管理番号 1203104
審判番号 不服2007-20778  
総通号数 118 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2009-10-30 
種別 拒絶査定不服の審決 
審判請求日 2007-07-26 
確定日 2009-09-04 
事件の表示 特願2004-113772「半導体記憶装置」拒絶査定不服審判事件〔平成16年 8月26日出願公開、特開2004-241116〕について、次のとおり審決する。 
結論 本件審判の請求は、成り立たない。 
理由 第1.手続の経緯
本願は、平成7年3月30日に出願した特願平7-73280号特許出願の一部を平成16年4月8日に新たな特許出願としたものであって、平成19年6月27日付けで拒絶査定がなされ、これに対して同年7月26日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、平成21年4月2日付けで審尋がなされ、それに対する回答は提出されなかったものである。

第2.平成19年7月26日付けの手続補正についての却下の決定
[補正の却下の決定の結論]
平成19年7月26日付けの手続補正を却下する。

[理由]
1.平成19年7月26日付けの手続補正の内容
平成19年7月26日付けの手続補正(以下、「本件補正」という。)は、補正前の特許請求の範囲の請求項1ないし11を、補正後の特許請求の範囲の請求項1ないし11と補正するものであり、そのうちの補正前後の請求項1、4、5及び9は以下のとおりである。
(補正前)
「【請求項1】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
制御信号に基づいて、前記複数のビット線をプリチャージするプリチャージ回路と、
各々が、前記複数のビット線の対応する1つに接続される複数のデータ格納回路と、
各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタとを具備し、前記複数のデータ格納回路の各々は、前記制御信号が前記複数のビット線へのプリチャージを許容する状態の際に、前記接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータを格納し、
前記複数のセレクタの各々は、前記制御信号が前記複数のビット線へのプリチャージを禁止する状態の際に、前記接続している前記データ格納回路に格納されているデータを出力として選択することを特徴とする半導体記憶装置。」
「【請求項4】
前記セレクタは、前記アドレスデータの特定のビットが先のアドレスデータの特定のビットと一致した場合に前記制御信号はビット線へのプリチャージの禁止を指示する状態となることを特徴とする請求項3記載の半導体記憶装置。」
「【請求項5】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、
各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタと、
アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路と、を具備し、
前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ、先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させることを特徴とする半導体記憶装置。」
「【請求項9】
前記プリチャージ回路は、前記制御信号の状態と該制御信号とは異なる別の制御信号との状態とに基づいてプリチャージを制御するための信号を出力するゲート回路を有することを特徴とする請求項1?4,8のいずれか1つに記載の半導体記憶回路。」

(補正後)
「【請求項1】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
制御信号が第1の論理レベルのときにプリチャージ信号の論理レベルに基づいて前記複数のビット線のプリチャージが可能な状態となり、該制御信号が第1の論理レベルとは異なる第2の論理レベルのときに該プリチャージ信号の論理レベルにかかわらずプリチャージが禁止された状態となるプリチャージ回路と、
各々が、前記複数のビット線の対応する1つに接続される複数のデータ格納回路と、
各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタとを具備し、
前記複数のデータ格納回路の各々は、前記制御信号が前記第1の論理レベルの際に、前記接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータを格納し、
前記複数のセレクタの各々は、前記制御信号が前記第1の論理レベルの際に、前記プリチャージ回路によるプリチャージ動作の後に読み出された、接続しているビット線上のデータを出力として選択し、該制御信号が前記第2の論理レベルの際に、前記接続している前記データ格納回路に格納されているデータを出力として選択することを特徴とする半導体記憶装置。」
「【請求項4】
前記セレクタは、前記アドレスデータの特定のビットが先のアドレスデータの特定のビットと一致した場合に前記制御信号は前記第2の論理レベルとなることを特徴とする請求項3記載の半導体記憶装置。」
「【請求項5】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
プリチャージ信号に応じて前記複数のビット線をプリチャージするプリチャージ回路と、
各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、
各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタと、
アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路と、を具備し、
前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ、先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させることを特徴とする半導体記憶装置。」
「【請求項9】
前記プリチャージ回路は、前記制御信号の論理レベルと前記プリチャージ信号の論理レベルに基づいてプリチャージを制御するための信号を出力するゲート回路と、該ゲート回路から出力される信号に応じてプリチャージのための電圧を前記複数のビット線それぞれに供給する手段とを有することを特徴とする請求項1?4,8のいずれか1つに記載の半導体記憶回路。」

2.補正事項の整理
本件補正による補正事項を整理すると以下のとおりである。
(1)補正事項a
補正前の請求項1の「制御信号に基づいて、前記複数のビット線をプリチャージするプリチャージ回路」を、
補正後の請求項1の「制御信号が第1の論理レベルのときにプリチャージ信号の論理レベルに基づいて前記複数のビット線のプリチャージが可能な状態となり、該制御信号が第1の論理レベルとは異なる第2の論理レベルのときに該プリチャージ信号の論理レベルにかかわらずプリチャージが禁止された状態となるプリチャージ回路」と補正すること。

(2)補正事項b
補正前の請求項1の「前記複数のデータ格納回路の各々は、前記制御信号が前記複数のビット線へのプリチャージを許容する状態の際に、前記接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータを格納し」を、補正後の請求項1の「前記複数のデータ格納回路の各々は、前記制御信号が前記第1の論理レベルの際に、前記接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータを格納し」と補正すること。

(3)補正事項c
補正前の請求項1の「前記複数のセレクタの各々は、前記制御信号が前記複数のビット線へのプリチャージを禁止する状態の際に、前記接続している前記データ格納回路に格納されているデータを出力として選択する」を、補正後の請求項1の「前記複数のセレクタの各々は、前記制御信号が前記第1の論理レベルの際に、前記プリチャージ回路によるプリチャージ動作の後に読み出された、接続しているビット線上のデータを出力として選択し、該制御信号が前記第2の論理レベルの際に、前記接続している前記データ格納回路に格納されているデータを出力として選択する」と補正すること。

(4)補正事項d
補正前の請求項4の「前記セレクタは、前記アドレスデータの特定のビットが先のアドレスデータの特定のビットと一致した場合に前記制御信号はビット線へのプリチャージの禁止を指示する状態となる」を、補正後の請求項4の「前記セレクタは、前記アドレスデータの特定のビットが先のアドレスデータの特定のビットと一致した場合に前記制御信号は前記第2の論理レベルとなる」と補正すること。

(5)補正事項e
補正前の請求項5の「前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、」と「各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、」との間に、「プリチャージ信号に応じて前記複数のビット線をプリチャージするプリチャージ回路と、」という事項を付加すること。

(6)補正事項f
補正前の請求項9の「前記プリチャージ回路は、前記制御信号の状態と該制御信号とは異なる別の制御信号との状態とに基づいてプリチャージを制御するための信号を出力するゲート回路を有すること」を、補正後の請求項9の「前記プリチャージ回路は、前記制御信号の論理レベルと前記プリチャージ信号の論理レベルに基づいてプリチャージを制御するための信号を出力するゲート回路と、該ゲート回路から出力される信号に応じてプリチャージのための電圧を前記複数のビット線それぞれに供給する手段とを有すること」と補正すること。

3.補正の目的の適否、及び新規事項の追加の有無についての検討
(1)補正事項aについて
補正事項aについての補正は、補正前の請求項1に係る発明の発明特定事項である「プリチャージ回路」について、技術的な限定を付すものであるから、平成6年法律第116号改正附則第6条によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項(以下、単に「特許法第17条の2第3項」という。)第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、当該補正が、平成6年法律第116号改正附則第6条によりなお従前の例によるとされる同法による改正前の特許法第17条の2第2項において準用する同法第17条第2項(以下、単に「特許法第17条の2第2項において準用する同法第17条第2項」という。)に規定する要件を満たすものであることは明らかである。

(2)補正事項bについて
補正事項bについての補正は、補正前の請求項1に係る発明の発明特定事項である「前記複数のデータ格納回路」について、補正前には「前記複数のデータ格納回路の各々は、前記制御信号が前記複数のビット線へのプリチャージを許容する状態の際に、前記接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータを格納」するものであったのに対して、補正後には「前記複数のデータ格納回路の各々は、前記制御信号が前記第1の論理レベルの際に、前記接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータを格納」するものであること、すなわち、「前記複数のデータ格納回路の各々は、前記制御信号が」「プリチャージ信号の論理レベルに基づいて前記複数のビット線のプリチャージが可能な状態とな」る「前記第1の論理レベルの際に、」「前記接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータを格納」するものと補正するものであり、補正前の「前記複数のデータ格納回路」について技術的な限定を付すものであるから、当該補正は、特許法第17条の2第3項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、当該補正が、特許法第17条の2第2項において準用する同法第17条第2項に規定する要件を満たすものであることは明らかである。

(3)補正事項cについて
補正事項cについての補正は、補正前の請求項1に係る発明の発明特定事項である「前記複数のセレクタ」について、補正前には、「前記複数のセレクタの各々は、前記制御信号が前記複数のビット線へのプリチャージを禁止する状態の際に、前記接続している前記データ格納回路に格納されているデータを出力として選択する」ものであったのに対して、補正後には、「前記複数のセレクタの各々は、前記制御信号が前記第1の論理レベルの際に、前記プリチャージ回路によるプリチャージ動作の後に読み出された、接続しているビット線上のデータを出力として選択し、該制御信号が前記第2の論理レベルの際に、前記接続している前記データ格納回路に格納されているデータを出力として選択する」もの、すなわち、「前記複数のセレクタの各々は、前記制御信号が」「プリチャージ信号の論理レベルに基づいて前記複数のビット線のプリチャージが可能な状態とな」る「前記第1の論理レベルの際に」「前記プリチャージ回路によるプリチャージ動作の後に読み出された、接続しているビット線上のデータを出力として選択し、」「該制御信号が」「該プリチャージ信号の論理レベルにかかわらずプリチャージが禁止された状態となる」「前記第2の論理レベルの際に、前記接続している前記データ格納回路に格納されているデータを出力として選択する」ものと補正するものであり、補正前の「複数のセレクタ」について技術的な限定を付すものであるから、当該補正は、特許法第17条の2第3項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、当該補正が、特許法第17条の2第2項において準用する同法第17条第2項に規定する要件を満たすものであることは明らかである。

(4)補正事項dについて
補正事項dについての補正は、補正前の請求項4に係る発明の発明特定事項である「前記セレクタ」について、補正前には、「前記セレクタは、前記アドレスデータの特定のビットが先のアドレスデータの特定のビットと一致した場合に前記制御信号はビット線へのプリチャージの禁止を指示する状態となる」ものであったのに対して、補正後には、「前記セレクタは、前記アドレスデータの特定のビットが先のアドレスデータの特定のビットと一致した場合に前記制御信号は前記第2の論理レベルとなる」もの、すなわち、「前記セレクタは、前記アドレスデータの特定のビットが先のアドレスデータの特定のビットと一致した場合に前記制御信号は」「該プリチャージ信号の論理レベルにかかわらずプリチャージが禁止された状態となる」「前記第2の論理レベルとなる」ものと補正するものであり、補正前の「セレクタ」について技術的限定を付すものであるから、当該補正は、特許法第17条の2第3項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、当該補正が、特許法第17条の2第2項において準用する同法第17条第2項に規定する要件を満たすものであることは明らかである。

(5)補正事項eについて
補正事項eについての補正は、補正前の請求項5に係る発明に対して、「プリチャージ信号に応じて前記複数のビット線をプリチャージするプリチャージ回路」という発明特定事項を新たに加えるものであり、補正前の請求項5に係る発明の発明特定事項について技術的な限定を付すものではないから、当該補正は、特許法第17条の2第3項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また、当該補正が特許法第17条の2第3項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
なお、当該補正が、特許法第17条の2第2項において準用する同法第17条第2項に規定する要件を満たすものであることは明らかである。

(6)補正事項fについて
補正事項fについての補正は、補正前の請求項9に係る発明の発明特定事項である「前記プリチャージ回路」について、補正前には、「前記プリチャージ回路は、前記制御信号の状態と該制御信号とは異なる別の制御信号との状態とに基づいてプリチャージを制御するための信号を出力するゲート回路を有する」ものであったのに対して、補正後には、「前記プリチャージ回路は、前記制御信号の論理レベルと前記プリチャージ信号の論理レベルに基づいてプリチャージを制御するための信号を出力するゲート回路と、該ゲート回路から出力される信号に応じてプリチャージのための電圧を前記複数のビット線それぞれに供給する手段とを有する」ものと補正するものであり、補正前の「前記プリチャージ回路」について技術的限定を付すものであるから、当該補正は、特許法第17条の2第3項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、当該補正が、特許法第17条の2第2項において準用する同法第17条第2項に規定する要件を満たすものであることは明らかである。

(7)補正の目的の適否、及び新規事項の追加の有無についてまとめ
以上検討したとおり、補正事項eについての補正は特許法第17条の2第3項に規定する要件を満たしていないから、補正事項eについての補正を含む本件補正は、特許法第17条の2第3項に規定する要件を満たしていない。
なお、本件補正は、特許法第17条の2第2項において準用する同法17条第2項に規定する要件を満たすものである。

4.独立特許要件についての検討
(1)検討の前提
以上で検討したとおり、本件補正は特許法第17条の2第3項に規定する要件を満たしていないが、仮に、本件補正が当該要件を満たすものとみなした場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が、いわゆる独立特許要件を満たすものであるか否かにつき一応検討を進める。

(2)本件補正による補正後の発明
本願の本件補正による補正後の請求項1ないし11に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし11に記載されている事項により特定されるとおりのものであり、そのうちの請求項5に係る発明(以下、「補正発明」という。)は、請求項5に記載されている以下のとおりのものである。
「【請求項5】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
プリチャージ信号に応じて前記複数のビット線をプリチャージするプリチャージ回路と、
各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、
各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタと、
アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路と、を具備し、
前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ、先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させることを特徴とする半導体記憶装置。」

(3)刊行物に記載された発明
(3-1)刊行物1.特開平5-325544号公報
(3-1-1)これに対して、本願の出願前に日本国内において頒布され、原査定の拒絶理由に引用された特開平5-325544号公報(以下、「刊行物1」という。)には、図1及び2ともに、以下の事項が記載されている(なお、下線は当合議体において付加したものである。他の文献についても同様。)。

「【0009】
【実施例】以下、図面を参照してこの発明を実施例により説明する。この説明において、全図に渡り同一の部分には同一の参照符号を付すことにより、重複する説明は避けることにする。図1?図2はそれぞれ、この発明の第1の実施例に関わるDRAMのフロアプランを示す図である。
【0010】まず、図2に示すように、メモリセル(11)?(nn)が行列状に配置されたメモリセルアレイ10があり、ワード線WL_(1)?WL_(n) は、同一行のセル(11)?(1n)、(21)?(2n)および(31)?(3n)にそれぞれ共通に接続され、ビット線BL_(1)?BL_(n)は、同一列のセル(11)?(n1)、(12)?(n2)および(13)?(n3)にそれぞれ共通に接続されている。ワード線WL_(1)?WL_(n)はロウデコーダ12に接続され、ビット線BL_(1)?BL_(n)は増幅器群14に接続されている。増幅器群14は、ビット線BL_(1)?BL_(n)毎に、セル(11)?(nn)より取り出したセルデータを増幅する増幅器16_(1)?16_(n)から成る。ビット線BL_(1)?BL_(n)はそれぞれ、増幅器16_(1)?16_(n)を介してカラムデコーダ18に接続されている。ロウデコーダ12には所定のロウアドレスを記憶できるレジスタ80が接続されている。レジスタ80にはロウアドレスが取り込まれるとともに、比較器100に接続されている。
【0011】この発明に係わる半導体メモリは、所望のロウ(ワード線)を選択(図中では、WL_(2)が選択されている)し、この選択されたロウに接続されているセル(図中では、セル(21)、(22)、(2n)に保持されていたセルデータをそれぞれ、増幅器16_(1)?16_(n)に保持させ、増幅器群14を出力待機状態とする。選択されているロウに対応したロウアドレスはレジスタ80に記憶されており、アクセス要求がメモリに来た時、比較器100は、アクセス要求が含んでいるロウアドレスと、レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが一致した場合にはヒットした旨を知らせるヒット信号を出力し、不一致の場合にはミスした旨を知らせるミス信号を出力する。比較器100から、ヒット信号が出力された時にはロウの選択を行わずに、カラムアドレスによるカラムの選択のみでデータを出力する。また、比較器100から、ミス信号が出力された時には、レジスタ80に記憶されているロウアドレスを、アクセス要求が含むロウアドレスに書き替え、この書き替えられたロウアドレスによるロウの選択と、カラムアドレスによるカラムの選択とを行ってデ-タを出力する。
【0012】このような動作方式であると、データのアクセス要求があってから、ロウを選択して、さらにカラムを選択してデータを出力するような方式に比べ、ロウを選択するのに必要な時間を節約することができ、アクセス要求があってからデ-タを出力するまでの時間(アクセスタイム)を短縮できる。上記のように、必ずしも選択状態のロウにアクセス要求が来る(ヒット)とは限らないが、メモリでは一つのロウに連続してアクセス要求が来る確率が非常に高く、非選択状態のロウにアクセス要求が来た(ミス)ことを考慮しても、ヒット・ミスの両者を含んだメモリ全体のアクセスタイムの平均値は短縮される。さらに、レジスタ80を設け、このレジスタ80に選択されているロウのロウアドレスを記憶させておくことにより、増幅器群14が、どのロウアドレスのデータを保持しているかを瞬時に知ることができ、更なるアクセスタイムの高速化を実現できる。」

(3-1-2)ここにおいて、複数の「ワード線WL_(1)?WL_(n)」と複数の「ビット線BL_(1)?BL_(n)」とが交差していること、及び、複数の「ワード線WL1?WLn」と「複数のビット線BL1?BLn」との交点に「複数のメモリセル(11)?(nn)」が配置されていることは、図2から明らかである。
また、図2及び0011段落の「この発明に係わる半導体メモリは、所望のロウ(ワード線)を選択(図中では、WL_(2)が選択されている)し、この選択されたロウに接続されているセル(図中では、セル(21)、(22)、(2n)に保持されていたセルデータをそれぞれ、増幅器16_(1)?16_(n)に保持させ」という記載を参照しつつ、0011段落の「比較器100から、ヒット信号が出力された時にはロウの選択を行わずに、カラムアドレスによるカラムの選択のみでデータを出力する。」という記載についてみると、当該記載における「ロウの選択を行わずに、カラムアドレスによるカラムの選択のみでデータを出力する」という動作は、ロウの選択を行わずに、図2の「増幅器16_(1)?16_(n)」に保持されている「セルデータ」を、「カラムアドレス」に基づいて図2の「Dout/in」で表された入出力端に出力することを意味するものと解される。
また、同様に、「比較器100から、ミス信号が出力された時には、レジスタ80に記憶されているロウアドレスを、アクセス要求が含むロウアドレスに書き替え、この書き替えられたロウアドレスによるロウの選択と、カラムアドレスによるカラムの選択とを行ってデータを出力する。」という記載についてみると、当該記載における「この書き替えられたロウアドレスによるロウの選択と、カラムアドレスによるカラムの選択とを行ってデータを出力する。」という動作は、「アクセス要求が含むロウアドレス」により選択されたロウに接続されているセルの「セルデータ」を「増幅器16_(1)?16_(n)」に保持させ、保持された「セルデータ」を、「カラムアドレス」に基づいて図2の「Dout/in」で表された入出力端に出力することを意味するものと解される。

(3-1-3)よって、刊行物1には以下の発明(以下、「刊行物発明」という。)が記載されているものと認められる。
「複数のワード線WL_(1)?WL_(n)と、
前記複数のワード線WL_(1)?WL_(n)と交差する複数のビット線BL_(1)?BL_(n)と、
前記複数のワード線WL_(1)?WL_(n)と前記複数のビット線BL_(1)?BL_(n)との交点に配置される複数のメモリセル(11)?(nn)とを備え、
前記ビット線BL_(1)?BL_(n)はそれぞれ、増幅器16_(1)?16_(n)に接続され、
所望のロウ(ワード線)を選択し、この選択されたロウに接続されているセルに保持されていたセルデータをそれぞれ、前記増幅器16_(1)?16_(n)に保持させる構成となっており、
ロウアドレスを記憶するレジスタ80と、
アクセス要求がメモリに来た時、前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが一致した場合にはヒットした旨を知らせるヒット信号を出力し、不一致の場合にはミスした旨を知らせるミス信号を出力する比較器100とを備え、
前記比較器100から、前記ヒット信号が出力された時にはロウの選択を行わずに、前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力し、
前記比較器100から、前記ミス信号が出力された時には、前記レジスタ80に記憶されているロウアドレスを、前記アクセス要求が含むロウアドレスに書き替え、前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する構成を備えた半導体メモリ。」

(3-2)刊行物2.特開昭61-267993号公報
(3-2-1)また、本願の出願前に日本国内において頒布され、原査定の拒絶理由に引用された特開昭61-267993号公報(以下、「刊行物2」という。)には、図1及び第8図ともに、以下の事項が記載されている。

「〔産業上の利用分野〕
本発明は半導体メモリに関し、特にデータ読み出し回路部の改良に関する。
〔従来の技術〕
半導体メモリにおいて、アドレス信号によって選択されたメモリセルからの読み出しデータは、基本的には、センスアンプで増幅され、データ出力制御回路へ供給される。データ出力制御回路は読み出しデータにもとづく出力データをデータ出力端子に発生する。
消費電力の低減のために、メモリセルの選択時間およびセンスアンプの活性化時間を短くすることが行なわれている。センスアンプが非活性化状態に移行しても、出力データはデータ出力端子に発生され続ける必要がある。この目的のために、センスアンプとデータ出力制御回路との間にデータラッチ回路が設けられている。データラッチ回路はセンスアンプの出力信号をラッチし、そのラッチデータをデータ出力制御回路に供給する。したがって、センスアンプが非活性状態になっても、データ出力制御回路は選択されたメモリセルに格納されていたデータを受けることになり、データ出力端子から出力データが得られる。
〔発明が解決しようとする問題点〕
しかしながら、ラッチ回路の存在は、同回路がセンスアンプの出力を読み出しデータとしてラッチし、その結果にもとづいてデータ出力制御回路を駆動するに要する時間を生じさせるという結果をもたらす。このため、データ読み出し時間(アドレス入力時点から出力データ発生時までの時間)が長くなり、データ読み出し動作の高速化が阻害される。
本発明の目的は、データ読み出し動作が高速化された半導体メモリを提供することにある。
〔問題点を解決するための手段〕
本発明による半導体メモリは、メモリセルから読み出されたデータを増幅するセンスアンプと、前記センスアンプの出力信号をラッチするデータラッチ回路と、前記データラッチ回路の出力信号および前記センスアンプの出力信号のいずれか一方を制御信号に応答して選択し出力するスイッチング回路と、前記スイッチング回路の出力信号にもとづく信号をデータ出力端子に供給する出力制御回路とを有する。
スイッチング回路は、センスアンプの出力信号をデータラッチ回路を介することなく出方制御回路へ導くためのバイパス機能をもっている。したがって、出力制御回路は、実質的な時間経過なしにセンスアンプの出力信号に応答する。センスアンプの出力はデータラッチ回路にも供給されラッチされる。スイッチング回路は、その後、選択すべき信号をデータラッチ回路の出方信号に切換える。よって、本発明による半導体メモリでは、データ読み出し動作がより高速化されると共に、消費電力の低減化のためにセンスアンプが非活性化状態に移行しても出力データは保持される。」(第1頁左下欄第15行ないし第2頁右上欄第13行)
「メモリセルマトリックス109からの読み出しデータRBは、データラッチ回路110へ供給されると共に、本発明によって新たに設けられたスイッチング回路114の第1の入力端子に供給される。回路114の第2の入力端子には、ラッチ回路110からのラッチデータLBが供給される。スイッチング回路114は、第8図に示すように、その第1の入力端子と出力端子との間に並列接続されたNおよびPチャンネルトランジスタQ_(20),Q_(21)と、第2の入力端子と出力端子との間に並列接続されたNおよびPチャンネルトランジスタQ_(23),Q_(24)とを有し、スイッチング制御信号φ_(SW)がトランジスタQ_(23),Q_(24)のゲートには直接に、Q_(21),Q_(23)のゲートにはインバータ250を介してそれぞれ供給されている。したがって、スイッチング制御信号φ_(SW)がロウレベルの期間は、ラッチデータLBを選択し、これをスイッチングデータSBとして出力し、一方、スイッチング制御信号φ_(SW)がハイレベルのときは、読み出しデータRBを選択して出力する。」(第4頁左下欄第11行ないし右下欄第10行)

(3-2-2)ここにおいて、「読み出しデータRB」が出力される信号線を「読み出しデータ線」と呼ぶこととすると、第1図及び上記(3-2-1)の記載から、刊行物2に記載された「半導体メモリ」は、「データラッチ回路110」が「読み出しデータ線」に接続され、「読み出しデータ線」と「データラッチ回路110」が「スイッチング回路114」に接続され、「スイッチング制御信号φ_(SW)」の状態に応じて、「スイッチング回路114」は、「ラッチデータLB」又は「読み出しデータRB」の一方を選択して出力される構成となっていることが明らかである。
そして、「ラッチデータLB」が「データラッチ回路110」に格納されたデータであり、「読み出しデータRB」が「読み出しデータ線」上のデータであることは自明であるから、刊行物2には、以下の発明(以下、「刊行物2発明」という。)が記載されているものと認められる。

「半導体メモリにおいて、読み出しデータ線に接続されたデータラッチ回路110に格納されたデータと、前記読み出し信号線のデータのどちらか一方を選択的に出力するに際して、データラッチ回路110と読み出しデータ線とに接続されたスイッチング回路114を設け、当該スイッチング回路114により、上記両データの一方を出力するように構成された半導体メモリ。」

(4)補正発明と刊行物発明との対比
(4-1)刊行物発明の「複数のワード線WL_(1)?WL_(n)」、「前記複数のワード線WL_(1)?WL_(n)と交差する複数のビット線BL_(1)?BL_(n)」、「前記複数のワード線WL_(1)?WL_(n)と前記複数のビット線BL_(1)?BL_(n)との交点に配置される複数のメモリセル(11)?(nn)」及び「半導体メモリ」は、各々補正発明の「複数のワード線」、「前記複数のワード線と交差する複数のビット線」、「前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセル」及び「半導体記憶装置」に相当する。

(4-2)刊行物発明の「増幅器16_(1)?16_(n)」は、「セルデータをそれぞれ」「保持」するものであるから、「複数のデータ格納回路」に相当する。
そして、刊行物発明の「増幅器16_(1)?16_(n)」は、「前記ビット線BL_(1)?BL_(n)」が「それぞれ」「接続され」ており、「所望のロウ(ワード線)を選択し、この選択されたロウに接続されているセルに保持されていたセルデータをそれぞれ」「保持」するものであるから、当該「増幅器16_(1)?16_(n)」が、補正発明の「データ格納回路」のように、「各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する」ものであることは明らかである。

(4-3)刊行物発明の、「ロウアドレスを記憶するレジスタ80と、 アクセス要求がメモリに来た時、前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが一致した場合にはヒットした旨を知らせるヒット信号を出力し、不一致の場合にはミスした旨を知らせるミス信号を出力する比較器100とを備え、 前記比較器100から、前記ヒット信号が出力された時にはロウの選択を行わずに、前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力し、 前記比較器100から、前記ミス信号が出力された時には、前記レジスタ80に記憶されているロウアドレスを、前記アクセス要求が含むロウアドレスに書き替え、前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する構成」についてみると、刊行物発明においては、「レジスタ80」及び「比較器100」を利用して、「アクセス要求」に応じて、「前記アクセス要求が含んでいるロウアドレス」の内容により、「ロウ」の「選択」を行うか、行わないかが決められ、それに応じて最終的に「セルデータ」が出力されるという一連の制御が行われている、換言すれば、このような一連の制御を実現する手段を備えていることが明らかであるが、刊行物発明において、このような「アクセス要求」から「セルデータ」の出力までに至る一連の制御を実現する手段を、「レジスタ80」及び「比較器100」も含めて包括的に「刊行物制御回路」と呼ぶこととする。

(4-4)刊行物発明の「刊行物制御回路」は、「比較器100」を利用して、「アクセス要求がメモリに来た時」に、「前記アクセス要求が含んでいるロウアドレス」の内容により、「ロウ」の「選択」を行うか、行わないかを制御している。
ここにおいて、「前記アクセス要求が含んでいるロウアドレス」がアドレスデータの一部であることは自明であり、また、刊行物発明の「ロウ」が補正発明の「ワード線」に対応するものであることは、刊行物発明の「所望のロウ(ワ-ド線)を選択し、」という記載から明らかである。そして、刊行物発明における「ロウ」の「選択」が、補正発明における「ワード線の活性化」に相当することは当業者にとって自明であるから、「刊行物制御回路」は、補正発明の「制御回路」と同様に、「アドレスデータに基づいて、前記複数のワード線の活性化を制御」する機能を有していることは明らかである。
したがって、刊行物発明の「刊行物制御回路」は、補正発明の「アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路」に相当するものである。

(4-5)刊行物発明において、「刊行物制御回路」が「前記比較器100から、前記ヒット信号が出力された時にはロウの選択を行わずに、前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力」する構成と、補正発明において、「前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」る構成とを対比する。

まず、本願明細書の「図8は図7の動作を示すタイムチャートであり、この図を参照しつつ、図7の半導体記憶装置の動作を説明する。この半導体記憶装置には、4ビットのアドレスが与えられる。アドレスの上位2ビットはローアドレスである。」(0022段落)、「図9は、本発明の第6の実施例を示す半導体記憶装置の回路図であり、図7と共通する要素には共通の符号が付されている。」(0024段落)「以上のように、この第6の実施例では、一度ビット線BL_(1) ?BL_(4) を活性化して読出したデータをデータ格納手段111a?111dに格納し、アドレスのタッグとなる上位2ビットが同じであるデータは、ワード線WL_(1) ?WL_(4) を活性化せずに、データ格納手段111a?111dから読出すので、ビット線BL1 ?BL4 における余分なディスチャージが発生せず、消費電力を低減できる。」(0028段落)の記載からみて、刊行物発明の「ロウアドレス」が、補正発明の「アドレスデータ」における「特定のビット」に相当することは明らかである。

そして、刊行物発明の「前記比較器100から、前記ヒット信号が出力された時」とは、「アクセス要求がメモリに来た時、前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが一致した場合」であり、ここにおいて、「前記レジスタ80に記憶されているロウアドレス」は、「前記ミス信号が出力された時」、すなわち、「前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが」「不一致の場合」に「前記アクセス要求が含むロウアドレスに書き替え」られるものであって、刊行物発明の「先に入力したアドレスデータが示すアドレス」に相当するものである。
したがって、刊行物発明の「前記比較器100から、前記ヒット信号が出力された時」は、補正発明の「先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合」に相当する。
また、刊行物発明の「ロウの選択を行わ」ないことは、補正発明の「複数のワード線を活性化させ」ないことに相当する。
さらに、刊行物発明において、「前記増幅器16_(1)?16_(n)に保持されているセルデータ」は、「前記アクセス要求が含んでいるロウアドレス」に基づいて保持されているデータであるから、刊行物発明の「前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力」する構成は、補正発明の「該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」る構成に対応しており、両者は、「該特定のビットに基づいて」「前記複数のデータ格納回路に格納されているデータから」「出力させ」るものである点で一致する。

よって、刊行物発明において、「刊行物制御回路」が「前記比較器100から、前記ヒット信号が出力された時にはロウの選択を行わずに、前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力」する構成と、補正発明において、「前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」る構成とは、「前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて」「前記複数のデータ格納回路に格納されているデータから」「出力させ」るものである点で共通する。

(4-6)刊行物発明において、「刊行物制御回路」が「前記比較器100から、前記ミス信号が出力された時には、前記レジスタ80に記憶されているロウアドレスを、前記アクセス要求が含むロウアドレスに書き替え、前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する」構成と、補正発明において、「前記制御回路は、」「先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させる」構成とを対比する。

上記(4-5)において検討したとおり、刊行物発明の「ロウアドレス」が、補正発明の「アドレスデータ」における「特定のビット」に相当することは明らかである。
また、刊行物発明の「前記比較器100から、前記ミス信号が出力された時」とは、「アクセス要求がメモリに来た時、前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが」「不一致の場合」であり、ここにおいて、上記(4-5)において検討したとおり、「前記レジスタ80に記憶されているロウアドレス」は、刊行物発明の「先に入力したアドレスデータが示すアドレス」に相当するものである。
したがって、補正発明の「前記比較器100から、前記ミス信号が出力された時」は、補正発明の「先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合」に相当する。

刊行物発明の「前記アクセス要求が含むロウアドレスにより」「ロウ」を「選択」することは、補正発明の「ワード線を活性化させ」ることに相当する。
そして、上記のように、刊行物発明の「ロウアドレス」が、補正発明の「アドレスデータ」における「特定のビット」に相当するものであり、また、刊行物発明において、「保持されたセルデータ」が、「前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータ」と同一内容のデータであることは明らかであり、さらに、当該「前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータ」は、補正発明の「前記複数のビット線のデータ」に相当するものであることも明らかである。
したがって、刊行物発明の「前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する」構成は、補正発明の「ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させる」構成に対応しており、両者は、「ワード線を活性化させて該特定のビットに基づいて」「前記複数のビット線のデータ」と同一内容のデータを「出力させる」ものである点で共通する。

よって、刊行物発明において、「刊行物制御回路」が「前記比較器100から、前記ミス信号が出力された時には、前記レジスタ80に記憶されているロウアドレスを、前記アクセス要求が含むロウアドレスに書き替え、前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する」構成と、補正発明において、「前記制御回路は、」「先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させる」構成とは、「前記制御回路は、」「先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて」「前記複数のビット線のデータ」と同一内容のデータを「出力させる」ものである点で共通する。

(4-7)以上を総合すると、補正発明と刊行物発明とは、
「複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、
アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路と、を具備し、
前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記複数のデータ格納回路に格納されているデータから出力させ、先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記複数のビット線のデータと同一内容のデータを出力させることを特徴とする半導体記憶装置。」
である点で一致し、以下の点で相違する。

(相違点1)
補正発明は、「プリチャージ信号に応じて前記複数のビット線をプリチャージするプリチャージ回路」を「具備」しているのに対して、刊行物発明は、そのようなことが特定されていない点。

(相違点2)
補正発明は、「各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタ」 を「具備」し、「前記複数のワード線を活性化させず、該特定のビットに基づいて前記複数のデータ格納回路に格納されているデータから出力させ」るに際して、「該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」るとともに、「ワード線を活性化させて該特定のビットに基づいて前記複数のビット線のデータと同一内容のデータを出力させる」に際して、「ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させ」ているのに対して、刊行物発明は、補正発明の「セレクタ」に相当するものを具備せず、「前記複数のワード線を活性化させず、該特定のビットに基づいて前記複数のデータ格納回路に格納されているデータから出力させ」るに際して、「前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力」させるとともに、「ワード線を活性化させて該特定のビットに基づいて前記複数のビット線のデータと同一内容のデータを出力させる」に際して、「前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力」させている点。
すなわち、「複数のビット線」(刊行物発明においては「複数のビット線BL_(1)?BL_(n)」)に接続された「複数のデータ格納回路」(刊行物発明においては「増幅器16_(1)?16_(n)」)に格納されたデータと、「複数のビット線」のデータのどちらか一方を選択的に出力するに際して、補正発明は、「複数のデータ格納回路」と「複数のビット線」とに接続された「セレクタ」を設け、当該「セレクタ」により、上記両データのうちの一方を出力するようにしているのに対して、刊行物発明は、「セレクタ」を設けずに、常に「増幅器16_(1)?16_(n)」に格納されたデータが出力される構成とし、「複数のビット線BL_(1)?BL_(n)」のデータを出力する際にも、当該データを「増幅器16_(1)?16_(n)」に格納した上で、格納したデータを出力するようにしている点。

(5)相違点についての当審の判断
(5-1)相違点1について
半導体記憶装置において、プリチャージ信号に応じて複数のビット線をプリチャージするプリチャージ回路をそれぞれ設けることは、例えば、下記の周知文献1及び2に記載されているように、当業者における従来技術である。

周知文献1:特開平5-314776号公報
「【0019】なお、図2において、各ROMセル6のビット線BL1,BL2,BL3に接続される全てのMOSトランジスタT3は低電位電源線に接続され、ビット線バーBL1,バーBL2,バーBL3に接続される全てのMOSトランジスタT4は高電位電源線に接続されているが、互いに異なる電源電圧が印加されるようになればよく、その書き込むデータの内容でMOSトランジスタT3は高電位電源線に接続され、他方のMOSトランジスタT4は低電位電源線に接続されるようになる。従って、この場合、当該ビット線対から出力される相補信号はビット線BL1(BL2,BL3等)が高電位となり、ビット線バーBL1(バーBL2,バーBL3等)が低電位となる。
【0020】さらに、一対の各ビット線BL1,バーBL1、BL2,バーBL2、BL3,バーBL3間にはプリチャージ回路を構成するエンハンスメント型NチャネルトランスミッションゲートT5が接続され、プリチャージ信号発生回路11からの出力される相補性のプリチャージ信号CKPに基づいて開く。そして、同じくプリチャージ回路を構成する各ビット線BL1,バーBL1、BL2,バーBL2、BL3,バーBL3と高電位電源線との間に接続したエンハンスメント型NチェネルMOSトランジスタT6をプリチャージ信号CKPにてオンさせて各ビット線BL1,バーBL1、BL2,バーBL2、BL3,バーBL3間を所定の同じ電圧レベルにするようになっている。」

周知文献2:特開平6-52679号公報
「【0002】
【従来の技術】従来のこの種のDRAM回路は、一例として図4及び図5に示すように、複数の第1及び第2のワード線W11,W12?Wn1,Wn2、複数の対をなす第1及び第2のディジット線DL1,DL2、並びにそれぞれスイッチングトランジスタ及び容量素子を含み、第1のワード線W11?Wn1及びディジット線DL1の交差部、第2のワード線W12?Wn2及びディジット線DL2の交差部に設けられ対応するワード線の信号が選択レベルのとき前記スイッチングトランジスタがオンとなり対応するディジット線からのデータを書込み記憶し記憶しているデータをこのディジット線に伝達する複数の第1及び第2のメモリセルMC11,MC12?MCn1,MCn2を備えたメモリセルアレイ1と、プリチャージ信号PRCxに従って複数の第1及び第2のディジット線DL1,DL2を所定のレベルにプリチャージしかつバランスさせるプリチャージ・バランス回路2と、複数の第1及び第2ディジット線DL1,DL2の各対とそれぞれ対応して設けられ活性化制御信号(SAPx,SANx)が活性化レベルのとき活性化し対応する第1及び第2のディジット線DL1,DL2間のデータを増幅する複数のセンス増幅器SAを備えたセンス増幅回路3と、データ入出力線IO1,IO2と、列選択信号YSWj(図4にはj=1のみ表示)に従って複数のディジット線の対のうちの1つとデータ入出力線IO1,IO2とを接続する列選択回路4と、ワード線W11,W12?Wn1,Wn2に供給する信号、プリチャージ信号PRCx、活性化制御信号SAPx,SANx、及び列選択信号YSWjを発生する制御回路5aとを有し、制御回路5aは、プリチャージ信号PRCxをアクティブレベル(高レベル)からインアクティブレベルにした後、アドレス信号により指定されたワード線(例えばW11)に通常の電源電圧Vccより高い電圧(ブートレベル)の選択レベルの信号を供給して活性化制御信号SAPxを電源電圧Vccレベル、SANxをOVの活性化レベルにし、所定の期間径過後、ワード線(w11)の信号を非選択レベルにした後プリチャージ信号PRCxをアクティブレベル、活性化制御信号SANx,SAPxをVcc/2レベルの非活性化レベルとする構成となっていた。」

したがって、刊行物発明において、「プリチャージ信号に応じて複数のビット線をプリチャージするプリチャージ回路」をそれぞれの「ビット線」に設けて、補正発明のように、「プリチャージ信号に応じて前記複数のビット線をプリチャージするプリチャージ回路」を「具備」する構成とすることは、当業者が容易になし得た程度のことである。

(5-2)相違点2について
(5-2-1)上記(3-2-2)に記載したとおり、刊行物2には、以下の刊行物2発明が記載されているものと認められる。
「半導体メモリにおいて、読み出しデータ線に接続されたデータラッチ回路110に格納されたデータと、前記読み出し信号線のデータのどちらか一方を選択的に出力するに際して、データラッチ回路110と読み出しデータ線とに接続されたスイッチング回路114を設け、当該スイッチング回路114により、上記両データの一方を出力するように構成された半導体メモリ。」

(5-2-2)刊行物発明と刊行物2発明とは、ともに半導体メモリの技術分野に属するものであり、刊行物発明の「複数のビット線BL_(1)?BL_(n)」と刊行物2発明の「読み出しデータ線」とは、ともにメモリセルからの読み出しデータが供給される線である点で共通するものであり、さらに、刊行物発明の「増幅器16_(1)?16_(n)」と刊行物2発明の「データラッチ回路110」とは、ともにメモリセルからの読み出しデータを格納する手段である点で共通するものである。
また、刊行物2発明の「スイッチング回路114」が補正発明の「セレクタ」に相当するものであることは明らかである。
そして、刊行物2発明が解決しようとする技術課題である「データ読み出し動作が高速化された半導体メモリを提供する」(刊行物2の第2頁左上欄第10行ないし第11行)という事項は、半導体メモリにおける不断の課題ともいえるものであるから、刊行物発明においても当該技術課題が存在することは、当業者であれば当然に察知し得たものと認められる。

したがって、刊行物発明において、「データ読み出し動作が高速化された半導体メモリを提供する」ことを目的として、刊行物2発明を組み合わせ、「増幅器16_(1)?16_(n)」と「複数のビット線BL_(1)?BL_(n)」とに接続された「データラッチ回路110」を設け、当該「データラッチ回路110」により、「増幅器16_(1)?16_(n)」に格納されたデータと「複数のビット線BL_(1)?BL_(n)」のデータのうちの一方を出力する構成とすること、すなわち、補正発明のように、「各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタ」 を「具備」し、「前記複数のワード線を活性化させず、該特定のビットに基づいて前記複数のデータ格納回路に格納されているデータから出力させ」るに際して、「該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」るとともに、「ワード線を活性化させて該特定のビットに基づいて前記複数のビット線のデータと同一内容のデータを出力させる」に際して、「ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させ」る構成とすることは、当業者が容易になし得た程度のことである。

(5-3)相違点についてのまとめ
以上検討したとおり、補正発明は、当業者における周知技術を勘案することにより、刊行物1及び2に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許出願の際独立して特許を受けることができない。

(6)独立特許要件についてのまとめ
本件補正は、補正後の特許請求の範囲の請求項5に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものである。

5.補正の却下の決定のむすび
以上検討したとおり、本件補正は、平成6年法律第116号改正附則第6条によりなお従前の例によるとされる同法による改正前の特許法第17条の2第3項に規定する要件を満たさないものであり、また、仮に当該要件を満たすものとみなした場合であっても、平成18年法律第55号改正附則第3条第1項によりなお従前の例によるとされる同法による改正前の特許法第17条の2第5項において準用する同法第126条第5項の規定に適合しないものであるから、同法第159条第1項において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

第3.本願発明
平成19年7月26日付けの手続補正付けの手続補正は上記のとおり却下されたので、本願の請求項1ないし11に係る発明は、平成19年3月6日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項1ないし11に記載されている事項により特定されるとおりのものであり、そのうちの請求項5に係る発明(以下、「本願発明」という。)は、その請求項5に記載されている事項により特定される以下のとおりのものである。
「【請求項5】
複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、
各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタと、
アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路と、を具備し、
前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ、先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させることを特徴とする半導体記憶装置。」

第4.刊行物に記載された発明
これに対して、本願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された刊行物1には、上記第2.4.(3-1)に記載したとおりの事項及び発明(刊行物発明)が記載されているものと認められ、刊行物2には、上記第2.4.(3-2)に記載したとおりの事項及び発明(刊行物2発明)が記載されているものと認められる。

第5.本願発明と刊行物発明との対比
1.刊行物発明の「複数のワード線WL_(1)?WL_(n)」、「前記複数のワード線WL_(1)?WL_(n)と交差する複数のビット線BL_(1)?BL_(n)」、「前記複数のワード線WL_(1)?WL_(n)と前記複数のビット線BL_(1)?BL_(n)との交点に配置される複数のメモリセル(11)?(nn)」及び「半導体メモリ」は、各々本願発明の「複数のワード線」、「前記複数のワード線と交差する複数のビット線」、「前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセル」及び「半導体記憶装置」に相当する。

2.刊行物発明の「増幅器16_(1)?16_(n)」は、「セルデータをそれぞれ」「保持」するものであるから、「複数のデータ格納回路」に相当する。
そして、刊行物発明の「増幅器16_(1)?16_(n)」は、「前記ビット線BL_(1)?BL_(n)」が「それぞれ」「接続され」ており、「所望のロウ(ワード線)を選択し、この選択されたロウに接続されているセルに保持されていたセルデータをそれぞれ」「保持」するものであるから、当該「増幅器16_(1)?16_(n)」が、本願発明の「データ格納回路」のように、「各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する」ものであることは明らかである。

3.刊行物発明の、「ロウアドレスを記憶するレジスタ80と、 アクセス要求がメモリに来た時、前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが一致した場合にはヒットした旨を知らせるヒット信号を出力し、不一致の場合にはミスした旨を知らせるミス信号を出力する比較器100とを備え、 前記比較器100から、前記ヒット信号が出力された時にはロウの選択を行わずに、前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力し、 前記比較器100から、前記ミス信号が出力された時には、前記レジスタ80に記憶されているロウアドレスを、前記アクセス要求が含むロウアドレスに書き替え、前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する構成」についてみると、刊行物発明においては、「レジスタ80」及び「比較器100」を利用して、「アクセス要求」に応じて、「前記アクセス要求が含んでいるロウアドレス」の内容により、「ロウ」の「選択」を行うか、行わないかが決められ、それに応じて最終的に「セルデータ」が出力されるという一連の制御が行われている、換言すれば、このような一連の制御を実現する手段を備えていることが明らかであるが、刊行物発明において、このような「アクセス要求」から「セルデータ」の出力までに至る一連の制御を実現する手段を、「レジスタ80」及び「比較器100」も含めて包括的に「刊行物制御回路」と呼ぶこととする。

4.刊行物発明の「刊行物制御回路」は、「比較器100」を利用して、「アクセス要求がメモリに来た時」に、「前記アクセス要求が含んでいるロウアドレス」の内容により、「ロウ」の「選択」を行うか、行わないかを制御している。
ここにおいて、「前記アクセス要求が含んでいるロウアドレス」がアドレスデータの一部であることは自明であり、また、刊行物発明の「ロウ」が本願発明の「ワード線」に対応するものであることは、刊行物発明の「所望のロウ(ワード線)を選択し、」という記載から明らかである。そして、刊行物発明における「ロウ」の「選択」が、本願発明における「ワード線の活性化」に相当することは当業者にとって自明であるから、「刊行物制御回路」は、本願発明の「制御回路」と同様に、「アドレスデータに基づいて、前記複数のワード線の活性化を制御」する機能を有していることは明らかである。
したがって、刊行物発明の「刊行物制御回路」は、本願発明の「アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路」に相当するものである。

5.刊行物発明において、「刊行物制御回路」が「前記比較器100から、前記ヒット信号が出力された時にはロウの選択を行わずに、前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力」する構成と、本願発明において、「前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」る構成とを対比する。

まず、本願明細書の「図8は図7の動作を示すタイムチャートであり、この図を参照しつつ、図7の半導体記憶装置の動作を説明する。この半導体記憶装置には、4ビットのアドレスが与えられる。アドレスの上位2ビットはローアドレスである。」(0022段落)、「図9は、本発明の第6の実施例を示す半導体記憶装置の回路図であり、図7と共通する要素には共通の符号が付されている。」(0024段落)「以上のように、この第6の実施例では、一度ビット線BL_(1) ?BL_(4) を活性化して読出したデータをデータ格納手段111a?111dに格納し、アドレスのタッグとなる上位2ビットが同じであるデータは、ワード線WL_(1) ?WL_(4) を活性化せずに、データ格納手段111a?111dから読出すので、ビット線BL1 ?BL4 における余分なディスチャージが発生せず、消費電力を低減できる。」(0028段落)の記載からみて、刊行物発明の「ロウアドレス」が、本願発明の「アドレスデータ」における「特定のビット」に相当することは明らかである。

そして、刊行物発明の「前記比較器100から、前記ヒット信号が出力された時」とは、「アクセス要求がメモリに来た時、前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが一致した場合」であり、ここにおいて、「前記レジスタ80に記憶されているロウアドレス」は、「前記ミス信号が出力された時」、すなわち、「前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが」「不一致の場合」に「前記アクセス要求が含むロウアドレスに書き替え」られるものであって、刊行物発明の「先に入力したアドレスデータが示すアドレス」に相当するものである。
したがって、刊行物発明の「前記比較器100から、前記ヒット信号が出力された時」は、本願発明の「先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合」に相当する。
また、刊行物発明の「ロウの選択を行わ」ないことは、本願発明の「複数のワード線を活性化させ」ないことに相当する。
さらに、刊行物発明において、「前記増幅器16_(1)?16_(n)に保持されているセルデータ」は、「前記アクセス要求が含んでいるロウアドレス」に基づいて保持されているデータであるから、刊行物発明の「前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力」する構成は、本願発明の「該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」る構成に対応しており、両者は、「該特定のビットに基づいて」「前記複数のデータ格納回路に格納されているデータから」「出力させ」るものである点で一致する。

よって、刊行物発明において、「刊行物制御回路」が「前記比較器100から、前記ヒット信号が出力された時にはロウの選択を行わずに、前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力」する構成と、本願発明において、「前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」る構成とは、「前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて」「前記複数のデータ格納回路に格納されているデータから」「出力させ」るものである点で共通する。

6.刊行物発明において、「刊行物制御回路」が「前記比較器100から、前記ミス信号が出力された時には、前記レジスタ80に記憶されているロウアドレスを、前記アクセス要求が含むロウアドレスに書き替え、前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する」構成と、本願発明において、「前記制御回路は、」「先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させる」構成とを対比する。

上記5.において検討したとおり、刊行物発明の「ロウアドレス」が、本願発明の「アドレスデータ」における「特定のビット」に相当することは明らかである。
また、刊行物発明の「前記比較器100から、前記ミス信号が出力された時」とは、「アクセス要求がメモリに来た時、前記アクセス要求が含んでいるロウアドレスと、前記レジスタ80に記憶されているロウアドレスとを比較して、互いのロウアドレスが」「不一致の場合」であり、ここにおいて、上記5.において検討したとおり、「前記レジスタ80に記憶されているロウアドレス」は、刊行物発明の「先に入力したアドレスデータが示すアドレス」に相当するものである。
したがって、本願発明の「前記比較器100から、前記ミス信号が出力された時」は、本願発明の「先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合」に相当する。

刊行物発明の「前記アクセス要求が含むロウアドレスにより」「ロウ」を「選択」することは、本願発明の「ワード線を活性化させ」ることに相当する。
そして、上記のように、刊行物発明の「ロウアドレス」が、本願発明の「アドレスデータ」における「特定のビット」に相当するものであり、また、刊行物発明において、「保持されたセルデータ」が、「前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータ」と同一内容のデータであることは明らかであり、さらに、当該「前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータ」は、本願発明の「前記複数のビット線のデータ」に相当するものであることも明らかである。
したがって、刊行物発明の「前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する」構成は、本願発明の「ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させる」構成に対応しており、両者は、「ワード線を活性化させて該特定のビットに基づいて」「前記複数のビット線のデータ」と同一内容のデータを「出力させる」ものである点で共通する。

よって、刊行物発明において、「刊行物制御回路」が「前記比較器100から、前記ミス信号が出力された時には、前記レジスタ80に記憶されているロウアドレスを、前記アクセス要求が含むロウアドレスに書き替え、前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力する」構成と、本願発明において、「前記制御回路は、」「先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させる」構成とは、「前記制御回路は、」「先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて」「前記複数のビット線のデータ」と同一内容のデータを「出力させる」ものである点で共通する。

7.以上を総合すると、本願発明と刊行物発明とは、
「複数のワード線と、
前記複数のワード線と交差する複数のビット線と、
前記複数のワード線と前記複数のビット線との交点に配置される複数のメモリセルと、
各々が、前記複数のビット線の対応する1つに接続され、該接続されたビット線に接続している前記複数のメモリセルの一つに格納されているデータをそれぞれ格納する複数のデータ格納回路と、
アドレスデータに基づいて、前記複数のワード線の活性化を制御する制御回路と、を具備し、
前記制御回路は、先に入力したアドレスデータが示すアドレスと特定のビットが一致したアドレスデータを入力した場合には、前記複数のワード線を活性化させず、該特定のビットに基づいて前記複数のデータ格納回路に格納されているデータから出力させ、先に入力したアドレスデータが示すアドレスと特定のビットが一致しないアドレスデータを入力した場合には、ワード線を活性化させて該特定のビットに基づいて前記複数のビット線のデータと同一内容のデータを出力させることを特徴とする半導体記憶装置。」
である点で一致し、以下の点で相違する。

(相違点)
本願発明は、「各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタ」 を「具備」し、「前記複数のワード線を活性化させず、該特定のビットに基づいて前記複数のデータ格納回路に格納されているデータから出力させ」るに際して、「該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」るとともに、「ワード線を活性化させて該特定のビットに基づいて前記複数のビット線のデータと同一内容のデータを出力させる」に際して、「ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させ」ているのに対して、刊行物発明は、本願発明の「セレクタ」に相当するものを具備せず、「前記複数のワード線を活性化させず、該特定のビットに基づいて前記複数のデータ格納回路に格納されているデータから出力させ」るに際して、「前記増幅器16_(1)?16_(n)に保持されているセルデータを、カラムアドレスに基づいて出力」させるとともに、「ワード線を活性化させて該特定のビットに基づいて前記複数のビット線のデータと同一内容のデータを出力させる」に際して、「前記アクセス要求が含むロウアドレスにより選択されたロウに接続されているセルのセルデータを前記増幅器16_(1)?16_(n)に保持させ、保持されたセルデータを、カラムアドレスに基づいて出力」させている点。
すなわち、「複数のビット線」(刊行物発明においては「複数のビット線BL_(1)?BL_(n)」)に接続された「複数のデータ格納回路」(刊行物発明においては「増幅器16_(1)?16_(n)」)に格納されたデータと、「複数のビット線」のデータのどちらか一方を選択的に出力するに際して、本願発明は、「複数のデータ格納回路」と「複数のビット線」とに接続された「セレクタ」を設け、当該「セレクタ」により、上記両データのうちの一方を出力するようにしているのに対して、刊行物発明は、「セレクタ」を設けずに、常に「増幅器16_(1)?16_(n)」に格納されたデータが出力される構成とし、「複数のビット線BL_(1)?BL_(n)」のデータを出力する際にも、当該データを「増幅器16_(1)?16_(n)」に格納した上で、格納したデータを出力するようにしている点。

第6.相違点についての当審の判断
1.上記第2.4.(3-2-2)に記載したとおり、刊行物2には、以下の刊行物2発明が記載されているものと認められる。
「半導体メモリにおいて、読み出しデータ線に接続されたデータラッチ回路110に格納されたデータと、前記読み出し信号線のデータのどちらか一方を選択的に出力するに際して、データラッチ回路110と読み出しデータ線とに接続されたスイッチング回路114を設け、当該スイッチング回路114により、上記両データの一方を出力するように構成された半導体メモリ。」

2.刊行物発明と刊行物2発明とは、ともに半導体メモリの技術分野に属するものであり、刊行物発明の「複数のビット線BL_(1)?BL_(n)」と刊行物2発明の「読み出しデータ線」とは、ともにメモリセルからの読み出しデータが供給される線である点で共通するものであり、さらに、刊行物発明の「増幅器16_(1)?16_(n)」と刊行物2発明の「データラッチ回路110」とは、ともにメモリセルからの読み出しデータを格納する手段である点で共通するものである。
また、刊行物2発明の「スイッチング回路114」が本願発明の「セレクタ」に相当するものであることは明らかである。
そして、刊行物2発明が解決しようとする技術課題である「データ読み出し動作が高速化された半導体メモリを提供する」(刊行物2の第2頁左上欄第10行ないし第11行)という事項は、半導体メモリにおける不断の課題ともいえるものであるから、刊行物発明においても当該技術課題が存在することは、当業者であれば当然に察知し得たものと認められる。

したがって、刊行物発明において、「データ読み出し動作が高速化された半導体メモリを提供する」ことを目的として、刊行物2発明を組み合わせ、「増幅器16_(1)?16_(n)」と「複数のビット線BL_(1)?BL_(n)」とに接続された「データラッチ回路110」を設け、当該「データラッチ回路110」により、「増幅器16_(1)?16_(n)」に格納されたデータと「複数のビット線BL_(1)?BL_(n)」のデータのうちの一方を出力する構成とすること、すなわち、本願発明のように、「各々が、前記複数のデータ格納回路の対応する1つに接続され、かつ該対応するデータ格納回路と接続している前記複数のビット線の一つと接続する複数のセレクタ」 を「具備」し、「前記複数のワード線を活性化させず、該特定のビットに基づいて前記複数のデータ格納回路に格納されているデータから出力させ」るに際して、「該特定のビットに基づいて前記セレクタから前記複数のデータ格納回路に格納されているデータから選択的に出力させ」るとともに、「ワード線を活性化させて該特定のビットに基づいて前記複数のビット線のデータと同一内容のデータを出力させる」に際して、「ワード線を活性化させて該特定のビットに基づいて前記セレクタから前記複数のビット線のデータから選択的に出力させ」る構成とすることは、当業者が容易になし得た程度のことである。

3.したがって、本願発明は、刊行物1及び2に
記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第29条第2項の規定により特許を受けることができない。

第7.むすび
以上検討したとおり、本願の請求項5に係る発明は特許法第29条第2項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
よって、上記結論のとおり審決する。
 
審理終結日 2009-07-07 
結審通知日 2009-07-08 
審決日 2009-07-23 
出願番号 特願2004-113772(P2004-113772)
審決分類 P 1 8・ 121- Z (G11C)
P 1 8・ 57- Z (G11C)
P 1 8・ 575- Z (G11C)
最終処分 不成立  
前審関与審査官 加藤 俊哉  
特許庁審判長 北島 健次
特許庁審判官 廣瀬 文雄
近藤 幸浩
発明の名称 半導体記憶装置  
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